DE69330512T2

DE69330512T2 - DA-Umsetzer mit geschalteten Kapazitäten

Info

Publication number: DE69330512T2
Application number: DE69330512T
Authority: DE
Inventors: Andrew Gordon Francis Dingwall; Sherman Weisbrod
Original assignee: RCA Licensing Corp
Current assignee: RCA Licensing Corp
Priority date: 1992-11-04
Filing date: 1993-10-26
Publication date: 2002-04-11
Anticipated expiration: 2013-10-27
Also published as: KR940012769A; EP0597315A3; EP0597315A2; JPH06232753A; EP0597315B1; CN1088032A; DE69330512D1; ES2158855T3; KR100284959B1; MY109676A; US5332997A; TW237580B; CN1051885C; JP3452956B2; SG76451A1

Description

Die Erfindung bezieht sich auf Digital/Analog-(D/A)-Wandler und insbesondere auf einen D/A-Wandler des Ladungs- Neuverteilungs-Typs.
D/A-Wandler vom Ladungs-Neuverteilungs-Typ enthalten normalerweise eine Gruppe von binär gewichteten Kondensatoren, die selektiv geladen (oder entladen) werden, um den Wert eines digitalen Signals darzustellen. Nachdem ausgewählte Kondensatoren der Gruppe geladen worden sind, wird die in den ausgewählten Kondensatoren gespeicherte Ladung dann unter allen Kondensatoren der Gruppe neu verteilt, um eine analoge Spannung zu erzeugen, die repräsentativ für das digitale Signal ist.
Dies wird am besten anhand der bekannten Schaltung von Fig. 1 erklärt, bei der digitale 6-Bit-Datensignale (D1 bis D6) in eine analoge Spannung an einer Ausgangsleitung OL mittels sechs Kondensatoren (C1 bis C6) und sechs Schaltkreisen (S1 bis S6) in eine analoge Spannung umgewandelt werden. Die sechs (6) Kondensatoren C1 bis C6 werden binär mit dem kleinsten Kondensator (d.h. C1), der den Wert einer Kapazitäts-Einheit (C) hat, und dem größten Kondensator (d.h. C6), der einen Wert von 32 Kapazitäts-Einheiten (C32) hat, gewichtet. D6, das bedeutsamste Informations-Bit (MSB) wird dem größten Kondensator (d.h. C6) zugeführt und darin gespeichert, und D1, das am wenigsten bedeutsame Informations-Bit (LSB), wird dem kleinsten Kondensator (d.h. C1) zugeführt und darin gespeichert.
Wie in Fig. 1 dargestellt ist, ist eine Seite (X) jedes Kondensators (C1 bis C6) mit der Ausgangsleitung OL verbunden. Die Ausgangsleitung (OL) wird entweder mit Vcc Volt über einen ersten Metalloxid-Halbleiter-(MOS)-Transistorschalter PL oder mit Massepotential über einen zweiten MOS-Transistorschalter NL verbunden. Die andere Seite (Y) jedes Kondensators (Ci) wird wahlweise entweder über einen MOS-Transistorschalter (PSi) mit Vcc Volt oder über einen MOS-Transistorschalter (NSi) mit Massepotential verbunden. Somit werden auf jeder Y-Seite jedes Kondensators zwei Schalttransistoren verwendet, um jeden Kondensator in einen gewünschten Zustand zu versetzen.
Nachdem die digitale Information ausgewählten Kondensatoren zugeführt und dann gespeichert worden ist, werden alle Kondensatoren parallel geschaltet, wodurch bewirkt wird, daß die in ausgewählten Kondensatoren gespeicherte Ladung auf alle Kondensatoren neu verteilt wird, um eine analoge Spannung zu erzeugen, die repräsentativ für das zugeführte digitale Eingangssignal ist.
Die Folge der Schritte und Zeitperioden, die erforderlich sind, um die Umwandlung des digitalen Signals in eine Spannung mit der Schaltung von Fig. 1 auszuführen, sind wie folgt.
1.) Während einer ersten Auslösungs-Zeitperiode werden alle Kondensatoren (Ci) entladen, um sie auf denselben Ausgangszustand zu setzen. Dies wird z.B. dadurch bewirkt, daß PL aus- und NL eingeschaltet wird; und alle PSi- Transistoren aus- und alle NSi-Transistoren eingeschaltet werden.
2.) Während einer zweiten folgenden Daten-Ladezeit-Periode wird jedes digitale Datensignal über komplementäre Transistoren PSi oder NSi der Y-Seite eines Ci- Kondensators zugeführt, und eine Ladung, die jedem Datensignal entspricht, wird in einem Ci-Kondensator gespeichert. Dies wird zum Beispiel erreicht durch: (a) Einschalten von PL und Ausschalten von NL, wobei OL auf Vcc Volt gehalten wird; und (b) jeder Kondensator (Ci) entweder geladen wird, wenn das serielle Eingangs-Bit Di "hoch" ist oder Vcc Volt beträgt, da Di-hoch seinen NSi-Transistor ein- und seinen PSi-Transistor ausschaltet; oder ungeladen bleibt, wenn Di "niedrig" ist oder "null" Volt beträgt, weil Bi-niedrig seinen Transistor PSi ein- und seinen Transistor NSi ausschaltet.
3.) Während einer folgenden dritten Rekombinations- oder Umwandlungs-Zeitperiode werden alle Ci - Kondensatoren parallel geschaltet, um eine analoge Spannung zu erzeugen, die repräsentativ für den Wert des digitalen Signals ist. Dies wird zum Beispiel bewirkt durch: (a) Einschalten von PL und Ausschalten von NL; und (b) Einschalten aller NSi-Transistoren und Ausschalten aller PSi-Transistoren.
4.) Während einer folgenden vierten Zeitperiode wird die über den Kondensatoren erzeugte analoge Spannung über einen Übertragungs-Gate-Transistor (TR) ausgelesen, der die Ausgangsleitung OL mit einem Verstärker AMP1 verbindet.
Die Digital/Analog-Wandler-Schaltung (DAC) von Fig. 1 ist für viele Anwendungen gut geeignet. Es gibt jedoch eine Reihe von Problemen bei der DAC-Schaltung von Fig. 1, wenn es erwünscht und/oder notwendig ist, ein DAC-System hoher Dichte zu bilden. In einem solchen System müssen viele Kondensatoren schnell während eines Daten-Lade-Zyklus aufgeladen werden. Dies ist problematisch, denn weil die Kondensatoren (Ci) direkt und der Reihe nach in einer kurzen Zeitdauer geladen werden müssen, sind große Transistoren erforderlich, um die großen Augenblicksströme zu handhaben, die zur Ladung der größten Kondensatoren erforderlich sind. Wenn andererseits kleine Transistoren mit geringer Leitfähigkeit verwendet werden, wird die Ladezeit lang und kann die zeitlichen Zwänge des Systems überschreiten.
Ferner besteht ein beträchtliches Problem bei der Schaltung von Fig. 1, wenn es erwünscht ist, ein DAC-System hoher Dichte zu bauen, das Transistoren verwendet, die aus amorphem Silizium hergestellt sind. Diese Transistoren sind leicht und preiswert herzustellen, und es ist daher erwünscht, diese Art von Transistoren zu verwenden. Dies ist insbesondere der Fall, wenn ein Anzeigefeld gebildet wird, das Gebrauch von dieser Art von Transistoren macht, wobei die Anzeige und die Steuerschaltung unter Verwendung gleicher Technologie gebildet werden können. Unglücklicherweise haben diese Transistoren eine geringe Mobilität, eine geringe Verstärkung und hohe Schwellwert-Spannungen. Außerdem sind diese Transistoren gegenwärtig nur in einem Leitfähigkeits- Typ erhältlich (d.h. dem N-Kanal-Leitfähigkeits-Typ). Als Ergebnis ihrer niedrigen Verstärkung und niedrigen Leitfähigkeit und ihrer verhältnismäßig hohen Schwellwert-Spannungen (z.B. reicht VT von 3 bis 5 Volt), sprechen diese Transistoren, wenn sie im Source-Folger-Betrieb betrieben werden, sehr langsam an. Das langsame Ansprechen im Source-Folger-Betrieb stellt ein Problem dar, das bei der amorphen Silizium-Technologie sehr ausgeprägt ist. Im allgemeinen existiert dieses Problem jedoch immer, wenn Transistoren mit nur einer Leitfähigkeit verfügbar sind; d.h. die Transistoren liefern eine gute Schaltfunktion wenn sie im Source-Betrieb betrieben werden und eine schlechte (langsame) Funktion, wenn sie im Source-Folger-Betrieb betrieben werden.
Es ist ferner erwünscht und/oder notwendig, die Zeit zur Durchführung der Digital/Analog-Umwandlung zu vermindern, insbesondere bei Systemen hoher Dichte, wo eine Vielzahl von Umwandlungen in einer sehr begrenzten Zeit durchgeführt werden muß.
Ferner ist es erwünscht, die Zahl von Komponenten zu vermindern, wie zum Beispiel die Verwendung von zwei Transistoren pro Y-Seite jedes Kondensators. Die Verminderung der Anzahl von Komponenten erhöht die Ausbeute und Zuverlässigkeit der Schaltung und ermöglicht eine Auslegung der Schaltung derart, daß sie leichter in Höhe mit den Spalten- und Reihen-Leitern eines Anzeigefeldes aufgebaut werden kann, das für die Benutzung mit dem DAC-System vorgesehen ist.
Die oben erläuterten Probleme und nachfolgend erläuterte andere Probleme werden in Schaltungen und Systemen gelöst, die die Erfindung verkörpern.
In die Erfindung verkörpernden Schaltungen wird eine Gruppe von N digitalen Daten-Bits mittels N gewichteter Kondensatoren und N Schalttransistoren in eine analoge Spannung umgewandelt, wobei ein Kondensator einem Schalttransistor für jedes von N digitalen Daten-Bits zugeordnet ist. Jeder Kondensator hat eine erste und eine zweite Platte, wobei die erste Platte jedes Kondensators mit einer Ausgangsleitung verbunden ist. Jeder Schalttransistor hat einen Leitungsweg und eine Gate-Elektrode, der eine Gate-Kapazität zugeordnet ist, die im Vergleich zu dem Wert der größten binär gewichteten Kondensatoren gering ist. Der Leitungsweg jedes Schalttransistors liegt zwischen der anderen Seite seines zugehörigen Kondensators und einem Bezugspotential. Die N digitalen Daten-Bits werden den Gates der N Schalttransistoren über N wahlweise wirksam gemachte Übertragungswege zugeführt - einen Datenübertragungsweg pro Schalttransistor - wobei jeder Datenübertragungsweg zwischen dem Eingangsknoten und der Gate-Elektrode seines entsprechenden Schalttransistors liegt.
Während einer Daten-Lade-Periode werden Spannungspegel, die den N Daten-Bits entsprechen, über die N Daten-Übertragungswege selektiv abgetastet und in den Gates der Schalttransistoren gespeichert. Somit werden während einer Daten-Lade-Periode Datensignale abgetastet und in der Gate-Kapazität der Schalttransistoren gespeichert. Wegen der kleinen Gate-Kapazität der Schalttransistoren erfolgt die Ladung der Daten in ihre Gates sehr schnell. Die in den Gates der Schalttransistoren gespeicherten Daten bestimmen anschließend, welche binär gewichteten Kondensatoren geladen werden und welche ungeladen bleiben, wenn an die Kondensatoren eine Ladespannung angelegt wird.
Bei einer bevorzugten Ausführungsform wird ein Vorladungs- Impuls, der eine Polarität und eine Amplitude hat, um die Schalttransistoren einzuschalten, dem Eingangsknoten zugeführt und über die N wahlweise wirksam gemachten Daten- Übertragungswege mit allen Schalttransistoren verbunden. Der Vorladungs-Impuls dient zur Vorladung der Gate-Kapazität der N Schalttransistoren mit einer Einschaltspannung zur Vorbereitung der nachfolgenden Zuführung der N digitalen Daten-Bits. Der Vorlade-Impuls bewirkt auch, daß alle N Schalttransistoren parallel eingeschaltet werden, wodurch die N binär gewichteten Kondensatoren parallel geschaltet werden und die zuvor gespeicherte Ladung auf ausgewählte N Kondensatoren neu verteilen, wodurch eine analoge Spannung erzeugt wird, die repräsentativ für die zuvor zugeführten N digitalen Daten-Bits ist.
Im Anschluß an die Vorladung der Gates der N Schalttransistoren wird eine Daten-Lade-Periode ausgelöst, und die N selektiv wirksam gemachten Daten-Übertragungswege werden veranlaßt, die entsprechenden Daten-Bits dem Gate ihres entsprechenden Schalttransistors zuzuführen, um so die Gate-Kapazität für einen Eingangssignal-Zustand zu entladen oder sie für einen anderen Eingangssignal-Zustand geladen zu halten. Dies erzeugt eine Spannung, die dem Wert jedes der N digitalen Daten-Bits in dem Gate eines entsprechenden Schalttransistors entspricht.
In den beigefügten Zeichnungen bezeichnen gleiche Bezugsziffern gleiche Komponenten; in den Zeichnungen stellen dar:
Fig. 1 ein schematisches Schaltbild einer bekannten Digital/Analog-(DA)-Wandler-Schaltung;
Fig. 2 ein schematisches Schaltbild einer die Erfindung verkörpernden Digital/Analog- Wandler-(DAC)-Schaltung;
Fig. 3 ein Diagramm von Wellenformen, die für die Beschreibung der Funktion der Schaltung von Fig. 2 nützlich sind;
Fig. 4A ein schematisches Schaltbild eines Teils der Schaltung von Fig. 2 mit Einzelheiten verschiedener Kapazitäten, die den Transistoren der Schaltung von Fig. 2 zugeordnet sind;
Fig. 4B ein Wellenform-Diagramm, das zur Beschreibung der Schaltung von Fig. 4A nützlich ist;
Fig. 5 ein Blockschaltbild eines die Erfindung verkörpernden DAC, der mit einem Daten- Scanner verbunden ist, um einen Spalten- Leiter eines Flüssigkristall-Anzeige-(LCD)- Feldes anzusteuern;
Fig. 6 ein Blockschaltbild eines die Erfindung verkörpernden Systems;
Fig. 7 eine idealisierte Darstellung eines Teils der Signal- und Steuerleitungen für die Verwendung in dem System von Fig. 6;
Fig. 8 ein schematisches Teilschaltbild eines untergeordneten kapazitiven Netzwerks, das für die Verwendung in die Erfindung verkörpernden Schaltungen geeignet ist; und
Fig. 9A und 9B eine vereinfachte Schaltungsanordnung und Wellenformen für die Benutzung in die Erfindung verkörpernden Schaltungen.
Feldeffekt Transistoren mit isoliertem Gate (IGFET's) sind aktive Vorrichtungen, die bei der praktischen Ausführung der Erfindung für die Benutzung vorgezogen werden. Aus diesem Grunde sind die in der Zeichnung dargestellten Schaltungen mit solchen Transistoren versehen und werden nachfolgend entprechend beschrieben. Dies soll jedoch nicht die Verwendung anderer geeigneter Vorrichtungen ausschließen, und insoweit wird der Begriff "Transistor", wenn er ohne Begrenzung in den beigefügten Ansprüchen verwendet wird, in allgemeinem Sinn verwendet.
In den Figuren sind Anreicherungs-IGFET's vom N-Leitfähigkeits-Typ mit dem Buchstaben M bezeichnet, dem eine bestimmte Bezugsziffer folgt. Die Eigenschaften von IGFET's sind allgemein bekannt und brauchen nicht in Einzelheiten beschrieben zu werden. Zum besseren Verständnis der folgenden Beschreibung werden die Definition und die Eigenschaften von IGFET's, soweit sie für die Erfindung sachdienlich sind, nachfolgend dargelegt.
IGFET's haben eine erste Elektrode und eine zweite Elektrode, die als Source und Drain bezeichnet sind, die die Enden eines Leitungsweges definieren, und eine Steuerelektrode (Gate), deren angelegtes Potential die Leitfähigkeit des Leitungsweges bestimmt. Bei einem IGFET vom N-Typ wird die Source-Elektrode als die Elektrode von der ersten und zweiten Elektrode definiert, an die das niedrigste Potential angelegt wird. Die verwendeten Vorrichtungen sind bidirektional in dem Sinne, daß bei Zuführung eines Auslösesignals zu der Steuerelektrode Strom in beiden Richtungen in dem von der ersten und zweiten Elektrode definierten Leitungsweg fließen kann. Damit die Leitung auftreten kann, muß das zugeführte Gate-Source-Potential (Vgs) in einer Richtung sein, damit das Gate in Bezug auf die Source in Vorwärtsrichtung vorgespannt wird, und es muß größer als ein gegebener Wert sein, der als Schwellwert-Spannung (Vt) definiert wird. Bei Verwendung als Source-Folger "folgt" die Spannung an der Source-Elektrode (Vs) dem an das Gate (Vg) angelegten Signal, ist jedoch durch die Schwellwert-Spannung (Vt) versetzt. Die Erfindung verkörpernde Schaltungen und Systeme können so ausgebildet sein, daß Transistoren aus amorphem Silizium verwendet werden, die eine niedrige Mobilität, eine niedrige Verstärkung und hohe Schwellwert-Spannungen (z.B. VT = 5 Volt) haben. Schließlich haben IGFET's aus amorphem Silizium eine gewisse Kapazität zwischen ihrer Gate- und Source-Elektrode und zwischen ihrer Gate- und Drain-Elektrode. Die Wirkung und die Verwendung dieser Kapazität wird nachfolgend erläutert.
Fig. 2 zeigt eine Schaltung 11, die dazu dient, Daten-Bits (Di), die seriell einem Daten-Eingangsanschluß 3 zugeführt werden, in eine entsprechende analoge Spannung am Ausgangsanschluß 5 umzuwandeln. Zum besseren Verständnis des Aufbaus und der Funktion der Schaltung von Fig. 2 sei bemerkt, daß die Schaltung von Fig. 2 in ein DAC-System des Typs einbezogen sein kann, das in Fig. 6 und 7 dargestellt ist. Fig. 6 zeigt einen seriellen digitalen Daten-Generator 112 mit 40 Ausgangs-Datenwort- Leitungen (DWL1 bis DWL40), wobei der Generator 112 serielle Ketten von digitalen Signalen parallel in den 40 Datenwort- Leitungen erzeugt. Während eines Daten-Lade-Zyklus führt jede Datenwort-Leitung 144 Bits an serieller Information, die auf 24 Unterleitungen verteilt werden, wobei jede Unterleitung 6 Daten- Bits zu ihrem entsprechenden DAC 11 führt. In Fig. 6 sind 40 Wort-Leitungen mal 24 Unterleitungen pro Wortleitung für insgesamt 960 Unterleitungen vorhanden. Jede Unterleitung ist mit einem DAC verbunden, um 6 digitale Daten-Bits in eine entsprechende analoge Spannung umzuwandeln, die in dem System von Fig. 6 dann dazu dient, einen entsprechenden Spalten-Leiter anzusteuern, der Teil eines Flüssigkristall-Anzeige-(LCD)-Feldes 114 ist.
Während die Schaltung von Fig. 2 Teil eines DAC-Systems des in Fig. 6 und 7 dargestellten Typs ist, können die dem Anschluß 3 zugeführten Datensignale wie in Fig. 3 dargestellt eine Wellenform mit der Bezeichnung DATEN EINGANG haben. Die Wellenform DATEN EINGANG IN Fig. 3 enthält Vorlade-Perioden, denen sechs Datensegmente folgen. Während der VorladePeriode wird ein Vorlade-Datenimpuls (PDP) dem Eingangsanschluß 3 zugeführt. Der PDP- Impuls hat - wie dargestellt - eine Amplitude von +15 Volt, und von seiner Impulsbreite kann angenommen werden, daß sie 4 Mikrosekunden beträgt. Im Anschluß an die Vorlade-Periode folgt eine Daten-Lade-Periode, während der Daten-Bits seriell dem Eingangsanschluß 3 zugeführt werden. Für das System von Fig. 6 und 7 ist die Daten-Lade-Periode in sechs Segmente aufgespalten, wobei jedes Segment 24 Daten-Bits enthält. Während des ersten Segments (SEG1) werden die 24 bedeutsamsten Bits (MSB) dem Anschluß 3 zugeführt, wobei jedes Bit auf eine unterschiedliche von 24 DAC- Schaltungen 11 des in Fig. 2 dargestellten Typs verteilt werden. Während des zweiten Segments (SEG2) der Daten-Lade-Periode werden die 24 nächsten weniger bedeutsamen Bits auf verschiedene von 24 DAC-Schaltungen verteilt. Der Prozeß wird wiederholt, bis die 24 am wenigsten bedeutsamen Bits (LSB) dem Anschluß 3 zugeführt und auf ihre entsprechenden DAC-Schaltungen verteilt sind. Von den Daten-Bits wird angenommen, daß sie entweder eine Amplitude von 15 Volt haben, die eine "hohe" oder logische "1" darstellt oder eine Amplitude bei oder nahe bei null Volt, die eine "niedrige" oder logische "0" darstellt. Es wird angenommen, daß die Impulsbreite jedes Daten-Bits 160 Nanosekunden beträgt. Demzufolge enthält bei diesem Beispiel eine Daten-Lade-Periode die Zuführung von 144 Impulsen zum Anschluß 3 während einer Periode, die sich über wenigstens 144 · 160 Nanosekunden erstreckt.
Die während eines Daten-Lade-Zyklus dem Anschluß 3 zugeführten 144 Impulse werden über Spalten-Auswahlsignale (CSj) und Demultiplex-Signale (Bi) dekodiert, um 24 unterschiedliche Gruppen von 6 Impulsen zu erzeugen. Jede Gruppe von 6 Impulsen wird über eine DAC-Schaltung 11 des in Fig. 2 dargestellten Typs umgewandelt, um eine analoge Spannung zu erzeugen, die dann dazu verwendet wird, einen entsprechenden Spaltenleiter eines Flüssigkristall-(LCD)-Feldes 115 anzusteuern, wie in Fig. 6 dargestellt ist.
Der Digital/Analog-Wandler (DAC) von Fig. 2 enthält ein binär gewichtetes Kondensator-Netzwerk 50, einen Kondensator- Schalttransistor-Abschnitt 52 und einen Spaltenauswahl-(CS)- Abschnitt 56 zwischen dem Dateneingang 3 und dem Abschnitt 54. Das binär gewichtete Kondensator-Netzwerk 50 besteht aus 6 binär gewichteten Speicherkondensatoren C0, C1, C2, C3, C4 und C5. Jeder höher bezifferte Kondensator (Ci), beginnend von dem am niedrigsten bezifferten (CO) zu dem am höchsten bezifferten (C5) hat die doppelte Kapazität des vorhergehenden, niedriger bezifferten Kondensators. Beispielsweise haben bei diesem Ausführungsbeispiel C0, C1, C2, C3, C4 und C5 die Werte von 0,025 pf, 0,05 pf, 0,1 pf, 0,2 pf, 0,4 pf bzw. 0,8 pf.
Jeder Kondensator ist mit einem Anschluß (Platte oder Seite X) mit einem Ausgangsknoten 5 verbunden. Der Leitungsweg eines N-Kanal-IGFET (M2i), der aus amorphem Silizium bestehen kann, liegt zwischen dem anderen Anschluß (Platte oder Seite Y) jedes Kondensators und Massepotential. Die Gate-Elektrode jedes Schalttransistors M2i ist mit einem entsprechenden Anschluß 02i des Demultiplexer-Netzwerks 54 verbunden.
Jeder Transistor M2i funktioniert als Ein-Aus-Schalter, und sein Leitungsweg liegt zwischen dem Y-Anschluß des ihm zugeordneten Kondensators Ci und Massepotential. Speziell sind die M2i- Transistoren in Fig. 2 als M20, M21, M22, M23, M24 und M25 identifiziert. Wenn ein Kondensator-Schalttransistor M2i eingeschaltet wird, klemmt er die Y-Seite seines zugeordneten Kondensators Ci auf Masse. Wenn ein Kondensator-Schalttransistor M2i ausgeschaltet wird, wird die Y-Seite seines zugeordneten Kondensators mit einem offenen Schalter verbunden, und von der Y-Seite des Kondensators kann angenommen werden, daß sie nicht geerdet ist.
Wie nachfolgend erläutert wird, besteht ein bedeutsamer Aspekt der Erfindung in der Verwendung der Gate-Kapazität der Transistoren M2i darin, die Vorladung und Datensignale zu speichern. Das Einschalten und Ausschalten jedes der Schalttransistoren M2i wird durch zwei in Reihe geschalteten Transistoren M1i und M3i in dem Bit-Demultiplexer-Netzwerk 24 und in dem Spalten-Auswahl-Netzwerk 56 gesteuert. Genauer gesagt ist die Steuer-(Gate)-Elektrode jedes M2i-Transistors über den in Reihe geschalteten Leitungsweg eines Bit-Demultiplexer-Transistors M1i und einem Spalten-Auswahl-Transistor M3i mit dem seriellen Daten-Eingangsanschluß 3 verbunden. Jeder Bit-Demultiplexer- Transistor M1i wird mittels eines Bit-Demultiplexer- Steuerimpuls-Signals (Bi), das seiner Gate-Elektrode zugeführt wird, ein- oder ausgeschaltet. Alle Spalten-Auswahl-Transistoren M3i werden zur selben Zeit mittels eines Spalten-Auswahl-Signals CSj ein- oder ausgeschaltet, das allen ihren Gate-Elektroden parallel zugeführt wird.
Der Leitungsweg eines selektiv wirksam gemachten Transistors M2, der dazu dient, den Anschluß 5 an Masse zu klemmen, liegt zwischen dem Ausgangsanschluß 5 und Masse, wobei ein Steuersignal Cz seinem Gate am Anschluß 4 zugeführt wird.
Der Leitungsweg eines selektiv wirksam gemachten Transistors M3 liegt zwischen einem Anschluß 7, dem ein Arbeitspotential von 15 Volt zugeführt wird, und der Ausgangsleitung 5. Ein Ladungs- Steuersignal CHG wird der Gate-Elektrode von M3 am Anschluß 6 zugeführt. Der Transistor M3 lädt wahlweise den Anschluß 5 und ausgewählte Speicher-Kondensatoren (Ci) auf die Spannung (z.B. 15 Volt) am Anschluß 7 auf.
Der Leitungsweg eines selektiv wirksam gemachten Übertragungs-Transistors M4 liegt zwischen dem Anschluß 5 und einem Anschluß 65. Ein dem Gate von M4 zugeführtes Übertragungs-(XFER)- Signal überträgt das analoge Signal am Anschluß 5 zu einer nachfolgenden mit dem Anschluß 65 verbundenen Stufe. Es wird angenommen, daß eine Kapazität CP, die in der Größenordnung von 0,5 pf sein kann, am Ausgang 65 vorhanden ist.
Ein typischer Zyklus der Schaltung von Fig. 2 wird nun mit Hilfe der Wellenform-Diagramme von Fig. 3 beschrieben. Es wird ein Zyklus geprüft, wobei durch eine Sequenz gegangen wird, die enthält: (1) eine Vorlade-(Initialisierungs)-Periode; (2) eine Daten-Lade-Periode, während der Datensignale zu der Gate- Kapazität der Schalttransistoren übertragen werden; (3) eine Kondensator-Lade-Periode; und (4) eine Ladungs-Neuverteilungs- und Ausgangssignal-Periode. Es wird gezeigt, daß in die Erfindung verkörpernden Schaltungen diese letztere Periode auch als Vorlade-Initialisierungs-Periode auftritt und als solche funktioniert. Somit werden in die Erfindung verkörpernden Schaltungen nur drei Perioden (oder Phasen) benötigt.
Die Vorladungs-Periode, die von einer Zeit t0 zu einer Zeit t1 dauert, wird - wie in Fig. 3 dargestellt - zu einer Zeit t0 ausgelöst, wenn:
(a) das Spalten-Auswahlsignal (CSj) hochgeht (20 Volt), wie in der Wellenform CSj in Fig. 3 gezeigt ist, wobei alle M3i-Transistoren eingeschaltet sind;
(b) die Demultiplexer-Signale (Bi) auch hochgezogen werden (auf 20 Volt) wie für die Wellenformen B0 bis B5 in Fig. 3 dargestellt ist, wobei alle Demultiplex- Transistoren M1i eingeschaltet sind; und
(c) ein dem Knoten 3 zugeführter Vorlade-Datenimpuls (PDP) hoch ist (auf 15 Volt), wie in der Wellenform DATEN EINGANG von Fig. 3 gezeigt ist, wobei dem Knoten 3 eine Spannung von +15 V Volt zugeführt wird.
Da eine Spannung von +20 Volt den Gate-Elektroden aller M1i- und M3i-Transistoren zugeführt wird, werden sie hart eingeschaltet (übersteuert) und verbinden die PDP-Spannung von +15 V Wolt über ihre Leitungswege mit den Gate-Elektroden aller Schalttransistoren M2i. Die Gate-Kapazität (Cgi) jedes der M2i- Transistoren, von der angenommen werden kann, daß sie in der Größenordnung von 0,1 pf ist, wird dann auf +15 V Volt geladen.
Die Vorlade-Periode endet zur Zeit t1, wenn die Bi-Signale niedrig gehen (d.h. von 20 Volt auf 0 Volt). Kurz danach geht das Spalten-Auswahlsignal (CSj) niedrig, wonach der Vorladungs- Datenimpuls (PDP) niedrig geht. Die Sequenz, in der die Bi- Signale, das CSj-Signal und der Vorlade-Datenimpuls (PDP) niedrig gehen, stellt sicher, daß die Gate-Kapazität aller M2i- Transistoren auf einer hohen Spannung geladen bleibt. Dies wird am besten unter Bezugnahme auf Fig. 4A erklärt, die die Gate- Drain- und Gate-Source-Kapazitäten der Transistoren M3i und M1i zeigt. Dies bedeutet, daß der Transistor M1i eine Kapazität C11 zwischen seinem Gate und seiner Quelle und eine Kapazaität C12 zwischen seinem Gate und seinem Drain hat, und der Transistor M3i hat eine Kapazität C21 zwischen seinem Gate und seiner Source und eine Kapazität C22 zwischen seinem Gate und seinem Drairi.
Wie oben erläutert wurde, ist während der Vorladung der Vorlade-Datenimpuls (PDP), der dem Eingangsknoten 3 zugeführt wird, gleich +15 Volt ("hoch") und bleibt "hoch" von der Zeit t0 bis t13, wie in den Wellenformen von Fig. 4B dargestellt ist. Das Bit-Steuersignal (Bi), das dem Gate des Demultiplexer- Transistors M1i zugeführt wird, hat eine Amplitude von 20 Volt, die von der Zeit t0 bis t1 dauert, was in den Wellenformen Bi in Fig. 4B dargestellt ist. Das Spalten-Auswahlsignal (CSj), das dem Gate des Spalten-Auswahl-Transistors M3i zugeführt wird, hat eine Amplitude von 20 Volt und dauert von der Zeit t0 bis t12, wie in den Wellenformen CSj in Fig. 4B dargestellt ist. Die Bi- und CSj-Signale mit einer Amplitude von +20 Volt übersteuern die Transistoren M1i bzw. M3i, wobei obwohl M3i und M1i in dem Source-Folger-Betrieb leiten, die volle Amplitude (+15 Volt) des Daten-Eingangssignals dem Gate des Schalttransistors M2i zugeführt wird und ihre Gate-Kapazitäten Cgi auf einen Wert von 15 Volt auflädt. Es sei bemerkt, daß der Vorlade-Impuls auch eine ausreichend lange Dauer hat, um sicherzustellen, daß die Gate- Kapazität der Schalttransistoren voll auf +15 Volt geladen werden, was in der Wellenform (Vcgi) von Fig. 4B dargestellt ist.
Wie bereits oben erwähnt wurde, werden die M1i-Transistoren vor den M3i-Transistoren abgeschaltet, um die hohe Vorlade- Spannung an der Gate-Kapazität der Schalttransistoren zu halten. Die Transistoren (d.h. M1i), die den Schalttransistoren (M2i) am nächsten sind, werden zuerst abgeschaltet. Dies geschieht, wenn Bi von +20 Volt zur Zeit t1 auf null geht. Dann wird der Transistor M2i abgeschaltet, wobei CSj von +20 Volt auf 0 Volt zur Zeit t12 in Fig. 4B geht. Dann geht PDP von +15 Volt zur Zeit t13 in Fig. 4B auf Masse. Durch Abschalten von M1i vor M3i wird der M2i zugeführte Vorlade-Pegel am wenigsten durch die negativen Beendigungsschritte von Bi und CSj beeinträchtigt, was nachfolgend erläutert wird. Wenn das Bi-Signal zur Zeit t1 endet und von 20 Volt auf 0 Volt geht, wird ein scharfer negativer Übergangsschritt über C11 dem Gate von M2i zugeführt mit der Tendenz, das zuvor dem Gate von M2i zugeführte und darin gespeicherte Vorlade-Signal von 15 Volt zu vermindern. Wenn CSj von 20 Volt auf 0 Volt zur Zeit t12 schwingt, wird ein gleicher negativer Schritt über C21 von dem Gate von M2i zu seiner Source gekoppelt. Wenn CSj im Anschluß an das Niedriggehen von Bi niedrig gehen sollte, würde das Gate von M2i zwei großen negativ verlaufenden Schritten unterworfen werden. Durch Abschalten zuerst von M1i hat nur der negative Schritt aufgrund der Beendigung von Bi eine nennenswerte Wirkung auf die Gate-Spannung von M2i. Es sei auch bemerkt, daß der Vorlade-Datenimpuls niedrig geht, nachdem Bi niedrig gegangen ist und M1i abgeschaltet worden ist, um sicherzustellen, daß das Gate von M2i auf einem hohen Pegel vorgeladen bleibt. Wie oben erwähnt wurde, kann die Vt von Transistoren aus amorphem Silizium im Bereich von 5 Volt liegen. Daher ist das System so bemessen, daß die Gates der Schalttransistoren, wenn sie eingeschaltet werden sollen, auf Spannungen geladen werden, die zwischen 8 und 15 Volt liegen, um sicherzustellen, daß sie hart eingeschaltet werden und in der Lage sind, die Y-Seite der binär gewichteten Kondensatoren auf Masse zu klemmen.
Während einer Daten-Lade-Periode, die der Vorladungs-Periode folgt, werden sechs digitale Eingangssignale (D0 bis D5), die den Wert eines Eingangssignals darstellen, dessen digitaler Wert in ein entsprechendes analoges Signal umgewandelt werden soll, seriell - wie in der Wellenform DATEN EINGANG in Fig. 3 dargstellt ist - dem Eingangsanschluß 3 zugeführt und der Gate- Kapazität von entsprechenden M2i-Transistoren zugeführt, was nachfolgend beschrieben wird.
Unter erneuter Bezugnahme auf Fig. 2 und 3 während der Daten-Lade-Periode:
(a) das CZ-Signal ist hoch, wodurch der Transistor M2 eingeschaltet und der Knoten 5 auf Massepotential geklemmt wird;
(b) das dem Gate des Transistors M3 zugeführte Ladesignal (CHG) ist niedrig, wie in der Wellenform CHG von Fig. 3 dargestellt ist, wodurch der Transistor M3 abgeschaltet wird; und
(c) das Übertragungssignal (XFER), das dem Gate des Transistors M4 zugeführt wird, ist niedrig, wodurch M4 abgeschaltet wird.
Bei der Schaltung von Fig. 2 wird die Daten-Ladung durch Abtastung der digitalen Datensignale bewirkt, die seriell dem Eingangsknoten 3 zugeführt werden und durch Zuführung eines entsprechenden Signals zur Gate-Kapazität eines entsprechenden ausgewählten M2i-Transistors, was nachfolgend beschrieben wird.
Die digitalen Daten-Bits werden dem Knoten 3 in einer Reihenfolge (oder Sequenz) zugeführt, wobei das bedeutsamste Bit (MSB) zuerst und das am wenigsten bedeutsame Bit (LSB) zuletzt zugeführt wird. Das bedeutsamste Bit (MSB), das auch als D5 identifiziert wird, wird über Transistoren M35 und M15 dem Gate von M25 zugeführt. Das nächste weniger bedeutsame Bit [(M-1)SB], das auch als D4 identifiziert wird, wird über Transistoren M34 und M14 dem Gate von M24 zugeführt. Der Prozeß wird wiederholt, bis das am wenigsten bedeutsame Bit (LSB), auch identifiziert als D0, über Transistor M30 und M10 dem Gate von M20 zugeführt wird.
Zur Zeit t2, wie in Fig. 3 dargestellt, geht das Demultiplex-Signal B5 hoch (+20 Volt) und bleibt hoch während eines Intervalls T1 bis zur Zeit t4. Während des Intervalls T1 wird der Tansistor M15 wirksam gemacht und während dieses Intervalls werden 24 MSB-digitale Datensignale dem Knoten 3 zugeführt. Einer dieser 24 MSB's wird für ein entsprechendes DACj ausgewählt, indem das zugeordnete DSj-Signal so konditioniert wird, daß eine MSB-Auswahl oder ein Abtastimpuls während des Intervalls t1 bis t4 auftritt. Bei diesem Beispiel tritt der Spalten-Auswahlimpuls (CSj) zur Zeit t3 auf und bleibt während annähernd eines MSB- Bit-Intervalls hoch. Wenn CSj hoch ist, wird der Transistor M35 eingeschaltet, wodurch M15 und M35 einen Leitungsweg oder einen Daten-Übertragungsweg zwischen dem Eingangsknoten 3 und dem Gate von M25 liefern.
Es sei daran erinnert, daß die Gate-Kapazität von M25 auf einen "hohen" Pegel vorgeladen wurde, der im Bereich von +8 bis +15 Volt liegen kann. Es sei auch bemerkt, daß die Transistoren M35 und M15 mit ihren Gate-Elektroden zugeführten 20 Volt übersteuert werden.
Wenn das MSB-Datensignal (D5) "hoch" ist, dann neigen M35 und M15 dazu, im Source-Folger-Betrieb zu leiten, um die vollen 15 Volt am Gate von M25 wiederherzustellen. Das Ansprechen von M35 und M15 in dem Source-Folger-Betrieb ist langsam, und sie funktionieren als verhältnismäßit hoher Impedanzweg für das Datensignal, selbst wenn sie übersteuert werden. Da jedoch die Gate-Kapazität von M25 bereits auf einen "hohen" Wert vorgeladen wird, müssen M35 und M15 nicht das Gate von M25 laden. Somit bleibt M25, dessen Gate auf eine Spannung vorgeladen ist, die wesentlich größer als die minimale Schwellwert-Spannung von M25 ist, hart eingeschaltet, wodurch die Y-Seite des Kondensators C5 auf Massepotential geklemmt wird. Wenn das MSB-Datensignal (D5) "niedrig" ist, leiten die Transistoren M35 und M15 im Source- Betrieb, und ihre in Reihe geschalteten Leitungswege liefern einen verhältnismäßig niedrigen Impedanzweg, der in der Lage ist, die Gate-Kapazität von M25 schnell auf Masse zu entladen. Wenn somit in der Schaltung von Fig. 2 die Transistoren M35 und M15 eingeschaltet sind und das MSB-Datensignal niedrig ist, leiten sie in dem Source-Betrieb und ermöglichen dadurch die relativ schnelle Entladung der Gate-Kapazität des M25-Transistors auf Masse und die Abschaltung des Transistors M25. Bei dem System von Fig. 6 im Anschluß an die Übertragung von allen MSB- Datensignalen (D5) zu den Gates aller entsprechenden M25- Transistoren wird der Transistor M15 zur Zeit t4 unmittelbar befor das Signal B4 hoch geht, abgeschaltet.
In gleicher Weise werden, nachdem alle MSB's in die Gates der M25-Transistoren geladen worden sind, die nächsten Bits mit niedrigerer Bedeutsamkeit in die Gates der M24-Transistoren während eines Zeitintervalls T2 (d.h. t4 bis t6) geladen, was für die Wellenform B4 von Fig. 3 dargestellt ist. In gleicher Weise zu der vorherigen Beschreibung geht B4 zur Zeit t4 "hoch", wodurch der Transistor M14 eingeschaltet wird, und geht CSj zur Zeit t5 "hoch", wodurch der Transistor M34 eingeschaltet wird. Während des Intervalls, in dem der Transistor M34 leitet, wird das (M-1)SB dem Gate von M24 zugeführt.
Es ist daher gezeigt worden, daß während der Daten-Lade- Periode ein serielles Daten-Bit (Di) dem Daten-Eingangsknoten 3 zugeführt wird. Das digitale Daten-Bit (Di) ist beispielsweise für 160 Nanosekunden gültig. Das CSj-Signal schaltet den Transistor M3i beispielsweise für eine Zeitdauer ein, z.B. 150 Nanosekunden, während der die digitalen Daten Di gültig sind. Somit wird das CSj-Signal dazu verwendet, das digitale Daten- Eingangssignal abzutasten, das seriell dem Knoten 3 zugeführt wird, während der Demultiplexer-Transistor M1i eingeschaltet ist. Wenn Di hoch ist, bleibt die Kapazität (Cgi) von M2i auf einem hohen Pegel geladen. Wenn Di "niedrig" ist, wird Cgi über M1i und M3i auf Masse entladen.
Es sei bemerkt, daß die Gate-Kapazität Cgi der Schalttransistoren M2i relativ klein ist (z.B. 0,05 pf bis 0,1 pf), wodurch die Gate-Kapazität Cgi sehr schnell geladen werden kann.
Es sei auch bemerkt, daß in die Erfindung verkörpernden Schaltungen ein serielles Daten-Eingangssignal Di erfaßt (oder abgetastet) und in der Gate-Kapazität Cgi eines Schalttransistors M2i gespeichert wird. Die Kombination von M1i und M3i und der Gate-Kapazität von M2i funktioniert als eine Abtast- und Halteschaltung, die sehr schnell ansprechen kann und die Zeitsteuer-Erfordernisse des Systems erfüllt, selbst wenn die zur Durchführung der Erfindung verwendeten Transistoren aus amorphem Silizium bestehen, das eine niedrige Mobilität, eine niedrige Verstärkung und hohe Schwellwert-Spannungen hat.
Der Prozeß der Abtastung des digitalen Daten-Eingangssignals (Di) wird wiederholt, bis die sechs Daten-Bits der seriellen Daten den Gate-Elektroden der sechs Kondensator-Steuer- Schalttransistoren M25 bis M20 zugeführt sind.
In die Erfindung verkörpernden Schaltungen werden die Gates der M2i-Transistoren auf einen Zustand vorgeladen (hoch), der für seine Errichtung die längste Zeit erfordert. Demzufolge kann die Datenübertragung von dem Knoten 3 relativ schnell erfolgen, da sie nur die Entladung der Gate-Kapazität erfordert, wenn das Eingangssignal "niedrig" ist und die M1i und M3i in dem gemeinsamen Quellenknoten arbeiten können, um den Gate-Kapazitäts- Knoten schnell zu entladen.
Alle MSB-Daten-Bits werden vor den weniger bedeutsamen Bits geladen, um den MSB-Schalttransistoren eine maximale Zeit zur Entladung der größeren Kondensatoren (C5's) zu erlauben. Dann werden die nächsten weniger bedeutsamen Daten-Bits alle geladen, um den entsprechenden Schalttransistoren das nächst längste Zeitintervall zu erlauben, um die zugeordneten Transistoren zu entladen und so weiter. Diese Betriebsart wurde als bevorzugt bestimmt, um sequentiell alle Daten-Bits von entsprechenden DAC's zu laden.
Nachdem die Daten-Bits in die Gates der Kondensator-Steuer- Schalttransistoren M2i geladen oder diesen zugeführt worden sind, wird der Transistor M2 abgeschaltet und der Transistor M3 eingeschaltet. Dies wird durch das Signal CHG erreicht, das zur Zeit t8 hoch geht und das Signal C2, das niedrig geht, wie in den entsprechenden Wellenformen von Fig. 3 gezeigt ist. Die Source des Transistors M3 wird mit dem Knoten 5 verbunden, sein Drain wird mit dem Knoten 7 verbunden, dem +15 Volt zugeführt werden, und sein Gate wird mit dem Knoten 6 verbunden, dem eine Steuer-Lade-Spannung (CHG) von 20 Volt zugeführt wird. Wenn M3 eigneschaltet wird, wird dem Knoten 5 ein Potential von +15 Volt zugeführt.
Wenn M3 einschaltet und +15 Volt dem Knoten 5 zugeführt werden, werden nur die Kondensatoren Ci, deren entsprechende Schalttransistoren M2i eingeschaltet werden, geladen. Dies bedeutet, daß beispielsweise unter der Annahme, daß das Gate von M24 ein "hohes" Potential speichern soll, der Leitungsweg von M24 einen Leitungsweg von niedriger Impedanz für den Kondensator C4 liefert und die (Y)-Seite des Kondensators C4 auf Masse klemmt. Der Kondensator C4 hat eine Spannung von +15 Volt, die seiner oberen Platte (X) (mit dem Knoten 5 verbunden) zuführt und von 0 Volt, die seiner unteren Platte (Y) zugeführt werden. Umgekehrt ist, wenn das Gate von M24 entladen wird, M24 ein offener Schalter, und es gibt keinen Leitungsweg zur Entladung des Kondensators C4.
Bei Beendigung der Kondensator-Lade-Periode werden die Kondensatoren Ci, entsprechend denen die seriellen digitalen Daten- Bits Di "hoch" sind, geladen, wobei sie +V (z.B. 15) Volt an ihren Platten haben, während die Kondensatoren Ci, entsprechend denen die seriellen Daten-Bits Di "niedrig" sind, nicht geladen werden. Die Kondensator-Lade-Periode wird beendet, wenn CHG zu null (t9) zurückkehrt und M3 abgeschaltet wird.
Im Anschluß an die Lade-Phase gehen alle Spalten-Auswahl- Signale (CSj) hoch, und alle Demultiplexer-Signale (Bi) gehen gleichzeitig hoch. Alle Transistoren M3i werden dann eingeschaltet und alle Transistoren M3i werden auch eingeschaltet, und die Spannung am Knoten 3 geht "hoch", wobei den Gates der M2i- Transistoren eine PDP von +15 Volt zugeführt wird, wodurch alle ihre Gates auf den hohen Pegel geladen werden und alle M2i- Transistoren eingeschaltet werden.
Die Einschaltung aller M2i-Transistoren bewirkt, daß alle Ci-Kondensatoren parallel geschaltet werden, was eine Neuverteilung der in den wahlweise geladenen Kondensatoren Ci gespeicherten Ladung auf alle Kondensatoren C0 bis C5 bewirkt. Demzufolge wird nach der Neuverteilung der Ladung eine Spannung an den Speicher-Kondensatoren Ci erzeugt, deren Amplitude dem binären (digitalen) Wert des zuvor zugeführten seriellen digitalen Daten-Eingangswortes entspricht; d.h. den während der vorhergehenden Daten-Ladung zugeführten Datensignalen.
Die Ladungs-Neuverteilung ist bekannt und braucht nicht in größeren Einzelheiten erläutert zu werden. Das folgende kurze Beispiel sollte zur Erläuterung der Funktion ausreichen. Beispielsweise sei angenommen, daß während der Daten-Ladung nur die Gates von M24 und M23 auf einen hohen Zustand geladen werden, und die Gates von M25, M22, M21 und M20 entladen werden. Dann werden während der Kondensator-Lade-(Umwandlungs)-Periode nur die Kondensatoren C4 und C3 geladen. Die Ladung Q4, die in C4 gespeichert ist, kann ausgedrückt werden als Q4 = (C4)(V), und die Ladung Q3, die in C3 gespeichert ist, kann ausgedrückt werden als Q3 = (C3)(V). Da C4 und C3 parallel geschaltet sind, ist die gesamte gespeicherte Ladung (QT) gleich (C3 + C4)V.
Wenn alle Kondensatoren anschließend parallel geschaltet werden, wird die in C3 und C4 gespeicherte Ladung unter allen Kondensatoren neu verteilt, und die Spannung (Vf) an den Kondensatoren kann ausgedrückt werden als Vf = (C3 + C4)(V)/CT. Für dieses besondere Beispiel und unter der Annahme, daß die Kondensatoren binär gewichtet werden sollen, ist C3 = 8 Co, C4 = 16 Co, CT = 63 Co und Vf = (24/63) V.
Die am Knoten 5 erzeugte Spannung kann an eine nachfolgende Stufe durch Zuführung eines positiv verlaufenden Übertragungs- Impulses (XFER) zum Gate des Transistors M4 übertragen werden (d.h. wenn der XFER-Impuls zur Zeit t10 hoch geht). Das Einschalten von M4 bewirkt die Verbindung der Kapazität der nachfolgenden Stufe (CP) parallel zu den Speicher-Kondensatoren Ci.
In der Praxis wird die analoge Spannung am Knoten 5 bei Übertragung zur nächsten Stufe durch die Anwesenheit von CP gedämpft.
Es sei bemerkt, daß - wie in Fig. 2 angezeigt ist - ein Dither-Signal dem Ausgangsknoten 5 auferlegt werden kann, wenn es erwünscht ist, die wirksame Auflösung des DAC zu verbessern. Das Dither-Signal kann ein gepulstes Signal sein, dessen Impulse gleichzeitig mit den XFER-Impulsen auftreten und eine Amplitude haben, die einer Hälfte des Ausgangs-Potentials entspricht, das beispielsweise ein LSB darstellt.
Ein bedeutsamer Aspekt der Erfindung besteht darin, daß das Vorladen der Gates der Kondensator-Steuer-Transistoren M2i auch bewirkt, daß die Ladungs-Neuverteilung und die Erzeugung der analogen Spannung am Knoten 5 erfolgt, die über M4 mit einem Verstärker 67 verbunden ist.
Die Schaltung von Fig. 2 kann dazu verwendet werden, die Digital/Analog-Umwandlungs-(DAC)-Funktion in dem in Fig. 5 gezeigten System auszuführen. Serielle digitale Datensignale werden einem Digital/Analog-Wandler (DAC) 100 der in Fig. 2 dargestellten Form zugeführt, um ein analoges Signal zu erzeugen, das einem Daten-Scanner 101 zugeführt wird, dessen Ausgang der Spalte bzw. den Spalten eines Flüssigkristall-Anzeige-(LCD)-Feldes zugeführt wird.
Ein Blockschaltbild eines DAC-Systems, das die Erfindung gestaltende Schaltungen verkörpert, ist in Fig. 6 dargestellt und wurde oben erläutert. Ein serielles Video-Eingangssignal wird einem seriellen digitalen Datengenerator 112 zugeführt, der die ankommende Information formatiert und serielle Daten auf 40 Ausgangskanälen oder Datenwort-Leitungen DWL1 bis DWL40 erzeugt. Jede Datenwort-Leitung wird über 24 Unterleitungen 24 verschiedenen DAC-Schaltungen des in Fig. 2 dargestellten Typs zugeführt. Sechs Daten-Bits der 144 seriell erzeugten Bits in jeder Unterleitung werden in der Zeit über Spalten-Auswahl- und Demultiplexer-Bit-Auswahlleitungen abgetastet und jeder DAC-Schaltung 11 zugeführt, um eine analoge Spannung zu erzeugen, die dazu verwendet wird, einen entsprechenden Spaltenleiter des LCD- Feldes 114 anzusteuern. In Fig. 6 steuert jede Spalten- Auswahlleitung (CSj) die sich ausbreitenden Signale entsprechend jeder 24. Spalte. In Fig. 7 steuert jede Spalten-Auswalleitung (CSj) die sich ausbreitenden Signale entsprechend einer Gruppe von 40 aufeinanderfolgenden Spalten. Die Verteilung der Daten- Bits von der Datenwort-Leitung auf einige der DAC-Schaltungen ist in Fig. 7 in Einzelheiten dargestellt. Obwohl sich kurz gesagt die Systeme von Fig. 6 und 7 in Quellen-Einzelheiten unterscheiden, sind sie insofern ähnlich, daß serielle Bits parallel auf 40 Leitungen ausgebreitet werden. Die seriellen Bits in jeder Datenwort-Leitung werden dann auf 24 Unterleitungen ausgebreitet, wobei jede Unterleitung einem Spalten-Leiter eines LCD- Feldes entspricht und jede Unterleitung sechs serielle Daten- Bits trägt, die in eine analoge Spannung umzuwandeln sind, um ihre entsprechende Spalten-Leitung anzusteuern.
Das in Fig. 2 dargestellte binär gewichtete kapazitive Netzwerk 50 erfordert, daß jeder aufeinanderfolgende Kondensator die doppelte Größe wie ein vorhergehender Kondensator hat. Dies bedeutet bei der Herstellung einen breiten Bereich von Kondensatoren, und daß entweder sehr große Kondensatoren oder sehr kleine Kondensatoren hergestellt werden. (Es sei bemerkt, daß - wenn mehr als sechs binäre Schritte erwünscht sind, das Problem schlechter wird). Sehr kleine Kondensatoren sind schwierig genau herzustellen, und es gibt ein zusätzliches Problem mit der Streukapazität. Große Kondensatoren erfordern zuviel Platz. Diese Probleme können durch die in Fig. 8 dargestellte Schaltung vom untergeordneten Typ vermindert werden. Binär gewichtete Kondensatoren C3, C4 und C5 können beispielsweise eine Kapazität von 0,05 pf, 0,1 pf bzw. 0,2 pf haben. Die oberen Platten der Kondensatoren C0, C1 und C2 sind gemeinsam mit einem Knoten 81 verbunden, und ein Kopplungskondensator Cc liegt zwischen dem Knoten 81 und dem Ausgangsknoten 5, mit dem eine Seite von C3, C4 und C5 verbunden ist. Der Kondensator Cc teilt die Werte der Kondensatoren C0, C1 und C2 herunter, um ein Netzwerk zu erzeugen, das zu dem Netzwerk 50 in Fig. 2 äquivalent ist.
Bei Verwendung von zwei Abschnitten mit gleichem Verhältnis, wobei jeder Abschnitt N Pegel (Schritte oder Stufen) hat, kann der Kopplungskondensator Cc wie folgt berechnet werden:
Cc = ¹/&sub2; C&sub3; (2N/2N-1).
Für N = 3, Cc = ¹/&sub2; C&sub3; (8/7).
Somit kann ein Kondensator-Netzwerk mit zwei Gruppen von Kondensatoren und einem Kopplungskondensator gebildet werden. Die Kondensatoren in einer Gruppe können (aber müssen nicht) dieselben wie die Kondensatoren in der anderen Gruppe sein, und beispielsweise werden nur drei unterschiedliche Kondensatoren für jede Gruppe zusätzlich zu dem Kopplungskondensator benötigt. Die mit den Knoten 5 bzw. 81 verbundenen Transistoren M3A und M3B führen dieselbe Funktion aus wie der Transistor M3 in Fig. 2.
Bei der Schaltung von Fig. 2 wird der Transistor M3 dazu verwendet, wahlweise dem Knoten 6 eine Ladespannung zuzuführen, und der Transistor M2 dient dazu, wahlweise den Knoten 5 an Masse zu klemmen. Alternativ könnte ein einzelner Transistor M3k verwendet werden, um die Funktionen der Transistoren M3 und M2 auszuführen, wenn sie - wie in Fig. 9A und 9B dargestellt - angeschlossen und betrieben werden. Hinsichtlich Fig. 9A sei bemerkt, daß der Transistor M3k in der Schaltung von Fig. 2 anstelle der Transistoren M3 und M2 angeschlossen würde, wobei eine Elektrode (Source/Drain) 131 mit dem Ausgangsknoten 5 und eine andere Elektrode (Drain/Source) 132 mit der Stromanschlußklemme 7 verbunden wird. Das Gate des Transistors M3k würde mit dem CHG/ZERO-Signal mit der Wellenform 6 in Fig. 9B angesteuert, und ein Potential (Ladepegel) der Wellenform 7 in Fig. 9B würde dem Stromanschluß 7 zugeführt. Die Vorlade-, Dateneingangs-, Spalten-Auswahl- und Bit-Auswahl-Signale würden ähnlich denen sein, die in der oben beschriebenen Schaltung von Fig. 2 gezeigt und benutzt werden.
Die Schaltung von Fig. 2 ist als 6-Bit-Digital/Analog- Wandler dargestellt. Es sei jedoch hervorgehoben, daß dies nur ein Beispiel ist und mehr oder weniger Daten-Bits und eine entsprechende Zahl von Kondensatoren und Transistoren auch verwendet werden könnte, um die Erfindung in die Praxis umzusetzen.
In den Schaltungen ist eine besondere Schaltsequenz dargestellt worden. Es ist jedoch ersichtlich, daß andere Schaltsequenzen und unterschiedliche Positionierung der Transistoren M3i und M1i verwendet werden können, ohne von der Lehre der Erfindung abzuweichen.
Auch wurden die Schaltung und Systeme so dargestellt, daß sie 40 Wortleitungen haben, von denen jede 24 Unterleitungen versorgt, um 960 analoge Spannungs-Ansteuer-Spalten 960 eines Anzeigefeldes zu erzeugen. Es ist auch ersichtlich, daß die Gesamtzahl von Ausgängen größer oder kleiner sein könnte und das Verhältnis der Wortleitungen zu den Unterleitungen viele verschiedene Werte haben kann.

Claims

1. Digital/Analog-Wandler (DAC) zur Umwandlung einer Gruppe von N Daten-Bits in eine analoge Spannung, umfassend:

N Kondensatoren (C0-C5), von denen jeweils einer für jeden der N Daten-Bits vorgesehen ist; wobei jeder Kondensator eine erste und eine zweite Platte aufweist; und

Mittel zum Verbinden der ersten Platte jedes Kondensators mit einem Ausgangsknoten; gekennzeichnet durch:

N Schalttransistoren (M20-M25), von denen jeweils einer für jedes der N Daten-Bits vorgesehen ist, wobei jeder der N Schalttransistoren eine erste und eine zweite Elektrode, die die Enden eines Leitungsweges definieren und eine Gate- Elektrode aufweisen, und wobei jeder Transistor eine zugehörige Gate-Kapazität hat;

Mittel, die den Leitungsweg jedes Schalttransistors zwischen der zweiten Platte seines zugehörigen Kondensators und einer ersten Stromanschlußklemme (Masse) verbinden;

einen Eingangsknoten (3) für den Empfang seriell zugeführter digitaler Datensignale während eines Daten-Lade-Intervalls, und eines Vorlade-Signals während eines Vorlade-Intervalls; N wahlweise wirksam gemachte Daten-Übertragungswege (M10, M30, ... M15, M35), von denen jeweils ein Daten- Übertragungsweg für jeden der N Schalttransistoren vorgesehen ist, wobei jeder Daten-Übertragungsweg zwischen dem Eingangsknoten und der Gate-Elektrode seines zugehörigen Schalttransistors liegt;

Mittel (CSj; B0-B5) zum wahlweisen Einschalten der Daten- Übertragungswege, jeweils zur Zeit einen während des Daten- Lade-Intervalls zum wahlweisen Abtasten der digitalen Datensignale und zum Zuführen und Speichern einer Ladung, die eine Spannung entwickelt, die jedem der digitalen Datensignale an der Gate-Elektrode eines entsprechenden der N Schalttransistoren entspricht; und

Mittel (M3) zum wahlweisen Anlegen einer Spannung an die Kondensatoren, um sie gemäß den datenabhängigen Spannungs- Pegeln, die an dem Gate ihrer entsprechenden Schalttransistoren vorhanden sind, zu laden.

2. Wandler nach Anspruch 1, bei dem während jedes Vorlade- Intervalls die Gate-Kapazität jedes der N Schalttransistoren auf einen Einschalt-Pegel vorgeladen wird, wobei die N Kondensatoren parallel geschaltet werden.