JP4046811B2 - 液晶表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、液晶表示装置に関し、特にアクティブマトリクス形液晶表示装置のコラム線駆動回路におけるコラム線への出力回路に関する。
【0002】
【従来の技術】
アクティブマトリクス形液晶表示装置の構成の一例を図6に示す。同図において、液晶セル(画素)101がマトリクス状に2次元配置されることによって液晶パネル102が構成され、この液晶パネル102の周辺には行選択を行うための垂直(ロウ)ドライバ103および列選択を行うための水平(コラム)ドライバ(コラム線駆動回路)104が設けられている。
【0003】
水平ドライバ104は、図7に示すように、コラム線の本数nに相当する段数のシフトレジスタ111と、このシフトレジスタ111を制御するシフトレジスタ制御回路112と、シフトレジスタ111から順次出力されるサンプリングパルスに同期してデータバスライン上のデータをサンプリングするサンプリング回路113と、そのサンプリングデータを1水平期間の間保持するラッチ回路114と、そのラッチデータをアナログ信号に変換するDAコンバータ115と、各コラム線116-1〜116-nを駆動するn個の出力バッファ117-1〜117-nからなる出力回路118とから構成されている。
【0004】
【発明が解決しようとする課題】
上記構成の従来の出力回路においては、出力バッファ117-1〜117-nの各出力端が直接コラム線116-1〜116-nに接続されているので、出力バッファ117-1〜117-nの構成が電流の出し入れ双方に十分な駆動能力があるものであれば特に問題にはならないが、出力バッファ117-1〜117-nが例えばソースフォロワ回路からなり、片方向だけにしか十分な駆動能力を持たない場合に問題が発生する。
【0005】
すなわち、大きな負荷を充電した後初期状態に復帰するまでの間、依然として出力バッファ117-1〜117-nの出力端がこの負荷に接続されていれば、この負荷を放電するための十分な特性もしくは時間が出力回路に要求されることになる。例えば、ソースフォロワ回路を用いて出力バッファ117-1〜117-nを構成したとき、ソースフォロワ回路の電流源には容量負荷を放電するために必要な電流が求められ、そのために大きな消費電力が定常的に必要となる。
【0006】
また、ソースフォロワ回路の直流電流値を増やすことは、ダイナミックレンジの減少、回路面積の増大、オフセットキャンセル時の出力ばらつきの増大につながってしまう。このことは、特にポリシリコンTFT(thin film transistor)を用いたソースフォロワ回路で出力バッファ117-1〜117-nを構成するときに、ポリシリコンTFTの閾値電圧Vthが大きくかつVthばらつきが大きいことから、極めて大きな問題となる。
【0007】
以上の理由から、片側極性の出力バッファを用いて出力回路を構成することが難しかった。また同様に、プッシュプル型バッファのように両方向の電流出力能力を持つ出力バッファを使用した場合でも、DAコンバータ115のDA変換時間およびその準備期間(プリチャージ期間)に、不必要な容量負荷が充放電される場合があり得る。その場合には、不必要に電力が消費されることになる。
【0008】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、低消費電力でかつ出力電位のばらつきの少ない液晶表示装置を提供することにある。
【0009】
【課題を解決するための手段】
本発明による液晶表示装置は、液晶セルがマトリクス状に2次元配置されるとともに、列ごとにコラム線が配線されてなる液晶パネルと、前記コラム線の各々を駆動するコラム線駆動回路とをポリシリコン薄膜トランジスタによって一体形成してなり、前記コラム線駆動回路は、前記コラム線の本数に相当する段数のシフトレジスタと、前記シフトレジスタから順次出力されるサンプリングパルスに同期してデータバスライン上のデータをサンプリングするサンプリング回路と、前記サンプリング回路によるサンプリングデータの上位側ビットに対して基準電圧選択型回路を用い、下位側ビットに対してスイッチドキャパシタアレイを用い、当該サンプリングデータをアナログ信号に変換するDAコンバータと、前記コラム線の各々に対応して設けられた複数の出力バッファを含み、前記複数の出力バッファの各々がソースフォロワ回路からなる出力回路と、前記複数の出力バッファの出力端と前記コラム線の各々の間に設けられた複数の出力側アナログスイッチと、前記複数の出力側アナログスイッチを開閉制御するスイッチ制御回路とを備え、前記ソースフォロワ回路のソースフォロワトランジスタのゲートに前記スイッチドキャパシタアレイのキャパシタの一端が接続され、前記ソースフォロワトランジスタのゲートとプリチャージ電源が第1のアナログスイッチを介して接続され、前記キャパシタの他端と前記ソースフォロワトランジスタのソースが前記第1のアナログスイッチと連動する第2のアナログスイッチを介して接続されることにより、前記スイッチドキャパシタアレイのキャパシタは、前記ソースフォロワ回路のオフセット蓄積用のキャパシタを兼用し、前記キャパシタの他端は、前記サンプリングデータの上位側ビットに対応した基準電圧を出力する前記基準電圧選択型回路の出力端に、前記サンプリングデータの下位側ビットに対応して動作する第3のアナログスイッチを介して接続され、前記スイッチ制御回路は、前記DAコンバータのDA変換期間および前記スイッチドキャパシタアレイのキャパシタのオフセット蓄積のためのプリチャージ期間に前記出力側アナログスイッチを開状態とし、それ以外の特定の期間に前記出力側アナログスイッチを閉状態とする構成となっている。
【0010】
液晶パネルとコラム線駆動回路とをポリシリコン薄膜トランジスタによって一体形成してなる液晶表示装置において、アナログスイッチが開状態となることで出力バッファとコラム線が切り離され、閉状態となることで両者が接続される。したがって、出力回路の前段に設けられたDAコンバータのDA変換期間およびスイッチドキャパシタアレイのキャパシタのオフセット蓄積のためのプリチャージ期間に、アナログスイッチを開状態として出力バッファとコラム線を切断することで、出力回路は容量負荷と切り離されるため、ソースフォロワ回路からなる出力バッファの出力電流は大きくならず、信号電位を十分に変化させることができる。
【0011】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳細に説明する。図1は、液晶表示装置のコラム線駆動回路(水平ドライバ)に適用された本発明の参考例を示すブロック図である。
【0012】
図1から明らかなように、参考例に係るコラム線駆動回路は、コラム線の本数nに相当する段数のシフトレジスタ11と、このシフトレジスタ11を制御するシフトレジスタ制御回路12と、シフトレジスタ11から順次出力されるサンプリングパルスに同期してデータバスライン上のデータをサンプリングするサンプリング回路13と、そのサンプリングデータを1水平期間の間保持するラッチ回路14と、そのラッチデータをアナログ信号に変換するDAコンバータ15と、各コラム線を駆動するn個の出力バッファ16-1〜16-nからなる出力回路17とからなる構成に加え、n個のアナログスイッチ18-1〜18-nおよびスイッチ制御パルス発生回路19を有する構成となっている。
【0013】
アナログスイッチ18-1〜18-nの各一端は、出力バッファ16-1〜16-nの各出力端にそれぞれ接続されている。アナログスイッチ18-1〜18-nの他端には、コラム線20-1〜20-nが接続されている。これらコラム線20-1〜20-nは、容量負荷C1〜Cnを持っている。スイッチ制御パルス発生回路19は、アナログスイッチ18-1〜18-nのオン(閉)/オフ(開)制御を行うためのスイッチ制御パルスを発生する。
【0014】
具体的には、スイッチ制御パルス発生回路19は、DAコンバータ15でDA変換を行う期間、もしくはDA変換用のプリチャージを行う準備期間(プリチャージ期間)にアナログスイッチ18-1〜18-nをオフ状態にすることによって出力バッファ16-1〜16-nとコラム線20-1〜20-nを切断し、ある特定の期間のみアナログスイッチ18-1〜18-nをオン状態にすることによって両者を接続する。
【0015】
図2に、ソースフォロワ回路を用いた出力バッファ16-1〜16-nの構成の一例を示す。同図において、NMOSのソースフォロワトランジスタ21のゲートに第1のキャパシタ23の一端が接続されるとともに、ソースフォロワトランジスタ21のゲートとプリチャージ電源24の間に第1のアナログスイッチ25が、第1のキャパシタ23の他端とソースフォロワトランジスタ21のソースの間に第2のアナログスイッチ26が、第1のキャパシタ23の他端と信号源(Vin)の間に第3のアナログスイッチ27がそれぞれ接続されている。
【0016】
また、ソースフォロワトランジスタ21のドレイン側にNMOSのトランジスタ28がカスコード接続されるとともに、ソースフォロワトランジスタ21のゲートとカスコード接続トランジスタ28のゲートの間に第2のキャパシタ29が接続され、さらにカスコード接続トランジスタ28のゲートとある特定の電圧値Vcの電源30の間に第4のアナログスイッチ31が接続されている。電源30の電圧値Vcは、ソースフォロワトランジスタ21のプリチャージ電圧Vpreの電圧値に対してある量だけシフトとした値に設定する。そのシフト量は、ソースフォロワトランジスタ21とカスコード接続トランジスタ28の飽和条件から求められるものである。
【0017】
次に、上記構成のソースフォロワ回路の回路動作について、図3のタイミングチャートを用いて説明する。
【0018】
先ず、プリチャージ期間T1において、第1,第2のアナログスイッチ25,26をオン状態、第3のアナログスイッチ27をオフ状態にする。これにより、ソースフォロワトランジスタ21のゲートに対して、プリチャージ電源24から第1のアナログスイッチ25を介して特定のプリチャージ電圧Vpreが印加される。このとき、ソースフォロワトランジスタ21のゲートとソースの間に接続された第1のキャパシタ23には、オフセット分Vos(=Vgs)に対応した電荷が蓄積される。
【0019】
その後、出力期間T2では、第1,第2のアナログスイッチ25,26をオフ状態、第3のアナログスイッチ27をオン状態にする。これにより、第1のキャパシタ23の他端側(ソースフォロワトランジスタ21のソース側)が入力信号Vin側(信号源側)に再接続され、ソースフォロワトランジスタ21のゲートがプリチャージ電源24から切り離される。このとき、ソースフォロワトランジスタ21のゲート電位は、Vin+Vosとなる。
【0020】
その結果、ソースフォロワトランジスタ21のゲート‐ソース電圧Vgsに相当するオフセットVos′が発生したとしても、Vos′=Vosであることからオフセットキャンセルが行われ(即ち、Vos−Vos′)、出力期間T2における出力電位Voutは、入力電位Vinとほぼ同じ電位となる。また、このことは、トランジスタ特性のばらつきに対する出力電位変動を低減できることと等価となる。
【0021】
また、プリチャージ期間には、第1,第2のアナログスイッチ25,26と同様に、第4のアナログスイッチ31もオン状態とすることにより、カスコード接続トランジスタ28のゲートを電圧値Vcにプリチャージする。そして、出力期間において第4のアナログスイッチ31をオフ状態にすることにより、カスコード接続トランジスタ28のゲートを電源30から切り離す。
【0022】
この第4のアナログスイッチ31のオン/オフ動作により、カスコード接続トランジスタ28のゲート電位を、電源電圧VCCよりも高く設定することができるため、ソースフォロワトランジスタ21のドレイン電圧が高くなる。これにより、ソースフォロワトランジスタ21として、ポリシリコンTFTなどの閾値電圧Vthが高くかつばらつきが大きいトランジスタを用いてソースフォロワ回路を構成したとしても、結果として、当該トランジスタ21のドレイン電圧範囲が広がることになるため、出力のダイナミックレンジを拡大できる。
【0023】
また、上記の回路構成においては、第1のキャパシタ23に対するプリチャージを、信号源ではなく独立のプリチャージ電源24で行えるので、信号源の出力インピーダンスを極めて小さくする必要がない。これに伴うメリットは、本ソースフォロワ回路を液晶表示装置の水平ドライバ内の基準電圧選択型DAコンバータの出力回路として用いる場合に極めて大きい。すなわち、基準電圧線の線幅を小さくできるので、回路全体の小面積化が可能となる。
【0024】
上述した回路動作に伴う効果は、ソースフォロワ回路をポリシリコンTFTで構成したときに特に有効となる。その理由は、以下の通りである。すなわち、ポリシリコンTFTは基板電位を持たないため、基板バイアス効果がない。そのため、入力電圧(ソースフォロワトランジスタ21の入力電位)が変化し、出力電圧(ソースフォロワトランジスタ21のソース電位)が変化した場合でも、閾値電圧Vthの変化が起こらず、オフセットキャンセル動作が精度良く行われる。また、基板電位がないため、第1のアナログスイッチ25の一端側(ソースフォロワトランジスタ21のベース側)の寄生容量が小さくなり、ソースフォロワトランジスタ21のベース電位が変化した場合でも、第1のキャパシタ23に蓄積されたオフセット電荷が逃げにくい。
【0025】
以上説明したオフセットキャンセル構造を持つソースフォロワ回路をコラム線駆動回路における出力回路に使用した場合の本発明の一実施形態に係る構成を図4に示す。なお、図4には、あるコラム線20-kについての回路構成のみを示し、また図中、図2と同等部分には同一符号を付して示してある。
【0026】
本実施形態では、出力回路17の前段に設けられたDAコンバータ15が、上位3ビットb0〜b2に対して基準電圧選択型DAコンバータ41を、下位3ビットb3〜b5に対してスイッチドキャパシタアレイ型DAコンバータ42をそれぞれ用いた構成の場合において、スイッチドキャパシタアレイ型DAコンバータ42のキャパシタを、上記構成のソースフォロワ回路のオフセット蓄積用のキャパシタ23に兼用した構成を採っている。
【0027】
すなわち、下位3ビットb3〜b5に対応して設けられ、かつ一端がソースフォロワトランジスタ21のゲートに共通に接続された4個のキャパシタ43,44,45,46の合成容量がオフセット蓄積用のキャパシタ23に対応する。ここで、4個のキャパシタ43,44,45,46の容量比は、4Co:2Co:Co:Coとなるように設定される。
【0028】
また、キャパシタ43〜46の各他端とソースフォロワトランジスタ21のソースの間に接続された4個のアナログスイッチ47〜50が第2のアナログスイッチ26に、キャパシタ43〜46の各他端と信号源の間に接続された4個のアナログスイッチ51〜54が第3のアナログスイッチ27にそれぞれ対応する。アナログスイッチ25,47〜50などは、プリチャージパルス制御回路55によって開閉制御される。
【0029】
一方、出力バッファ16-kの出力端とコラム線20-kの間に設けられたアナログスイッチ18-kは、スイッチ制御パルス発生回路19で発生されるスイッチ制御パルスによって開閉制御される。具体的には、図5のタイミングチャートに示すように、アナログスイッチ18-kは、プリチャージ期間およびDA変換期間はオフ状態となる。そして、それ以外の特定の期間にのみオン状態となる。
【0030】
上述したように、下位3ビットb3〜b5側をスイッチドキャパシタアレイ型とした構成のDAコンバータ14を具備する液晶表示装置のコラム線駆動回路において、出力バッファ16-1〜16-nとしてオフセットキャンセル構造を持ったソースフォロワ回路を用いることにより、オフセット蓄積用のキャパシタ23とスイッチドキャパシタアレイ型DAコンバータ42のキャパシタを兼用できるので、新たに追加する回路素子が少なくて済み、効率が良い。
【0031】
ところで、一般に、図4に示されるようなソースフォロワ回路の出力電流は、信号立ち上がり時には制限なく得られるが、信号立ち下がり時には電流源22の電流Irefの大きさまでしか得られない。したがって、信号立ち下がり時に大きな出力負荷が接続されていると、十分に信号を変化させることができない。あるいは、信号を十分に変化させるためには、大きな値の電流Irefを必要とする。
【0032】
ところが、本発明においては、信号電位がプリチャージ期間などに大きく減少した場合には、これらの期間ではアナログスイッチ18-kがオフ状態となり、出力バッファ16-kが容量負荷Ckと切り離されるため、ソースフォロワ回路の出力電流は大きくならず、信号電位を十分に変化させることができる。言い換えれば、小さな値の電流Irefで十分な出力回路を構成できる。なお、アナログスイッチ18-kをオン状態にする出力期間は、プリチャージ期間およびDA変換期間以外の特定の期間に設定されていれば良い。
【0033】
また、小さな値の電流Irefで出力回路を構成することは、出力電位のばらつきを小さく抑えることにつながる。以下に、その理由について説明する。
【0034】
一般に、ソースフォロワ回路のオフセット電位(ソースフォロワトランジスタ21のゲート‐ソース電圧)Vgsは次式で表される。
Vgs=Vth+√(Iref/k)
但し、k=0.5×μ×Cox×W/Lである。ここで、kは定数、Cox,W,Lはそれぞれトランジスタの酸化膜容量、ゲート長、ゲート幅である。
【0035】
したがって、電流Irefの値が大きくなれば、オフセット電位Vgsは大きくなる。これは、一般に、回路の出力ダイナミックレンジを狭めてしまうことにつながる。言い換えれば、ダイナミックレンジの確保のためにトランジスタサイズを大きくしなければならなくなる。電流Irefの値が小さければ、トランジスタサイズを小さくできるので、回路の小面積化が図れる。
【0036】
また、電流Irefの値が大きければ、定数kのばらつき(即ち、トランジスタのデバイス特性のばらつき)に対するオフセット電位Vgsのばらつき程度が大きくなる。このような関係は、図2(図4)のようなオフセットキャンセル構造を採った場合でも基本的に変わらない。したがって、電流Irefの値が減少することは、出力ばらつきが減ることにつながる。
【0037】
以上のようなオフセットキャンセル構造を持つソースフォロワ回路は、コラム線駆動回路(水平ドライバ)をポリシリコンTFTで液晶パネルと一体形成するときに特に有用なものとなる。その理由は、以下の通りである。
▲1▼ポリシリコンTFTは定数kのばらつきが非常に大きい。
▲2▼ゲートバイアス効果や寄生容量が少なく、オフセットキャンセル構造のソースフォロワ回路を作りやすい。
【0038】
【発明の効果】
以上説明したように、本発明によれば、液晶パネルとコラム線駆動回路とをポリシリコン薄膜トランジスタによって一体形成してなる液晶表示装置において、出力バッファの出力端とコラム線の間にアナログスイッチを設け、このアナログスイッチを開閉制御するようにしたことにより、アナログスイッチの開状態では、出力バッファとコラム線が切断され、出力回路が容量負荷と切り離されるため、ソースフォロワ回路からなる出力バッファの出力電流は大きくならず、よって片方向の電流バッファでコラム線負荷を充電するシステムを容易に構成できるとともに、低消費電力化、回路の小面積化、広ダイナミックレンジ化が図れ、かつ出力電位のばらつきを少なくできる。
特に、DAコンバータのDA変換期間およびスイッチドキャパシタアレイのキャパシタのオフセット蓄積のためのプリチャージ期間にアナログスイッチをオフ(開)状態にして、出力バッファをコラム線の容量負荷から切り離すことで、信号電位がプリチャージ期間などに大きく減少した場合に、ソースフォロワ回路の出力電流は大きくならず、信号電位を十分に変化させることができる、換言すれば、小さな値の電流で十分な出力回路を構成でき、また小さな値の電流で出力回路を構成することは、出力電位のばらつきを小さく抑えることにつながる。
【図面の簡単な説明】
【図1】 本発明の参考例を示すブロック図である。
【図2】ソースフォロワ回路を用いた出力バッファの構成の一例を示す回路図である。
【図3】図2の回路動作を説明するためのタイミングチャートである。
【図4】 本発明の一実施形態を示す回路図である。
【図5】本発明の動作説明のためのタイミングチャートである。
【図6】アクティブマトリクス形液晶表示装置の一例を示す概略構成図である。
【図7】水平ドライバ(コラム線駆動回路)の構成の一例を示すブロック図である。
【符号の説明】
11…シフトレジスタ、13…サンプリング回路、14…ラッチ回路、15…DAコンバータ、16-1〜16-n…出力バッファ、17…出力回路、18-1〜18-n,25〜26,31…アナログスイッチ、19…スイッチ制御パルス発生回路、20-1〜20-n…コラム線、21…ソースフォロワトランジスタ、22…電流源、23,29…キャパシタ、24…プリチャージ電源、28…カスコード接続トランジスタ、41…基準電圧選択型DAコンバータ、42…スイッチドキャパシタアレイ型DAコンバータ
Claims (1)
- 液晶セルがマトリクス状に2次元配置されるとともに、列ごとにコラム線が配線されてなる液晶パネルと、前記コラム線の各々を駆動するコラム線駆動回路とをポリシリコン薄膜トランジスタによって一体形成した液晶表示装置であって、
前記コラム線駆動回路は、
前記コラム線の本数に相当する段数のシフトレジスタと、
前記シフトレジスタから順次出力されるサンプリングパルスに同期してデータバスライン上のデータをサンプリングするサンプリング回路と、
前記サンプリング回路によるサンプリングデータの上位側ビットに対して基準電圧選択型回路を用い、下位側ビットに対してスイッチドキャパシタアレイを用い、当該サンプリングデータをアナログ信号に変換するDAコンバータと、
前記コラム線の各々に対応して設けられた複数の出力バッファを含み、前記複数の出力バッファの各々がソースフォロワ回路からなる出力回路と、
前記複数の出力バッファの出力端と前記コラム線の各々の間に設けられた複数の出力側アナログスイッチと、
前記複数の出力側アナログスイッチを開閉制御するスイッチ制御回路とを備え、
前記ソースフォロワ回路のソースフォロワトランジスタのゲートに前記スイッチドキャパシタアレイのキャパシタの一端が接続され、前記ソースフォロワトランジスタのゲートとプリチャージ電源が第1のアナログスイッチを介して接続され、前記キャパシタの他端と前記ソースフォロワトランジスタのソースが前記第1のアナログスイッチと連動する第2のアナログスイッチを介して接続されることにより、前記スイッチドキャパシタアレイのキャパシタは、前記ソースフォロワ回路のオフセット蓄積用のキャパシタを兼用し、
前記キャパシタの他端は、前記サンプリングデータの上位側ビットに対応した基準電圧を出力する前記基準電圧選択型回路の出力端に、前記サンプリングデータの下位側ビットに対応して動作する第3のアナログスイッチを介して接続され、
前記スイッチ制御回路は、前記DAコンバータのDA変換期間および前記スイッチドキャパシタアレイのキャパシタのオフセット蓄積のためのプリチャージ期間に前記出力側アナログスイッチを開状態とし、それ以外の特定の期間に前記出力側アナログスイッチを閉状態とする
ことを特徴とする液晶表示装置。
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