JP4610446B2

JP4610446B2 - 電流出力回路

Info

Publication number: JP4610446B2
Application number: JP2005247479A
Authority: JP
Inventors: 優介山岡
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2005-08-29
Filing date: 2005-08-29
Publication date: 2011-01-12
Anticipated expiration: 2025-08-29
Also published as: JP2007067501A; US20070057831A1; US7304595B2

Description

本発明は、大電流出力で且つ高速動作が要求される半導体レーザー駆動回路等に使用可能な電流出力回路に関する。

従来より、出力電流生成用トランジスタとスイッチング用トランジスタとを有するスイッチ機能付きの電流出力回路では、スイッチング時に、出力電流生成用トランジスタのドレイン電位又はソース電位が大きく変動していた。

このようなドレイン電位又はソース電位の大きな変動は、出力電流生成用トランジスタのドレイン−ゲート間寄生容量又はソース−ゲート間寄生容量により、出力電流生成用トランジスタのゲート電位を変動させてしまうため、電流出力回路が出力する電流値が所望の値とは異なるものとなってしまうという問題があった。

特許文献１には、このような出力電流値の変化を抑える手段が開示されている。具体的には、（１）出力電流生成用トランジスタのゲートに与えられるバイアス電圧を発生させるバイアス電圧発生回路内のトランジスタサイズを大きくする、（２）相補的に動作するスイッチング用トランジスタを追加して常に出力電流生成用トランジスタに電流が流れるようにする、（３）出力電流生成用トランジスタのトランスコンダクタンスを下げてゲート電位の変化に対する出力電流値の感度を下げる、という方法を用いて、出力電流値が所望値からずれるのを抑えるようにしている。
特開２００４−２７１６４６号公報

しかしながら、上述の方法では、消費電流や回路面積の大幅な増大を伴うことから、大電流出力であって且つ高速動作が要求される電流出力回路に適用することは実質上不可能であるという問題があった。

本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、消費電流及び回路面積の大幅な増大を伴わずに大電流出力で且つ高速動作可能な電流出力回路を提供することにある。

すなわち、本発明の電流出力回路は、ゲート端子にバイアス電圧が与えられる出力電流生成用トランジスタと、
スイッチング信号が入力されるインバータ回路と、
前記インバータ回路の出力端子がゲート端子に、前記出力電流生成用トランジスタのドレイン端子がソース端子にそれぞれ接続され、ドレイン端子から電流を出力するスイッチング用トランジスタと、
前記出力電流生成用トランジスタのゲート端子と前記インバータ回路の入力端子との間に接続された容量とを備えたことを特徴とするものである。

以上のように、本発明によれば、前記容量により発生するバイアス電圧の変動と、前記出力電流生成用トランジスタのドレイン−ゲート間寄生容量又はソース−ゲート間寄生容量により発生するバイアス電圧の変動とが互いに相殺されることとなり、所望の電流値の電流を出力することができる。

また、ゲート端子に所定のバイアス電圧が与えられたカスコード用トランジスタを備え、該カスコード用トランジスタを通して電流を出力するようにすれば、より正確な電流値の電流を出力することができる。

また、レプリカ回路の出力電圧が、ソースフォロワで構成したバッファ回路を介して、レプリカ回路内の出力電流生成用トランジスタのゲート端子に与えられ、該ゲート電圧が前記バイアス電圧となる構成にすれば、前記バイアス電圧を発生するノードのインピーダンスが小さくなり、より大電流出力で且つ高速動作の電流出力回路を実現する上で有利となる。

また、前記容量の容量値を前記出力電流生成用トランジスタのゲート端子における寄生容量の大きさに応じた値に設定するようにしたから、前記バイアス電圧が所定の値に高速に設定され、大電流出力で且つ高速動作の電流出力回路を実現する上で有利となる。

また、単位電流セルを有するデジタルアナログ変換回路において、前記単位電流セルを本発明の電流出力回路で構成すれば、大電流出力で且つ高速動作を実現する上で有利となる。

また、前記バイアス電圧を前記出力電流生成用トランジスタのゲート端子全てに共通に与えられるようにしたから、低速動作での高精度な電流出力を実現するデジタルアナログ変換回路として利用可能となる。

また、前記バイアス電圧をビット毎に個別に与えるようにすれば、高速動作での高精度な電流出力を実現するデジタルアナログ変換回路として利用可能となる。

また、本発明の電流出力回路やデジタルアナログ変換回路を電流−光変換素子に電流を供給する電流−光変換素子駆動回路に利用すれば、大電流出力で且つ高速に電流−光変換素子を駆動できる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。

＜実施形態１＞
図１は、本発明の実施形態１に係る電流出力回路の構成を示す図である。図１に示すように、電流出力回路は、出力電流生成用トランジスタ１、スイッチング用トランジスタ２、インバータ回路３、容量４、及びカスコード用トランジスタ５を備えている。

前記出力電流生成用トランジスタ１のゲート端子にはバイアス電圧Ｖｂが与えられており、ドレイン端子には前記スイッチング用トランジスタ２のソース端子が接続されている。

前記スイッチング用トランジスタ２のゲート端子には前記インバータ回路３の出力端子が接続され、ドレイン端子には前記カスコード用トランジスタ５のソース端子が接続されている。

前記インバータ回路３の入力端子にはスイッチング信号ＳＷが与えられている。

前記容量４は、前記出力電流生成用トランジスタ１のゲート端子と前記インバータ回路３の入力端子との間に接続されており、その容量値は出力電流生成用トランジスタ１のゲート端子における寄生容量の大きさに応じた値に設定されている。

前記カスコード用トランジスタ５のゲート端子にはバイアス電圧Ｖｂｂが与えられており、ドレイン端子から電流Ｉ１が出力される。

このような構成とすることで、前記容量４により発生するバイアス電圧Ｖｂの変動と、前記出力電流生成用トランジスタ１におけるドレイン−ゲート間寄生容量により発生するバイアス電圧Ｖｂの変動とが互いに相殺することとなり、所望の電流値の電流を出力することができるようになっている。以下、スイッチング動作時のシミュレーション結果を示す。

図７は、従来の電流出力回路におけるバイアス電圧波形１１と出力電流波形１２とのシミュレーション結果を示す図である。図８は、本発明の実施形態１に係る電流出力回路におけるバイアス電圧波形１３と出力電流波形１４とのシミュレーション結果を示す図である。

図７に示すように、従来の電流出力回路では、バイアス電圧が所定の値から変動してしまい電流が十分に出力されていないことが分かる。一方、図８に示すように、本実施形態１に係る電流出力回路では、バイアス電圧が瞬間的に所定の値に戻っており、電流が十分に出力されていることが分かる。

以上のように、本実施形態１に係る電流出力回路によれば、前記バイアス電圧Ｖｂが所定の値に高速に設定され、大電流出力で且つ高速動作の電流出力回路を実現する上で有利となる。

＜実施形態２＞
図２は、本発明の実施形態２に係る電流出力回路の構成を示す図である。図２に示すように、電流出力回路は、出力電流生成用トランジスタ１、スイッチング用トランジスタ２、容量４、及びカスコード用トランジスタ５を備えている。

前記スイッチング用トランジスタ２のゲート端子にはスイッチング信号ＳＷが与えられており、ドレイン端子には前記出力電流生成用トランジスタ１のソース端子が接続されている。

前記出力電流生成用トランジスタ１のゲート端子にはバイアス電圧Ｖｂが与えられており、ドレイン端子には前記カスコード用トランジスタ５のソース端子が接続されている。

前記容量４は、前記出力電流生成用トランジスタ１のゲート端子と前記スイッチング用トランジスタ２のゲート端子との間に接続されており、その容量値は出力電流生成用トランジスタ１のゲート端子における寄生容量の大きさに応じた値に設定されている。

このような構成とすることで、前記容量４により発生するバイアス電圧Ｖｂの変動と、前記出力電流生成用トランジスタ１におけるソース−ゲート間寄生容量により発生するバイアス電圧Ｖｂの変動とが互いに相殺することとなり、所望の電流値の電流を出力することができるようになっている。

＜実施形態３＞
図３は、本発明の実施形態３に係る電流出力回路の構成を示す図である。図３に示すように、電流出力回路は、出力電流生成用トランジスタ１、スイッチング用トランジスタ２、インバータ回路３、容量４、レプリカ回路６、及びソースフォロワ回路７（バッファ回路）とを備えている。

前記出力電流生成用トランジスタ１のゲート端子には前記ソースフォロワ回路７から出力されたバイアス電圧Ｖｂが与えられており、ドレイン端子には前記スイッチング用トランジスタ２のソース端子が接続されている。

前記スイッチング用トランジスタ２のゲート端子には前記インバータ回路３の出力端子が接続され、ドレイン端子から電流Ｉ１が出力される。

前記レプリカ回路６は、前記出力電流生成用トランジスタ１及び前記スイッチング用トランジスタ２のレプリカを備え、該レプリカ回路６の出力電圧は前記ソースフォロワ回路７に入力される。

前記ソースフォロワ回路７は、前記レプリカ回路６から入力された電圧を、バイアス電圧Ｖｂとして前記出力電流生成用トランジスタ１のゲート端子に出力する一方、前記レプリカ回路６内にある出力電流生成用トランジスタ１のレプリカのゲート端子にも出力するように構成されている。

このような構成とすることで、前記出力電流生成用トランジスタ１のゲート端子におけるインピーダンスが小さくなり、より大電流出力で且つ高速動作の電流出力回路を実現する上で有利となる。

＜実施形態４＞
図４は、本発明の実施形態４に係る電流出力回路の構成を示す図である。図４に示すように、電流出力回路は、出力電流生成用トランジスタ１、スイッチング用トランジスタ２、容量４、レプリカ回路６、及びソースフォロワ回路７（バッファ回路）とを備えている。

前記出力電流生成用トランジスタ１のゲート端子には前記ソースフォロワ回路７から出力されたバイアス電圧Ｖｂが与えられており、ドレイン端子から電流Ｉ１が出力される。

＜実施形態５＞
図５は、本発明の実施形態５に係るデジタルアナログ変換回路の構成を示す図である。図５に示すように、デジタルアナログ変換回路は、前記実施形態２の電流出力回路８を単位電流セルとして複数備えており、この複数の単位電流セルにおける出力電流生成用トランジスタのそれぞれのゲート端子には、バイアス電圧発生回路９から共通のバイアス電圧Ｖｂが与えられている。

また、前記複数の単位電流セルのそれぞれから、負荷１０（例えば、電流−光変換素子）に対して出力電流が出力されるようになっている。

このような構成とすることで、低速動作での高精度な電流出力を実現するデジタルアナログ変換回路として利用可能となる。

なお、本実施形態５では、単位電流セルとして前記実施形態２の電流出力回路を用いたが、この形態に限定するものではなく、前記実施形態１の電流出力回路を用いても構わない。

＜実施形態６＞
図６は、本発明の実施形態６に係るデジタルアナログ変換回路の構成を示す図である。図６に示すように、デジタルアナログ変換回路は、前記実施形態２の電流出力回路８を単位電流セルとして複数備えており、この複数の単位電流セルにおける出力電流生成用トランジスタのそれぞれのゲート端子には、バイアス電圧発生回路９からバイアス電圧Ｖｂ１、Ｖｂ２、・・・、ＶｂＮがビット毎に個別に与えられている。

このような構成とすることで、高速動作での高精度な電流出力を実現するデジタルアナログ変換回路として利用可能となる。

以上説明したように、本発明の電流出力回路は、大電流出力で高速動作が可能であるという実用性の高い効果が得られることから、きわめて有用で産業上の利用可能性は高い。特に、光ディスク用半導体レーザー駆動回路等として利用可能である。

本発明の実施形態１に係る電流出力回路の構成を示す図である。本実施形態２に係る電流出力回路の構成を示す図である。本実施形態３に係る電流出力回路の構成を示す図である。本実施形態４に係る電流出力回路の構成を示す図である。本実施形態５に係るデジタルアナログ変換回路の構成を示す図である。本実施形態６に係るデジタルアナログ変換回路の構成を示す図である。従来の電流出力回路におけるバイアス電圧波形と出力電流波形とを示す図である。本実施形態１に係る電流出力回路におけるバイアス電圧波形と出力電流波形とを示す図である。

符号の説明

１出力電流生成用トランジスタ
２スイッチング用トランジスタ
３インバータ回路
４容量
５カスコード用トランジスタ
６レプリカ回路
７ソースフォロワ回路（バッファ回路）
８電流出力回路
９バイアス電圧発生回路
１０負荷
１１従来の電流出力回路におけるバイアス電圧波形
１２従来の電流出力回路における出力電流波形
１３本発明の電流出力回路におけるバイアス電圧波形
１４本発明の電流出力回路における出力電流波形

Claims

ゲート端子にバイアス電圧が与えられる出力電流生成用トランジスタと、
スイッチング信号が入力されるインバータ回路と、
前記インバータ回路の出力端子がゲート端子に、前記出力電流生成用トランジスタのドレイン端子がソース端子にそれぞれ接続され、ドレイン端子から電流を出力するスイッチング用トランジスタと、
前記出力電流生成用トランジスタのゲート端子と前記インバータ回路の入力端子との間に接続された容量とを備えたことを特徴とする電流出力回路。
ゲート端子にバイアス電圧が与えられ、ドレイン端子から電流を出力する出力電流生成用トランジスタと、
スイッチング信号がゲート端子に入力され、前記出力電流生成用トランジスタのソース端子がドレイン端子に接続されたスイッチング用トランジスタと、
前記出力電流生成用トランジスタのゲート端子と前記スイッチング用トランジスタのゲート端子との間に接続された容量とを備えたことを特徴とする電流出力回路。
請求項１に記載された電流出力回路において、
ゲート端子に所定のバイアス電圧が与えられ、前記スイッチング用トランジスタのドレイン端子がソース端子に接続され、ドレイン端子から電流を出力するカスコード用トランジスタをさらに備えたことを特徴とする電流出力回路。
請求項２に記載された電流出力回路において、
ゲート端子に所定のバイアス電圧が与えられ、前記出力電流生成用トランジスタのドレイン端子がソース端子に接続され、ドレイン端子から電流を出力するカスコード用トランジスタをさらに備えたことを特徴とする電流出力回路。
請求項１乃至４のうち何れか１項に記載された電流出力回路において、
少なくとも前記出力電流生成用トランジスタのレプリカを含むレプリカ回路と、
前記レプリカ回路の出力電圧が入力されるバッファ回路とをさらに備え、
前記レプリカ回路の出力電圧が、前記バッファ回路を介して、該レプリカ回路内の該出力電流生成用トランジスタのゲート端子に与えられ、該ゲート端子におけるゲート電圧が前記バイアス電圧となるように構成されていることを特徴とする電流出力回路。
請求項５に記載された電流出力回路において、
前記バッファ回路は、ソースフォロワであることを特徴とする電流出力回路。
請求項１又は２に記載された電流出力回路において、
前記容量の容量値は、前記出力電流生成用トランジスタのゲート端子における寄生容量の大きさに応じた値に設定されることを特徴とする電流出力回路。
請求項１又は２に記載の電流出力回路で構成された単位電流セルを備えたことを特徴とするデジタルアナログ変換回路。
請求項８に記載されたデジタルアナログ変換回路において、
前記単位電流セルは複数設けられており、
前記複数の単位電流セルにおける出力電流生成用トランジスタのそれぞれのゲート端子には、共通の前記バイアス電圧が与えられるように構成されていることを特徴とするデジタルアナログ変換回路。
請求項８に記載されたデジタルアナログ変換回路において、
前記バイアス電圧は、ビット毎に個別に与えられることを特徴とするデジタルアナログ変換回路。
請求項１又は２に記載の電流出力回路を備え、
前記電流出力回路から電流−光変換素子に対して電流が供給されるように構成されたことを特徴とする電流−光変換素子駆動回路。
請求項８に記載のデジタルアナログ変換回路を備え、
前記デジタルアナログ変換回路から電流−光変換素子に対して電流が供給されるように構成されたことを特徴とする電流−光変換素子駆動回路。