JP3832943B2 - 定電流源回路とそれを用いたディジタル／アナログ変換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源ラインと負荷との間に接続され、その負荷に定電流を供給する定電流源回路と、それを用いたディジタル／アナログ変換回路（以下、ＤＡＣという）とに関するものである。
【０００２】
【従来の技術】
従来、この分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献；特開昭６３−２６５３１５号公報
上記文献には、共通の電源ラインに接続された複数個の定電流源回路が示されている。各定電流源回路は、定電流出力用のＰチャネル型電界効果トランジスタ（以下、ＰＭＯＳという）を有すると共に、新たに設けられたＮチャネル型電界効果トランジスタ（以下、ＮＭＯＳという）を備えている。各ＰＭＯＳ及びＮＭＯＳのソース同士が接続され、例えばそのＮＭＯＳのドレインが電源電圧を供給する電源ラインに接続されてる。ＰＭＯＳのドレインから定電流を出力する構成になっている。各ＮＭＯＳのゲートには、電源電圧に基づいてバイアス回路で生成されたバイアス電源が共通に与えられ、各ＰＭＯＳのゲートには、電源電圧に基づいてそのバイアス回路で生成されたバイアス電圧が各ＰＭＯＳとは独立して与えられる接続になっている。
以上のように、上記文献では、ＰＭＯＳと電源ラインとの間に設けられたＮＭＯＳにより、電源ラインの抵抗分によって生じる各定電流源回路における電源電圧の変動が補正されるので、各定電流源回路の出力する定電流値のばらつきをなくすことができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の定電流源回路では、次のような課題があった。
バイアス回路で生成してＮＭＯＳとＰＭＯＳに与えるバイアス電圧は、電源電圧の温度変動によって変動する。そのため、ＰＭＯＳから出力する定電流も温度に異存して変動する。
【０００４】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、低電流源回路において、次のような第１、第２のトランジスタ、バイアス回路、バイアス設定用抵抗、電圧設定手段、及び補償手段を備えている。
第１のトランジスタは、電源電圧を伝える電源手段に接続された第１電極と第２電極と制御電極とを有し、この制御電極に与えられた第１のバイアス電圧に基づき第１及び第２電極間の導通状態が設定されて第１の電流を該第２電極から出力するトランジスタである。第２のトランジスタは、第１のトランジスタの第２電極に接続された第１電極と第２電極と制御電極とを有し、この制御電極に与えられた第２のバイアス電圧に基づき第１及び第２電極間の導通状態が設定されて第１の電流を第２電極から出力するトランジスタである。バイアス回路は、第１のバイアス電圧を生成して第１のトランジスタの制御電極に与えるものである。バイアス設定用抵抗は、第１のトランジスタの制御電極と第２のトランジスタの制御電極との間に接続されている。電圧設定手段は、第２の電流をバイアス設定用抵抗に流して第２のバイアス電圧を設定するものである。補償手段は、バイアス設定用抵抗に流れる第２の電流の温度補償を行うものである。
【０００５】
第２の発明は、第１の発明のバイアス回路を、参照電圧と帰還電圧との差を増幅して第１のバイアス電圧を生成する増幅器と、電源手段に接続された第１電極と第２電極と制御電極とを有しこの制御電極に与えられた第１のバイアス電圧に基づき該第１及び第２電極間の導通状態が設定されて第１のトランジスタの出力する第１の電流に対応する電流を第２電極から出力する第１のダミー用トランジスタと、第１のダミー用トランジスタの第２電極に接続された第１電極と第２電極と制御電極とを有しこの制御電極に与えられた第２のバイアス電圧に基づき第１及び第２電極間の導通状態が設定される第２のダミー用トランジスタと、第２のダミー用トランジスタの第２電極と接地との間に接続され、第１のダミー用トランジスタの出力電流を第２のダミー用トランジスタを介して入力して帰還電圧に変換する抵抗手段とで、構成している。
【０００６】
第３の発明は、第１及び第２の発明における電圧設定手段は、バイアス設定用抵抗と接地との間に接続され、制御信号を入力し、該制御信号に対応した第２の電流を該バイアス設定用抵抗を介して接地に流す電流回路で構成している。補償回路は、電源手段と接地との間に接続された負荷抵抗と、温度に応じて負荷抵抗に流れる電流を変化させる温度補償素子とを有し、負荷抵抗から第３のバイアス電圧を出力するバイアス電圧発生部と、電源手段に接続された第１電極と第２電極と負荷抵抗に接続された制御電極とを有し、この制御電極に与えられた第３のバイアス電圧に基づき第１及び第２電極間の導通状態が設定され、第２電極から制御用電流を出力する第３のトランジスタと、制御用電流を制御信号に変換して電流回路に与える変換部とで、構成している。
【０００７】
第４の発明は、第１の発明におけるバイアス回路を、参照電圧と帰還電圧との差を増幅して第１のバイアス電圧を生成する増幅器と、電源手段に接続された第１電極と第２電極と制御電極とを有しこの制御電極に与えられた第１のバイアス電圧に基づき第１及び第２電極間の導通状態が設定されて第１のトランジスタが出力する第１の電流に対応する電流を第２電極から出力する第１のダミー用トランジスタと、第１のダミー用トランジスタの第２電極に接続された第１電極と第２電極と制御電極とを有しこの制御電極に与えられた第２のバイアス電圧に基づきその第１及び第２電極間の導通状態が設定される第２のダミー用トランジスタと、第２のダミー用トランジスタの第２電極と接地との間に接続され、第１のダミー用トランジスタの出力電流を第２のダミー用トランジスタを介して入力して帰還電圧に変換する抵抗手段とで構成している。さらに、電圧設定手段は、バイアス設定用抵抗と接地との間に接続され、制御信号に対応した第２の電流を、バイアス設定用抵抗を介して接地に流す電流回路で構成し、補償回路は、電源手段に接続された第１電極と第２電極とバイアス回路の出力する第１のバイアス電圧を入力する制御電極とを有し、第１のダミー用トランジスタに対してカレントミラーとなる第４のトランジスタと、第４のトランジスタの出力電流に対応した制御信号を生成して電流回路に与える変換部とで構成している。
【０００８】
第５の発明は、第４の発明における第４のトランジスタと第１のダミー用トランジスタとは同じ極性のＭＯＳトランジスタで構成すると共に、第４のトランジスタのゲート長はその第１のダミー用トランジスタのゲート長よりも長くしている。
第６の発明は、第４の発明における第４のトランジスタの第１電極または第２電極に、該第４のトランジスタに流れる電流を低減する抵抗を設けている。
第７の発明は、ＤＡＣにおいて、次のような構成にしている。
即ち、複数のディジタルデータで構成される入力信号をデコードし、この入力信号の値を表す複数のデータ信号を生成するデコーダと、第１の発明における第１のトランジスタと第２のトランジスタとでそれぞれ構成された複数の電流発生部と、第１の発明におけるバイアス回路、バイアス設定用抵抗、電圧設定手段及び補償手段と、その各電流発生部における第２のトランジスタの第２端子にそれぞれ接続され、データ信号に基づき開閉して各電流発生部が出力する第１の電流をそれぞれ通す複数のスイッチ部と、各スイッチ部を介して与えられた第１の電流を合成し入力し、入力信号に対応する電圧に変換する電圧変換素子とを、備えている。
第８の発明は、定電流源回路において、第１のバイアス電圧を出力するバイアス回路と、電源電位と出力ノードとの間に接続され、前記第１のバイアス電圧によって第１の電流を流す第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタと前記出力ノードとの間に接続された第２のＭＯＳトランジスタと、前記バイアス回路に接続され、前記第２のＭＯＳトランジスタの導通状態を制御する第２のバイアス電圧を設定するバイアス電圧設定抵抗と、前記バイアス電圧設定抵抗の値に基づいて発生する前記第２のバイアス電圧を制御するバイアス電圧制御回路と、前記バイアス電圧制御回路に接続され、前記第２の電圧の温度補償を行う補償回路とを有している。
第９の発明は、第８の発明の定電流源回路において、前記バイアス電圧設定抵抗は、前記第１のＭＯＳトランジスタの制御電極と前記第２のＭＯＳトランジスタの制御電極との間に接続されている。
第１０の発明は、第８または第９の発明の定電流源回路において、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとは同一導電型である。
第１１の発明は、第８〜第１０の発明のいずれか１つの定電流源回路において、前記補償回路は前記バイアス回路を制御する。
第１２の発明は、第８〜第１１の発明のいずれか１つの定電流源回路において、前記バイアス回路は、参照電圧と帰還電圧との差を増幅して、前記第１のバイアス電圧を生成する増幅回路と、前記電源電位と接地電位との間に接続され、前記第１のバイアス電圧に基づいて導通状態が制御される第１のダミー用ＭＯＳトランジスタと、前記第１のダミー用ＭＯＳトランジスタと前記接地電位との間に接続され、前記第２のバイアス電圧によって導通状態が制御される第２のダミー用ＭＯＳトランジスタと、前記第２のダミー用ＭＯＳトランジスタと前記接地電位との間に接続され、前記帰還電圧を生成する抵抗手段とで構成されている。
第１３の発明は、第１２の発明の定電流源回路において、バイアス電圧制御回路は、前記バイアス電圧設定抵抗と前記接地電位との間に接続され、前記第２の電流を前記バイアス電圧設定抵抗を介して前記接地電位に流す電流回路で構成されている。
第１４の発明は、第１２または第１３の発明の定電流源回路において、前記補償回路は、前記電源電位と前記接地電位との間に接続された負荷抵抗と、温度に応じて前記負荷抵抗に流れる電流を変化させる温度補償素子とを有し、前記負荷抵抗に基づいて第３のバイアス電圧を出力するバイアス電圧発生部と、前記電源電位と前記接地電位との間に接続され、前記第３のバイアス電圧によって導通状態が制御される第３のＭＯＳトランジスタとで構成されている。そして、前記第３のバイアス電圧によって前記第３のＭＯＳトランジスタに流れる電流に基づいて、前記バイアス電圧制御回路を制御する。
第１５の発明は、定電流源回路において、第１のバイアス電圧を出力するバイアス回路と、電源電位と出力ノードとの間に接続され、前記第１のバイアス電圧によって第１の電流を流す第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタと前記出力ノードとの間に接続され、第２のバイアス電圧によって導通状態が制御される第２のＭＯＳトランジスタと、前記第２のバイアス電圧を設定するバイアス電圧制御回路と、前記バイアス電圧制御回路に接続され、前記第２のバイアス電圧の温度補償を行う補償回路とを有している。
第１６の発明は、第１５の発明の定電流源回路において、前記第１のＭＯＳトランジスタの制御電極と前記第２のＭＯＳトランジスタの制御電極との間に接続されたバイアス電圧設定抵抗を有している。
第１７の発明は、第１５または第１６の発明の定電流源回路において、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとは同一導電型である。
第１８の発明は、第１５〜第１７の発明のいずれか１つの定電流源回路において、前記補償回路は前記バイアス回路を制御する。
第１９の発明は、第１５〜第１８の発明のいずれか１つの定電流源回路において、前記バイアス回路は、参照電圧と帰還電圧との差を増幅して、前記第１のバイアス電圧を生成する増幅回路と、前記電源電位と接地電位との間に接続され、前記第１のバイアス電圧に基づいて導通状態が制御される第１のダミー用ＭＯＳトランジスタと、前記第１のダミー用ＭＯＳトランジスタと前記接地電位との間に接続され、前記第２のバイアス電圧によって導通状態が制御される第２のダミー用ＭＯＳトランジスタと、前記第２のダミー用ＭＯＳトランジスタと前記接地電位との間に接続され、前記帰還電圧を生成する抵抗手段とで構成されている。
第２０の発明は、第１９の発明の定電流源回路において、バイアス電圧制御回路は、前記バイアス電圧設定抵抗と前記接地電位との間に接続され、前記第２の電流を前記バイアス電圧設定抵抗を介して前記接地電位に流す電流回路で構成されている。
第２１の発明は、第１９または第２０の発明の定電流源回路において、前記補償回路は、前記電源電位と前記接地電位との間に接続された負荷抵抗と、温度に応じて前記負荷抵抗に流れる電流を変化させる温度補償素子とを有し、前記負荷抵抗に基づいて第３のバイアス電圧を出力するバイアス電圧発生部と、前記電源電位と前記接地電位との間に接続され、前記第３のバイアス電圧によって導通状態が制御される第３のＭＯＳトランジスタとで構成されている。そして、前記第３のバイアス電圧によって前記第３のＭＯＳトランジスタに流れる電流に碁づいて、前記バイアス電圧制御回路を制御する。
【０００９】
第１〜第６、第８〜第２１の発明によれば、以上のように定電流源回路を構成したので、第１のバイアス電圧に基づき第１のトランジスタが第１の電流を流す。一方、バイアス設定用抵抗、電圧設定手段及び補償手段によって、第２のトランジスタの制御電極に与えられる第２のバイアス電圧が設定される。第２のバイアス電圧が与えられた第２のトランジスタは、第１のトランジスタの第２電極に、出力端子の電圧変動をマスクする。よって、第１のトランジスタの出力する第１の電流が第２のトランジスタ及び出力端子を介して出力される。ここで、補償手段によって、第２のバイアス電圧が温度の変動に伴って変化することが防止され、出力端子から出力される定電流も温度特性が低減される。
第７の発明によれば、バイアス回路、バイアス設定用抵抗、電圧設定手段及び補償手段が、複数の電流発生部に対して共通に機能し、各電流発生部における第１のトランジスタの制御電極と、第２のトランジスタの制御電極とには、第１〜第６の発明における第１のバイアス電圧と第２のバイアス電圧とがそれぞれ与えられて、第１〜第６の発明の電流源回路と同様に動作する。従って、前記課題を解決できるのである。
【００１０】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す定電流源回路の回路図である。
この定電流源回路は、電源電圧ＶＤＤを供給する電源手段である電源ラインＬに第１電極のソースが接続されて第１の電流である定電流Ｉ1 を出力する第１のトランジスタを構成するＰＭＯＳ１１と、該ＰＭＯＳ１１にカスケード接続された第２のトランジスタであるＰＭＯＳ１２と、バイアス回路２０とを備えている。
ＰＭＯＳ１１の第２電極であるドレインに、ＰＭＯＳ１２のソースが接続され、該ＰＭＯＳ１２のドレインが、この定電流源回路の出力端子Ｏに接続されている。ＰＭＯＳ１２の導電率を示すコンダクタンスｇｍは、トランジスタサイズや不純物濃度の変更によってＰＭＯＳ１１よりも大きく設定されている。ＰＭＯＳ１１の制御電極であるゲートには、バイアス回路２０から第１のバイアス電圧Ｖb1が入力される接続になっている。
【００１１】
バイアス回路２０は、参照電圧Ｖref と帰還電圧Ｖfbとの差を増幅して、バイアス電圧Ｖb1を生成する演算増幅器２１と、ＰＭＯＳ１１の出力する定電流Ｉ1 と同等の電流を出力する第１のダミー用トランジスタであるＰＭＯＳ２２と、ＰＭＯＳ１２と同じ特性を有する第２のダミー用トランジスタであるＰＭＯＳ２３とを、有している。ＰＭＯＳ２２のソースが電源ラインＬに接続され、該ＰＭＯＳ２２のドレインがＰＭＯＳ２３のソースに接続されている。ＰＭＯＳ２２のゲートには、演算増幅器２１の出力端子が接続されている。ＰＭＯＳ２３のドレインと接地（以下、グランドという）との間には、該ＰＭＯＳ２３を介して与えられたＰＭＯＳ２２の出力電流に基づき帰還電圧Ｖfbを生成する抵抗手段である抵抗２４が接続されている。
この定電流源回路には、さらに、ＰＭＯＳ１１のゲートとＰＭＯＳ１２及びＰＭＯＳ２３のゲートとの間に接続され、該ＰＭＯＳ１２のゲートに与える第２のバイアス電圧Ｖb2を設定するためのバイアス設定用抵抗３０と、該抵抗３０に第２の電流である定電流Ｉ2 を流す電圧設定手段４０と、その抵抗３０に流れる定電流Ｉ2 の温度補償を行う補償手段５０とが設けられている。
電圧設定手段４０は、ソースがＰＭＯＳ１２及びＰＭＯＳ２３のゲートと抵抗３０との接続点に接続され、ドレインがグランドに接続されて定電流Ｉ2 を流す電流手段であるＰＭＯＳ４１で構成されている。補償手段５０は、第３のバイアス電圧Ｖb3を生成するバイアス電圧発生部５０Ａと、第３のトランジスタであるＰＭＯＳ５８と変換部５０Ｂとから構成されている。バイアス電圧発生部５０Ａの出力するバイアス電圧Ｖb3は、ＰＭＯＳ５８のゲートに与えられると共に、バイアス回路２０中の演算増幅器２１に駆動電源として与えられる接続になっている。
【００１２】
バイアス電圧発生部５０Ａは、電源ラインＬにソースがそれぞれ接続されたＰＭＯＳ５１，５２を備えている。ＰＭＯＳ５１のドレインは、これらＰＭＯＳ５１，５２のゲートに共通接続されると共に、ＮＭＯＳ５３のドレインに接続されている。ＰＭＯＳ５２のドレインは、そのＮＭＯＳ５３のゲートに接続されると共に、ＮＭＯＳ５４のドレイン及びゲートに接続されている。ＮＭＯＳ５３のソースが、負荷抵抗５５及び温度補償素子であるダイオード５６を介してグランドに接続されている。ＮＭＯＳ５４のソースが温度補償素子であるダイオード５７を介してグランドに接続されている。
ＰＭＯＳ５８のソースは電源ラインＬに接続されている。ＰＭＯＳ５８のゲートは、バイアス電圧発生部５０ＡのＰＭＯＳ５１のドレインに接続され、該ＰＭＯＳ５８のソースが、変換部５０Ｂ中のＰＭＯＳ５９のゲート及びドレインに接続されると共に、電圧設定手段４０のＰＭＯＳ４１のゲートに接続されている。ＰＭＯＳ５９のソースは、グランドに接続されている。
【００１３】
次に、図１の定電流源回路の動作を説明する。
バイアス回路２０は、ＰＭＯＳ２２，２３及び抵抗２４で生成されて負帰還された帰還電圧Ｖfbと参照電圧Ｖref との差に対する反転増幅を行って第１のバイアス電圧Vb1 を出力する。このバイアス電圧Ｖb1は帰還電圧Ｖfbの負帰還により、一定の値になり、各ＰＭＯＳ１１，２２のゲートに与えられる。
電源ラインＬから電源電圧ＶＤＤが与えられると、バイアス電圧発生部５０Ａが、該電源電圧ＶＤＤに対応したバイアス電圧Ｖb3を生成する。即ち、電圧ＶＤＤに応じてＰＭＯＳ５２、ＮＭＯＳ５４及びダイオード５７からなる電流路に電流が流れ、この電流に対応する電流が、ＰＭＯＳ５１、ＮＭＯＳ５３、抵抗５５及びダイオード５６からなる電流路に流れる。抵抗５５及びダイオード５６に電流が流れると、ＰＭＯＳ５１のドレインの電圧が設定されてバイアス電圧Ｖb3として出力される。ここで、電源電圧ＶＤＤ或いは抵抗５５が温度で変動しても、ダイオード５６，５７の温度特性がそれを補償するので、バイアス電圧Ｖb3は温度による変動がない。
【００１４】
バイアス電圧Ｖb3は、変換部５０Ｂ中のＰＭＯＳ５８のゲートに与えられて、該ＰＭＯＳ５８のオン状態が設定され、該ＰＭＯＳ５８がＰＭＯＳ５９のオン状態を設定する。そして、オンしたＰＭＯＳ５８がＰＭＯＳ５９を介してグランドに制御電流を出力する。この制御電流も、バイアス電圧Ｖb3に基づいた電流である。そのため、ＰＭＯＳ５８のドレイン電圧も温度に依存せず、このドレイン電圧が制御信号としてがＰＭＯＳ４１のゲートに与えられる。制御信号としてＰＭＯＳ５８のドレイン電圧をゲートに入力したＰＭＯＳ４１は、電源ラインＬ及び抵抗３０を介して温度に依存しない定電流Ｉ2 をグランドに流す。この定電流Ｉ2 が抵抗３０に流れることにより、バイアス電圧Ｖb1から抵抗３０の電圧降下分下回ったＰＭＯＳ１２，２３のゲートのバイアス電圧Ｖb2が、設定される。
ＰＭＯＳ１２は、バイアス電圧Ｖb2に基づいて導通状態になり、ＰＭＯＳ１１が出力する定電流Ｉ1 を出力端子Ｏに流す。ここで、ＰＭＯＳ１２のゲートに与えられたバイアス電圧Ｖb2が一定なため、ＰＭＯＳ１１のドレインの電位は、電圧Ｖb2＋Ｖth（Ｖthは、ＰＭＯＳ１２の閾値）となり、例えば出力端子Ｏの電圧が変わっても、ＰＭＯＳ１１のドレイン−ソース間電圧が変化しない。そのため、ＰＭＯＳ１１の出力電流Ｉ1 が一定になる。
【００１５】
以上のように、この第１の実施形態では、ＰＭＯＳ１１のドレインと出力端子Ｏとの間にＰＭＯＳ１２を設けると共に、抵抗３０と、電圧設定手段４０と補償手段５０とを設けたので、次の（１）から（３）のような利点が得られる。
（１） 図２は、図１の利点を説明する出力電流の特性図である。
出力端子Ｏに、電流Ｉ1 を電圧に変換する負荷抵抗を接続した場合を想定し、その負荷抵抗で１．３Ｖまでの出力電圧Ｖｏｕｔを出力させるものとする。抵抗２４の抵抗値を変化させると、出力端子Ｏからの出力する電流Ｉ1 が変化し、出力電圧Ｖｏｕｔのフルスケールを変えることができる。ここで、例えばＰＭＯＳ１２が無い場合には、電源電圧ＶＤＤを５Ｖとすると、出力電圧Ｖｏｕｔに対して電流Ｉ1 は、図２に破線で示した特性曲線になり、出力電圧Ｖｏｕｔが１．３Ｖになるまでは、ほぼ一定の電流値になる。ところが、電源電圧ＶＤＤを３Ｖとすると、電流Ｉ1 の特性が劣化する。そのため、負荷抵抗に応じて出力電圧Ｖｏｕｔが直線的（積分直線性）に変化するものが、直線的に変化しなくなる。これは、ＰＭＯＳ１２が無いので、ＰＭＯＳ１１のドレイン電圧が出力端子Ｏの電圧になり、該ＰＭＯＳ１１のドレイン−ソース間電圧が低下したためである。
これに対し、この第１の実施形態ではＰＭＯＳ１２を設けたので、ＰＭＯＳ１１のドレイン−ソース間電圧が一定に確保され、満足のいく積分直線性が得られる。よって、電源電圧ＶＤＤの低圧化が可能になる。
（２） 抵抗３０と電圧設定手段４０と補償手段５０とにより、ＰＭＯＳ１２のゲートに与えるバイアス電圧Ｖb2は、電源電圧ＶＤＤの温度変動の影響を受けにくい。よって、出力電流Ｉ1 の温度特性を低減できる。
（３） ＰＭＯＳ１２がＰＭＯＳ１１のドレイン電位を固定するので、出力端子Ｏに接続される負荷抵抗や、フルスケール調整を行う抵抗２４の抵抗値を変更しても、望ましい出力電流Ｉ1 が得られる。
【００１６】
第２の実施形態
図３は、本発明の第２の実施形態を示す定電流源回路の回路図であり、図１中と共通する要素には共通の符号が付されている。
この定電流源回路が第１の実施形態の定電流源回路と異なる点は、補償手段５０の代わりに補償手段６０を設けたことであり、他の構成は第１の実施形態と同様になっている。
補償手段６０は、電源ラインＬにソースが接続され、演算増幅器２１の出力端子にゲートが接続された第４のトランジスタであるＰＭＯＳ６１と、該ＰＭＯＳ６１のドレインにソースが接続されて変換部６０Ａを構成するＰＭＯＳ６２とで構成されている。ＰＭＯＳ６１のドレインは、さらに、ＰＭＯＳ６２のゲートに接続されると共に、電圧設定手段４０中のＰＭＯＳ４１のゲートに接続されている。ＰＭＯＳ６２のドレインがグランドに接続されている。ＰＭＯＳ６１は、ＰＭＯＳ２２に対するカレントミラーになっており、該ＰＭＯＳ６１のゲート長は、ＰＭＯＳ２２のゲート長よりも長く形成されている。
【００１７】
次に、図３の定電流源回路の動作を説明する。
ＰＭＯＳ２２，２３及び抵抗２４で生成されて負帰還された帰還電圧Ｖfbと参照電圧Ｖref との差に対する反転増幅を行って第１のバイアス電圧Vb1 を出力する。このバイアス電圧Ｖb1は帰還電圧Ｖfbの負帰還により、温度に依存しない一定の値になり、各ＰＭＯＳ１１，２２のゲートに与えられると共にＰＭＯＳ６１のゲートに与えられる。
バイアス電圧Ｖb1がゲートに入力されたＰＭＯＳ６１は、導通状態になり、ＰＭＯＳ６２及びＰＭＯＳ４１のゲートに、制御信号としてドレイン電圧を出力する。これにより、ＰＭＯＳ４１の導通状態が設定され、抵抗３０には制御電流と同じ定電流Ｉ2 が流れ、ＰＭＯＳ１２，２３のゲート電圧が設定れる。バイアス電圧Ｖb1がゲートに与えられたＰＭＯＳ１１と、バイアス電圧Ｖb2が与えられたＰＭＯＳ１２とが、第１の実施形態と同様に動作して出力端子Ｏから定電流Ｉ1 が出力される。
【００１８】
図４（ａ），（ｂ）は、電源電圧ＶＤＤに対する出力電圧の変化率を示す特性図であり、この図４（ａ），（ｂ）を参照しつつ、図３の定電流源回路の利点を説明する。
抵抗３０及びそれを流れる電流が正の温度特性があり、第１の実施形態の定電流源回路では、環境温度が低いときに、ＰＭＯＳ１１，１２のゲート間電圧が小さくなりすぎる可能性があった。そのため、出力端子Ｏに負荷を接続して電流Ｉ1 を出力電圧Ｖｏｕｔに変換すると、出力電圧Ｖｏｕｔが電流Ｉ2 に影響されて温度変動する。図４（ａ），（ｂ）は、電源電圧ＶＤＤを固定して、出力電圧Ｖｏｕｔを０Ｖから例えば１．３Ｖに変化させた場合に、出力電圧Ｖｏｕｔの直線性（積分直線性）からのずれを、変化分として測定したものであり、図４（ａ）は、第１の実施形態の測定結果であり、図４（ｂ）は第２の実施形態における測定結果である。図４（ａ）のように、第１の実施形態では、電源電圧ＶＤＤを２．５Ｖ付近及び３．７Ｖ付近とした場合に、−４０℃における変化分が大きくなる。これに対して、第２の実施形態では、図４（ｂ）のように、−４０℃における変化分が小さい。
【００１９】
つまり、この第２の実施形態では、演算増幅器２１、ＰＭＯＳ２２，２３、及び抵抗２４の負帰還ループで生成される一定なバイアス電圧Ｖb1を、ゲートに入力するＰＭＯＳ６１を用いて補償手段６０を構成したので、抵抗３０が温度変化をしても、それを補償するような定電流Ｉ2 が抵抗３０に流れる。よって、ＰＭＯＳ１２のゲート電圧が低くなりすぎることがなくなり、第１の実施形態と同様の効果が得られるばかりでなく、高精度の定電流Ｉ1 を出力することができる。その上、ＰＭＯＳ６１のゲート長をＰＭＯＳ２２のゲート長よりも大きくしているので、該ＰＭＯＳ６１に流れる電流が低減される構成にしたので、抵抗２４や出力端子Ｏに接続される負荷抵抗を変更しても、電流Ｉ2 に与える影響が小さくなり、これらの変更幅を大きくできる。
【００２０】
第３の実施形態
図５は、本発明の第３の実施形態を示す定電流源回路の回路図であり、図３中と共通する要素には共通の符号が付されている。
この定電流源回路が第２の実施形態の定電流源回路と異なる点は、補償手段６０中のＰＭＯＳ６１をＰＭＯＳ６３に変更すると共に、抵抗６４を設けたことであり、他の構成は第２の実施形態と同様になっている。
ＰＭＯＳ６３は、ＰＭＯＳ２２と同じゲート長を有し、該ＰＭＯＳ６３のゲートにバイアス電圧Ｖb1が入力されてＰＭＯＳ１１，２２と同じ電流を出力する構成になっている。ＰＭＯＳ６３のソースが電源ラインＬに接続され、ドレインがＰＭＯＳ６２のソースに接続されている。
この定電流源回路の基本的動作は、第２の実施形態と同様である。ただし、抵抗６４がＰＭＯＳ６３及びＰＭＯＳ６２に流れる電流を低減する。そのため、抵抗２４や出力端子Ｏに接続される負荷抵抗を変更しても、電流Ｉ2 に与える影響が小さくなり、これらの変更幅を大きくできる。
【００２１】
第４の実施形態
図６は、本発明の第４の実施形態を示すＤＡＣの構成図である。
このＤＡＣは、例えば６ビットのディジタルデータＤ０〜Ｄ５で構成される入力信号を入力して格納するレジスタ７０と、該レジスタ７０に出力側に接続された２つのデコーダ（COLUMN DECODER，ROW DECODER ）７１，７２と、定電流源回路部８０と、電圧変換素子である抵抗７３とで構成されている。
レジスタは、入力信号の下位３ビットをパラレルにデコーダ７１に出力すると共に、上位３ビットをパラレルにデコーダ７２に与える構成になっている。各デコーダ７１，７２は、デコード結果を定電流源回路部８０にそれぞれパラレルに出力する構成になっている。
【００２２】
図７は、図６中の定電流源回路部を示す構成図である。
定電流源回路部８０は、第１〜第３の実施形態のバイアス回路２０、抵抗３０、電圧設定手段４０、及び補償手段５０または６０とを備え、これらを共通に用いる複数の電流発生部８１を有している。各電流発生部８１は共通の構成であり、ソースが電源ラインＬに接続されて定電流Ｉ1 を出力するＰＭＯＳ１１と、該ＰＭＯＳ１１のドレインにソースが接続されたＰＭＯＳ１２とをそれぞれ備えている。
各電流発生部８１のＰＭＯＳ１１のゲートには、バイアス電圧Ｖb1が共通に与えられ、ＰＭＯＳ１２のゲートには抵抗３０で生成されたバイアス電圧Ｖb2が共通に与えられる接続になっている。
各ＰＭＯＳ１２のドレインにはスイッチ部８２を構成する２つのＰＭＯＳ８２ａ，８２ｂのソースが接続されている。各ＰＭＯＳ８２ａのドレインはグランドに接続され、各ＰＭＯＳ８２ｂのドレインが、抵抗７３に共通に接続されている。各電流発生部８１には、デコーダ７１，７２から入力されたデータ信号に基づいた論理を求める２個のゲート８３，８４がそれぞれ設けられている。ゲート８４の出力する論理がＰＭＯＳ８２ａのゲートに入力される。また、その論理がインバータ８５を介して反転されてＰＭＯＳ８２ｂのゲートに入力され構成になっている。このような複数の電流発生部８１が、デコーダ７１，７２に対してマトリクス状に配置されている。
【００２３】
次に、図６のＤＡＣの動作を説明する。
レジスタ７０は、シリアルに入力された入力信号を格納し、パラレルに出力する。デコード７１にはデータＤ０〜Ｄ２が入力され、該デコーダ７１がデータＤ０〜Ｄ２をデコードし、デコード結果を電流源回路部８０にパラレルに出力する。デコード７２にはデータＤ３〜Ｄ５が入力され、該デコーダ７２がデータＤ３〜Ｄ５をデコードし、デコード結果を電流源回路部８０にパラレルに出力する。
バイアス回路２０、抵抗３０、電圧設定手段４０、及び補償手段５０または６０と各電流発生部８１とは、第１〜第３の実施形態で説明した動作で定電流Ｉ1を出力する。また、各電流発生部８１では、ゲート８３，８４がデコーダ７１，７２から与えられたデータに対応する論理を求める。この論理に基づいてＰＭＯＳ８２ａ，８２ｂのいずれかがオン状態になり、他方がオフ状態になる。ＰＭＯＳ８２ｂがオン状態になった電流発生部８１から、定電流Ｉ1 が出力される。そのため、抵抗７３には、ＰＭＯＳ８２ｂがオン状態になった電流発生部８１の定電流Ｉ1 が合成されて入力される。抵抗７３は合成電流を流して入力信号に対応したアナログ電圧を出力する。
【００２４】
以上のように、この第４の実施形態では、ＤＡＣの定電流源回路部８０中の個々の電流発生部８１のＰＭＯＳ１１，１２のゲート間を抵抗３０で接続し、各ＰＭＯＳ１２のゲート電圧を、補償手段５０，６０及び電圧設定手段４０で設定するので、第１〜第３の実施形態で説明したように、高精度で温度依存の小さい定電流Ｉ1 が得られ、出力電圧の高精度化が可能になると共に、とくに、積分直線性に優れたＤＡＣを実現できる。そのうえ、電源電圧ＶＤＤを低電圧化することも可能になる。
なお、本発明は、上記実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（ｉ） グランドと電源電圧ＶＤＤの極性を逆にした場合には、ＰＭＯＳ１１，１２，２２，２３，５１，５２，５８，５９，４１等はＮＭＯＳとしてもよい。また、バイポーラトランジスタを用いて構成しても、上記実施形態と同様の効果が得られる。
（ii） ＰＭＯＳ４１は、抵抗３０とグランドとの間に接続したが、電源ラインＬと抵抗３０との間に接続しても、同様の効果を奏する。
【００２５】
【発明の効果】
以上詳細に説明したように、第１〜第６、第８〜第２１の発明によれば、第１のトランジスタと、第１のバイアス電圧を生成するバイアス回路とを備えた定電流源回路に、該第１のトランジスタにカスケード接続された第２のトランジスタとバイアス設定用抵抗と電圧設定手段と補償手段とを設けたので、第２のトランジスタの制御電極に与える第２のバイアス電圧が、該バイアス設定用抵抗と電圧設定手段と補償手段とで設定されるので、出力端子の電圧や温度変動の影響を無視できる高精度の電流源回路が実現できる。
第７の発明によれば、第１〜第６の発明の定電流源回路を基本にしてＤＡＣを構成したので、積分直線性に優れた温度変動の影響を無視できる高精度の電流源回路が実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す定電流源回路の回路図である。
【図２】図１の利点を説明する出力電流の特性図である。
【図３】本発明の第２の実施形態を示す定電流源回路の回路図である。
【図４】電源電圧ＶＤＤに対する出力電圧の変化率を示す特性図である。
【図５】本発明の第３の実施形態を示す定電流源回路の回路図である。
【図６】本発明の第４の実施形態を示すＤＡＣの構成図である。
【図７】図６中の定電流源回路部を示す構成図である。
【符号の説明】
１１，１２ ＰＭＯＳ（第１及び第２のトランジスタ）
２０ バイアス回路
２１ 演算増幅器
２２，２３ ＰＭＯＳ（第１及び第２のダミー用トランジスタ）
２４ 抵抗手段
３０ バイアス設定用抵抗
４０ 電圧設定手段
４１ ＰＭＯＳ（電流回路）
５０，６０ 補償手段
５０Ａ バイアス電圧発生部
５０Ｂ 変換部
５６，５７ ダイオード（温度補償素子）
５８ ＰＭＯＳ（第３のトランジスタ）
６１，６３ ＰＭＯＳ（第４のトランジスタ）
７０ レジスタ
７１，７２ デコーダ
７３ 抵抗（電圧変換素子）
８１ 電流発生部
８２ スイッチ部
Ｖb1，Ｖb2，Ｖｂ3 第１〜第３のバイアス電圧
Ｉ1 ，Ｉ2 第１及び第２の電流
Ｏ 出力端子
【発明の属する技術分野】
本発明は、電源ラインと負荷との間に接続され、その負荷に定電流を供給する定電流源回路と、それを用いたディジタル／アナログ変換回路（以下、ＤＡＣという）とに関するものである。
【０００２】
【従来の技術】
従来、この分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献；特開昭６３−２６５３１５号公報
上記文献には、共通の電源ラインに接続された複数個の定電流源回路が示されている。各定電流源回路は、定電流出力用のＰチャネル型電界効果トランジスタ（以下、ＰＭＯＳという）を有すると共に、新たに設けられたＮチャネル型電界効果トランジスタ（以下、ＮＭＯＳという）を備えている。各ＰＭＯＳ及びＮＭＯＳのソース同士が接続され、例えばそのＮＭＯＳのドレインが電源電圧を供給する電源ラインに接続されてる。ＰＭＯＳのドレインから定電流を出力する構成になっている。各ＮＭＯＳのゲートには、電源電圧に基づいてバイアス回路で生成されたバイアス電源が共通に与えられ、各ＰＭＯＳのゲートには、電源電圧に基づいてそのバイアス回路で生成されたバイアス電圧が各ＰＭＯＳとは独立して与えられる接続になっている。
以上のように、上記文献では、ＰＭＯＳと電源ラインとの間に設けられたＮＭＯＳにより、電源ラインの抵抗分によって生じる各定電流源回路における電源電圧の変動が補正されるので、各定電流源回路の出力する定電流値のばらつきをなくすことができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の定電流源回路では、次のような課題があった。
バイアス回路で生成してＮＭＯＳとＰＭＯＳに与えるバイアス電圧は、電源電圧の温度変動によって変動する。そのため、ＰＭＯＳから出力する定電流も温度に異存して変動する。
【０００４】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、低電流源回路において、次のような第１、第２のトランジスタ、バイアス回路、バイアス設定用抵抗、電圧設定手段、及び補償手段を備えている。
第１のトランジスタは、電源電圧を伝える電源手段に接続された第１電極と第２電極と制御電極とを有し、この制御電極に与えられた第１のバイアス電圧に基づき第１及び第２電極間の導通状態が設定されて第１の電流を該第２電極から出力するトランジスタである。第２のトランジスタは、第１のトランジスタの第２電極に接続された第１電極と第２電極と制御電極とを有し、この制御電極に与えられた第２のバイアス電圧に基づき第１及び第２電極間の導通状態が設定されて第１の電流を第２電極から出力するトランジスタである。バイアス回路は、第１のバイアス電圧を生成して第１のトランジスタの制御電極に与えるものである。バイアス設定用抵抗は、第１のトランジスタの制御電極と第２のトランジスタの制御電極との間に接続されている。電圧設定手段は、第２の電流をバイアス設定用抵抗に流して第２のバイアス電圧を設定するものである。補償手段は、バイアス設定用抵抗に流れる第２の電流の温度補償を行うものである。
【０００５】
第２の発明は、第１の発明のバイアス回路を、参照電圧と帰還電圧との差を増幅して第１のバイアス電圧を生成する増幅器と、電源手段に接続された第１電極と第２電極と制御電極とを有しこの制御電極に与えられた第１のバイアス電圧に基づき該第１及び第２電極間の導通状態が設定されて第１のトランジスタの出力する第１の電流に対応する電流を第２電極から出力する第１のダミー用トランジスタと、第１のダミー用トランジスタの第２電極に接続された第１電極と第２電極と制御電極とを有しこの制御電極に与えられた第２のバイアス電圧に基づき第１及び第２電極間の導通状態が設定される第２のダミー用トランジスタと、第２のダミー用トランジスタの第２電極と接地との間に接続され、第１のダミー用トランジスタの出力電流を第２のダミー用トランジスタを介して入力して帰還電圧に変換する抵抗手段とで、構成している。
【０００６】
第３の発明は、第１及び第２の発明における電圧設定手段は、バイアス設定用抵抗と接地との間に接続され、制御信号を入力し、該制御信号に対応した第２の電流を該バイアス設定用抵抗を介して接地に流す電流回路で構成している。補償回路は、電源手段と接地との間に接続された負荷抵抗と、温度に応じて負荷抵抗に流れる電流を変化させる温度補償素子とを有し、負荷抵抗から第３のバイアス電圧を出力するバイアス電圧発生部と、電源手段に接続された第１電極と第２電極と負荷抵抗に接続された制御電極とを有し、この制御電極に与えられた第３のバイアス電圧に基づき第１及び第２電極間の導通状態が設定され、第２電極から制御用電流を出力する第３のトランジスタと、制御用電流を制御信号に変換して電流回路に与える変換部とで、構成している。
【０００７】
第４の発明は、第１の発明におけるバイアス回路を、参照電圧と帰還電圧との差を増幅して第１のバイアス電圧を生成する増幅器と、電源手段に接続された第１電極と第２電極と制御電極とを有しこの制御電極に与えられた第１のバイアス電圧に基づき第１及び第２電極間の導通状態が設定されて第１のトランジスタが出力する第１の電流に対応する電流を第２電極から出力する第１のダミー用トランジスタと、第１のダミー用トランジスタの第２電極に接続された第１電極と第２電極と制御電極とを有しこの制御電極に与えられた第２のバイアス電圧に基づきその第１及び第２電極間の導通状態が設定される第２のダミー用トランジスタと、第２のダミー用トランジスタの第２電極と接地との間に接続され、第１のダミー用トランジスタの出力電流を第２のダミー用トランジスタを介して入力して帰還電圧に変換する抵抗手段とで構成している。さらに、電圧設定手段は、バイアス設定用抵抗と接地との間に接続され、制御信号に対応した第２の電流を、バイアス設定用抵抗を介して接地に流す電流回路で構成し、補償回路は、電源手段に接続された第１電極と第２電極とバイアス回路の出力する第１のバイアス電圧を入力する制御電極とを有し、第１のダミー用トランジスタに対してカレントミラーとなる第４のトランジスタと、第４のトランジスタの出力電流に対応した制御信号を生成して電流回路に与える変換部とで構成している。
【０００８】
第５の発明は、第４の発明における第４のトランジスタと第１のダミー用トランジスタとは同じ極性のＭＯＳトランジスタで構成すると共に、第４のトランジスタのゲート長はその第１のダミー用トランジスタのゲート長よりも長くしている。
第６の発明は、第４の発明における第４のトランジスタの第１電極または第２電極に、該第４のトランジスタに流れる電流を低減する抵抗を設けている。
第７の発明は、ＤＡＣにおいて、次のような構成にしている。
即ち、複数のディジタルデータで構成される入力信号をデコードし、この入力信号の値を表す複数のデータ信号を生成するデコーダと、第１の発明における第１のトランジスタと第２のトランジスタとでそれぞれ構成された複数の電流発生部と、第１の発明におけるバイアス回路、バイアス設定用抵抗、電圧設定手段及び補償手段と、その各電流発生部における第２のトランジスタの第２端子にそれぞれ接続され、データ信号に基づき開閉して各電流発生部が出力する第１の電流をそれぞれ通す複数のスイッチ部と、各スイッチ部を介して与えられた第１の電流を合成し入力し、入力信号に対応する電圧に変換する電圧変換素子とを、備えている。
第８の発明は、定電流源回路において、第１のバイアス電圧を出力するバイアス回路と、電源電位と出力ノードとの間に接続され、前記第１のバイアス電圧によって第１の電流を流す第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタと前記出力ノードとの間に接続された第２のＭＯＳトランジスタと、前記バイアス回路に接続され、前記第２のＭＯＳトランジスタの導通状態を制御する第２のバイアス電圧を設定するバイアス電圧設定抵抗と、前記バイアス電圧設定抵抗の値に基づいて発生する前記第２のバイアス電圧を制御するバイアス電圧制御回路と、前記バイアス電圧制御回路に接続され、前記第２の電圧の温度補償を行う補償回路とを有している。
第９の発明は、第８の発明の定電流源回路において、前記バイアス電圧設定抵抗は、前記第１のＭＯＳトランジスタの制御電極と前記第２のＭＯＳトランジスタの制御電極との間に接続されている。
第１０の発明は、第８または第９の発明の定電流源回路において、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとは同一導電型である。
第１１の発明は、第８〜第１０の発明のいずれか１つの定電流源回路において、前記補償回路は前記バイアス回路を制御する。
第１２の発明は、第８〜第１１の発明のいずれか１つの定電流源回路において、前記バイアス回路は、参照電圧と帰還電圧との差を増幅して、前記第１のバイアス電圧を生成する増幅回路と、前記電源電位と接地電位との間に接続され、前記第１のバイアス電圧に基づいて導通状態が制御される第１のダミー用ＭＯＳトランジスタと、前記第１のダミー用ＭＯＳトランジスタと前記接地電位との間に接続され、前記第２のバイアス電圧によって導通状態が制御される第２のダミー用ＭＯＳトランジスタと、前記第２のダミー用ＭＯＳトランジスタと前記接地電位との間に接続され、前記帰還電圧を生成する抵抗手段とで構成されている。
第１３の発明は、第１２の発明の定電流源回路において、バイアス電圧制御回路は、前記バイアス電圧設定抵抗と前記接地電位との間に接続され、前記第２の電流を前記バイアス電圧設定抵抗を介して前記接地電位に流す電流回路で構成されている。
第１４の発明は、第１２または第１３の発明の定電流源回路において、前記補償回路は、前記電源電位と前記接地電位との間に接続された負荷抵抗と、温度に応じて前記負荷抵抗に流れる電流を変化させる温度補償素子とを有し、前記負荷抵抗に基づいて第３のバイアス電圧を出力するバイアス電圧発生部と、前記電源電位と前記接地電位との間に接続され、前記第３のバイアス電圧によって導通状態が制御される第３のＭＯＳトランジスタとで構成されている。そして、前記第３のバイアス電圧によって前記第３のＭＯＳトランジスタに流れる電流に基づいて、前記バイアス電圧制御回路を制御する。
第１５の発明は、定電流源回路において、第１のバイアス電圧を出力するバイアス回路と、電源電位と出力ノードとの間に接続され、前記第１のバイアス電圧によって第１の電流を流す第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタと前記出力ノードとの間に接続され、第２のバイアス電圧によって導通状態が制御される第２のＭＯＳトランジスタと、前記第２のバイアス電圧を設定するバイアス電圧制御回路と、前記バイアス電圧制御回路に接続され、前記第２のバイアス電圧の温度補償を行う補償回路とを有している。
第１６の発明は、第１５の発明の定電流源回路において、前記第１のＭＯＳトランジスタの制御電極と前記第２のＭＯＳトランジスタの制御電極との間に接続されたバイアス電圧設定抵抗を有している。
第１７の発明は、第１５または第１６の発明の定電流源回路において、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとは同一導電型である。
第１８の発明は、第１５〜第１７の発明のいずれか１つの定電流源回路において、前記補償回路は前記バイアス回路を制御する。
第１９の発明は、第１５〜第１８の発明のいずれか１つの定電流源回路において、前記バイアス回路は、参照電圧と帰還電圧との差を増幅して、前記第１のバイアス電圧を生成する増幅回路と、前記電源電位と接地電位との間に接続され、前記第１のバイアス電圧に基づいて導通状態が制御される第１のダミー用ＭＯＳトランジスタと、前記第１のダミー用ＭＯＳトランジスタと前記接地電位との間に接続され、前記第２のバイアス電圧によって導通状態が制御される第２のダミー用ＭＯＳトランジスタと、前記第２のダミー用ＭＯＳトランジスタと前記接地電位との間に接続され、前記帰還電圧を生成する抵抗手段とで構成されている。
第２０の発明は、第１９の発明の定電流源回路において、バイアス電圧制御回路は、前記バイアス電圧設定抵抗と前記接地電位との間に接続され、前記第２の電流を前記バイアス電圧設定抵抗を介して前記接地電位に流す電流回路で構成されている。
第２１の発明は、第１９または第２０の発明の定電流源回路において、前記補償回路は、前記電源電位と前記接地電位との間に接続された負荷抵抗と、温度に応じて前記負荷抵抗に流れる電流を変化させる温度補償素子とを有し、前記負荷抵抗に基づいて第３のバイアス電圧を出力するバイアス電圧発生部と、前記電源電位と前記接地電位との間に接続され、前記第３のバイアス電圧によって導通状態が制御される第３のＭＯＳトランジスタとで構成されている。そして、前記第３のバイアス電圧によって前記第３のＭＯＳトランジスタに流れる電流に碁づいて、前記バイアス電圧制御回路を制御する。
【０００９】
第１〜第６、第８〜第２１の発明によれば、以上のように定電流源回路を構成したので、第１のバイアス電圧に基づき第１のトランジスタが第１の電流を流す。一方、バイアス設定用抵抗、電圧設定手段及び補償手段によって、第２のトランジスタの制御電極に与えられる第２のバイアス電圧が設定される。第２のバイアス電圧が与えられた第２のトランジスタは、第１のトランジスタの第２電極に、出力端子の電圧変動をマスクする。よって、第１のトランジスタの出力する第１の電流が第２のトランジスタ及び出力端子を介して出力される。ここで、補償手段によって、第２のバイアス電圧が温度の変動に伴って変化することが防止され、出力端子から出力される定電流も温度特性が低減される。
第７の発明によれば、バイアス回路、バイアス設定用抵抗、電圧設定手段及び補償手段が、複数の電流発生部に対して共通に機能し、各電流発生部における第１のトランジスタの制御電極と、第２のトランジスタの制御電極とには、第１〜第６の発明における第１のバイアス電圧と第２のバイアス電圧とがそれぞれ与えられて、第１〜第６の発明の電流源回路と同様に動作する。従って、前記課題を解決できるのである。
【００１０】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す定電流源回路の回路図である。
この定電流源回路は、電源電圧ＶＤＤを供給する電源手段である電源ラインＬに第１電極のソースが接続されて第１の電流である定電流Ｉ1 を出力する第１のトランジスタを構成するＰＭＯＳ１１と、該ＰＭＯＳ１１にカスケード接続された第２のトランジスタであるＰＭＯＳ１２と、バイアス回路２０とを備えている。
ＰＭＯＳ１１の第２電極であるドレインに、ＰＭＯＳ１２のソースが接続され、該ＰＭＯＳ１２のドレインが、この定電流源回路の出力端子Ｏに接続されている。ＰＭＯＳ１２の導電率を示すコンダクタンスｇｍは、トランジスタサイズや不純物濃度の変更によってＰＭＯＳ１１よりも大きく設定されている。ＰＭＯＳ１１の制御電極であるゲートには、バイアス回路２０から第１のバイアス電圧Ｖb1が入力される接続になっている。
【００１１】
バイアス回路２０は、参照電圧Ｖref と帰還電圧Ｖfbとの差を増幅して、バイアス電圧Ｖb1を生成する演算増幅器２１と、ＰＭＯＳ１１の出力する定電流Ｉ1 と同等の電流を出力する第１のダミー用トランジスタであるＰＭＯＳ２２と、ＰＭＯＳ１２と同じ特性を有する第２のダミー用トランジスタであるＰＭＯＳ２３とを、有している。ＰＭＯＳ２２のソースが電源ラインＬに接続され、該ＰＭＯＳ２２のドレインがＰＭＯＳ２３のソースに接続されている。ＰＭＯＳ２２のゲートには、演算増幅器２１の出力端子が接続されている。ＰＭＯＳ２３のドレインと接地（以下、グランドという）との間には、該ＰＭＯＳ２３を介して与えられたＰＭＯＳ２２の出力電流に基づき帰還電圧Ｖfbを生成する抵抗手段である抵抗２４が接続されている。
この定電流源回路には、さらに、ＰＭＯＳ１１のゲートとＰＭＯＳ１２及びＰＭＯＳ２３のゲートとの間に接続され、該ＰＭＯＳ１２のゲートに与える第２のバイアス電圧Ｖb2を設定するためのバイアス設定用抵抗３０と、該抵抗３０に第２の電流である定電流Ｉ2 を流す電圧設定手段４０と、その抵抗３０に流れる定電流Ｉ2 の温度補償を行う補償手段５０とが設けられている。
電圧設定手段４０は、ソースがＰＭＯＳ１２及びＰＭＯＳ２３のゲートと抵抗３０との接続点に接続され、ドレインがグランドに接続されて定電流Ｉ2 を流す電流手段であるＰＭＯＳ４１で構成されている。補償手段５０は、第３のバイアス電圧Ｖb3を生成するバイアス電圧発生部５０Ａと、第３のトランジスタであるＰＭＯＳ５８と変換部５０Ｂとから構成されている。バイアス電圧発生部５０Ａの出力するバイアス電圧Ｖb3は、ＰＭＯＳ５８のゲートに与えられると共に、バイアス回路２０中の演算増幅器２１に駆動電源として与えられる接続になっている。
【００１２】
バイアス電圧発生部５０Ａは、電源ラインＬにソースがそれぞれ接続されたＰＭＯＳ５１，５２を備えている。ＰＭＯＳ５１のドレインは、これらＰＭＯＳ５１，５２のゲートに共通接続されると共に、ＮＭＯＳ５３のドレインに接続されている。ＰＭＯＳ５２のドレインは、そのＮＭＯＳ５３のゲートに接続されると共に、ＮＭＯＳ５４のドレイン及びゲートに接続されている。ＮＭＯＳ５３のソースが、負荷抵抗５５及び温度補償素子であるダイオード５６を介してグランドに接続されている。ＮＭＯＳ５４のソースが温度補償素子であるダイオード５７を介してグランドに接続されている。
ＰＭＯＳ５８のソースは電源ラインＬに接続されている。ＰＭＯＳ５８のゲートは、バイアス電圧発生部５０ＡのＰＭＯＳ５１のドレインに接続され、該ＰＭＯＳ５８のソースが、変換部５０Ｂ中のＰＭＯＳ５９のゲート及びドレインに接続されると共に、電圧設定手段４０のＰＭＯＳ４１のゲートに接続されている。ＰＭＯＳ５９のソースは、グランドに接続されている。
【００１３】
次に、図１の定電流源回路の動作を説明する。
バイアス回路２０は、ＰＭＯＳ２２，２３及び抵抗２４で生成されて負帰還された帰還電圧Ｖfbと参照電圧Ｖref との差に対する反転増幅を行って第１のバイアス電圧Vb1 を出力する。このバイアス電圧Ｖb1は帰還電圧Ｖfbの負帰還により、一定の値になり、各ＰＭＯＳ１１，２２のゲートに与えられる。
電源ラインＬから電源電圧ＶＤＤが与えられると、バイアス電圧発生部５０Ａが、該電源電圧ＶＤＤに対応したバイアス電圧Ｖb3を生成する。即ち、電圧ＶＤＤに応じてＰＭＯＳ５２、ＮＭＯＳ５４及びダイオード５７からなる電流路に電流が流れ、この電流に対応する電流が、ＰＭＯＳ５１、ＮＭＯＳ５３、抵抗５５及びダイオード５６からなる電流路に流れる。抵抗５５及びダイオード５６に電流が流れると、ＰＭＯＳ５１のドレインの電圧が設定されてバイアス電圧Ｖb3として出力される。ここで、電源電圧ＶＤＤ或いは抵抗５５が温度で変動しても、ダイオード５６，５７の温度特性がそれを補償するので、バイアス電圧Ｖb3は温度による変動がない。
【００１４】
バイアス電圧Ｖb3は、変換部５０Ｂ中のＰＭＯＳ５８のゲートに与えられて、該ＰＭＯＳ５８のオン状態が設定され、該ＰＭＯＳ５８がＰＭＯＳ５９のオン状態を設定する。そして、オンしたＰＭＯＳ５８がＰＭＯＳ５９を介してグランドに制御電流を出力する。この制御電流も、バイアス電圧Ｖb3に基づいた電流である。そのため、ＰＭＯＳ５８のドレイン電圧も温度に依存せず、このドレイン電圧が制御信号としてがＰＭＯＳ４１のゲートに与えられる。制御信号としてＰＭＯＳ５８のドレイン電圧をゲートに入力したＰＭＯＳ４１は、電源ラインＬ及び抵抗３０を介して温度に依存しない定電流Ｉ2 をグランドに流す。この定電流Ｉ2 が抵抗３０に流れることにより、バイアス電圧Ｖb1から抵抗３０の電圧降下分下回ったＰＭＯＳ１２，２３のゲートのバイアス電圧Ｖb2が、設定される。
ＰＭＯＳ１２は、バイアス電圧Ｖb2に基づいて導通状態になり、ＰＭＯＳ１１が出力する定電流Ｉ1 を出力端子Ｏに流す。ここで、ＰＭＯＳ１２のゲートに与えられたバイアス電圧Ｖb2が一定なため、ＰＭＯＳ１１のドレインの電位は、電圧Ｖb2＋Ｖth（Ｖthは、ＰＭＯＳ１２の閾値）となり、例えば出力端子Ｏの電圧が変わっても、ＰＭＯＳ１１のドレイン−ソース間電圧が変化しない。そのため、ＰＭＯＳ１１の出力電流Ｉ1 が一定になる。
【００１５】
以上のように、この第１の実施形態では、ＰＭＯＳ１１のドレインと出力端子Ｏとの間にＰＭＯＳ１２を設けると共に、抵抗３０と、電圧設定手段４０と補償手段５０とを設けたので、次の（１）から（３）のような利点が得られる。
（１） 図２は、図１の利点を説明する出力電流の特性図である。
出力端子Ｏに、電流Ｉ1 を電圧に変換する負荷抵抗を接続した場合を想定し、その負荷抵抗で１．３Ｖまでの出力電圧Ｖｏｕｔを出力させるものとする。抵抗２４の抵抗値を変化させると、出力端子Ｏからの出力する電流Ｉ1 が変化し、出力電圧Ｖｏｕｔのフルスケールを変えることができる。ここで、例えばＰＭＯＳ１２が無い場合には、電源電圧ＶＤＤを５Ｖとすると、出力電圧Ｖｏｕｔに対して電流Ｉ1 は、図２に破線で示した特性曲線になり、出力電圧Ｖｏｕｔが１．３Ｖになるまでは、ほぼ一定の電流値になる。ところが、電源電圧ＶＤＤを３Ｖとすると、電流Ｉ1 の特性が劣化する。そのため、負荷抵抗に応じて出力電圧Ｖｏｕｔが直線的（積分直線性）に変化するものが、直線的に変化しなくなる。これは、ＰＭＯＳ１２が無いので、ＰＭＯＳ１１のドレイン電圧が出力端子Ｏの電圧になり、該ＰＭＯＳ１１のドレイン−ソース間電圧が低下したためである。
これに対し、この第１の実施形態ではＰＭＯＳ１２を設けたので、ＰＭＯＳ１１のドレイン−ソース間電圧が一定に確保され、満足のいく積分直線性が得られる。よって、電源電圧ＶＤＤの低圧化が可能になる。
（２） 抵抗３０と電圧設定手段４０と補償手段５０とにより、ＰＭＯＳ１２のゲートに与えるバイアス電圧Ｖb2は、電源電圧ＶＤＤの温度変動の影響を受けにくい。よって、出力電流Ｉ1 の温度特性を低減できる。
（３） ＰＭＯＳ１２がＰＭＯＳ１１のドレイン電位を固定するので、出力端子Ｏに接続される負荷抵抗や、フルスケール調整を行う抵抗２４の抵抗値を変更しても、望ましい出力電流Ｉ1 が得られる。
【００１６】
第２の実施形態
図３は、本発明の第２の実施形態を示す定電流源回路の回路図であり、図１中と共通する要素には共通の符号が付されている。
この定電流源回路が第１の実施形態の定電流源回路と異なる点は、補償手段５０の代わりに補償手段６０を設けたことであり、他の構成は第１の実施形態と同様になっている。
補償手段６０は、電源ラインＬにソースが接続され、演算増幅器２１の出力端子にゲートが接続された第４のトランジスタであるＰＭＯＳ６１と、該ＰＭＯＳ６１のドレインにソースが接続されて変換部６０Ａを構成するＰＭＯＳ６２とで構成されている。ＰＭＯＳ６１のドレインは、さらに、ＰＭＯＳ６２のゲートに接続されると共に、電圧設定手段４０中のＰＭＯＳ４１のゲートに接続されている。ＰＭＯＳ６２のドレインがグランドに接続されている。ＰＭＯＳ６１は、ＰＭＯＳ２２に対するカレントミラーになっており、該ＰＭＯＳ６１のゲート長は、ＰＭＯＳ２２のゲート長よりも長く形成されている。
【００１７】
次に、図３の定電流源回路の動作を説明する。
ＰＭＯＳ２２，２３及び抵抗２４で生成されて負帰還された帰還電圧Ｖfbと参照電圧Ｖref との差に対する反転増幅を行って第１のバイアス電圧Vb1 を出力する。このバイアス電圧Ｖb1は帰還電圧Ｖfbの負帰還により、温度に依存しない一定の値になり、各ＰＭＯＳ１１，２２のゲートに与えられると共にＰＭＯＳ６１のゲートに与えられる。
バイアス電圧Ｖb1がゲートに入力されたＰＭＯＳ６１は、導通状態になり、ＰＭＯＳ６２及びＰＭＯＳ４１のゲートに、制御信号としてドレイン電圧を出力する。これにより、ＰＭＯＳ４１の導通状態が設定され、抵抗３０には制御電流と同じ定電流Ｉ2 が流れ、ＰＭＯＳ１２，２３のゲート電圧が設定れる。バイアス電圧Ｖb1がゲートに与えられたＰＭＯＳ１１と、バイアス電圧Ｖb2が与えられたＰＭＯＳ１２とが、第１の実施形態と同様に動作して出力端子Ｏから定電流Ｉ1 が出力される。
【００１８】
図４（ａ），（ｂ）は、電源電圧ＶＤＤに対する出力電圧の変化率を示す特性図であり、この図４（ａ），（ｂ）を参照しつつ、図３の定電流源回路の利点を説明する。
抵抗３０及びそれを流れる電流が正の温度特性があり、第１の実施形態の定電流源回路では、環境温度が低いときに、ＰＭＯＳ１１，１２のゲート間電圧が小さくなりすぎる可能性があった。そのため、出力端子Ｏに負荷を接続して電流Ｉ1 を出力電圧Ｖｏｕｔに変換すると、出力電圧Ｖｏｕｔが電流Ｉ2 に影響されて温度変動する。図４（ａ），（ｂ）は、電源電圧ＶＤＤを固定して、出力電圧Ｖｏｕｔを０Ｖから例えば１．３Ｖに変化させた場合に、出力電圧Ｖｏｕｔの直線性（積分直線性）からのずれを、変化分として測定したものであり、図４（ａ）は、第１の実施形態の測定結果であり、図４（ｂ）は第２の実施形態における測定結果である。図４（ａ）のように、第１の実施形態では、電源電圧ＶＤＤを２．５Ｖ付近及び３．７Ｖ付近とした場合に、−４０℃における変化分が大きくなる。これに対して、第２の実施形態では、図４（ｂ）のように、−４０℃における変化分が小さい。
【００１９】
つまり、この第２の実施形態では、演算増幅器２１、ＰＭＯＳ２２，２３、及び抵抗２４の負帰還ループで生成される一定なバイアス電圧Ｖb1を、ゲートに入力するＰＭＯＳ６１を用いて補償手段６０を構成したので、抵抗３０が温度変化をしても、それを補償するような定電流Ｉ2 が抵抗３０に流れる。よって、ＰＭＯＳ１２のゲート電圧が低くなりすぎることがなくなり、第１の実施形態と同様の効果が得られるばかりでなく、高精度の定電流Ｉ1 を出力することができる。その上、ＰＭＯＳ６１のゲート長をＰＭＯＳ２２のゲート長よりも大きくしているので、該ＰＭＯＳ６１に流れる電流が低減される構成にしたので、抵抗２４や出力端子Ｏに接続される負荷抵抗を変更しても、電流Ｉ2 に与える影響が小さくなり、これらの変更幅を大きくできる。
【００２０】
第３の実施形態
図５は、本発明の第３の実施形態を示す定電流源回路の回路図であり、図３中と共通する要素には共通の符号が付されている。
この定電流源回路が第２の実施形態の定電流源回路と異なる点は、補償手段６０中のＰＭＯＳ６１をＰＭＯＳ６３に変更すると共に、抵抗６４を設けたことであり、他の構成は第２の実施形態と同様になっている。
ＰＭＯＳ６３は、ＰＭＯＳ２２と同じゲート長を有し、該ＰＭＯＳ６３のゲートにバイアス電圧Ｖb1が入力されてＰＭＯＳ１１，２２と同じ電流を出力する構成になっている。ＰＭＯＳ６３のソースが電源ラインＬに接続され、ドレインがＰＭＯＳ６２のソースに接続されている。
この定電流源回路の基本的動作は、第２の実施形態と同様である。ただし、抵抗６４がＰＭＯＳ６３及びＰＭＯＳ６２に流れる電流を低減する。そのため、抵抗２４や出力端子Ｏに接続される負荷抵抗を変更しても、電流Ｉ2 に与える影響が小さくなり、これらの変更幅を大きくできる。
【００２１】
第４の実施形態
図６は、本発明の第４の実施形態を示すＤＡＣの構成図である。
このＤＡＣは、例えば６ビットのディジタルデータＤ０〜Ｄ５で構成される入力信号を入力して格納するレジスタ７０と、該レジスタ７０に出力側に接続された２つのデコーダ（COLUMN DECODER，ROW DECODER ）７１，７２と、定電流源回路部８０と、電圧変換素子である抵抗７３とで構成されている。
レジスタは、入力信号の下位３ビットをパラレルにデコーダ７１に出力すると共に、上位３ビットをパラレルにデコーダ７２に与える構成になっている。各デコーダ７１，７２は、デコード結果を定電流源回路部８０にそれぞれパラレルに出力する構成になっている。
【００２２】
図７は、図６中の定電流源回路部を示す構成図である。
定電流源回路部８０は、第１〜第３の実施形態のバイアス回路２０、抵抗３０、電圧設定手段４０、及び補償手段５０または６０とを備え、これらを共通に用いる複数の電流発生部８１を有している。各電流発生部８１は共通の構成であり、ソースが電源ラインＬに接続されて定電流Ｉ1 を出力するＰＭＯＳ１１と、該ＰＭＯＳ１１のドレインにソースが接続されたＰＭＯＳ１２とをそれぞれ備えている。
各電流発生部８１のＰＭＯＳ１１のゲートには、バイアス電圧Ｖb1が共通に与えられ、ＰＭＯＳ１２のゲートには抵抗３０で生成されたバイアス電圧Ｖb2が共通に与えられる接続になっている。
各ＰＭＯＳ１２のドレインにはスイッチ部８２を構成する２つのＰＭＯＳ８２ａ，８２ｂのソースが接続されている。各ＰＭＯＳ８２ａのドレインはグランドに接続され、各ＰＭＯＳ８２ｂのドレインが、抵抗７３に共通に接続されている。各電流発生部８１には、デコーダ７１，７２から入力されたデータ信号に基づいた論理を求める２個のゲート８３，８４がそれぞれ設けられている。ゲート８４の出力する論理がＰＭＯＳ８２ａのゲートに入力される。また、その論理がインバータ８５を介して反転されてＰＭＯＳ８２ｂのゲートに入力され構成になっている。このような複数の電流発生部８１が、デコーダ７１，７２に対してマトリクス状に配置されている。
【００２３】
次に、図６のＤＡＣの動作を説明する。
レジスタ７０は、シリアルに入力された入力信号を格納し、パラレルに出力する。デコード７１にはデータＤ０〜Ｄ２が入力され、該デコーダ７１がデータＤ０〜Ｄ２をデコードし、デコード結果を電流源回路部８０にパラレルに出力する。デコード７２にはデータＤ３〜Ｄ５が入力され、該デコーダ７２がデータＤ３〜Ｄ５をデコードし、デコード結果を電流源回路部８０にパラレルに出力する。
バイアス回路２０、抵抗３０、電圧設定手段４０、及び補償手段５０または６０と各電流発生部８１とは、第１〜第３の実施形態で説明した動作で定電流Ｉ1を出力する。また、各電流発生部８１では、ゲート８３，８４がデコーダ７１，７２から与えられたデータに対応する論理を求める。この論理に基づいてＰＭＯＳ８２ａ，８２ｂのいずれかがオン状態になり、他方がオフ状態になる。ＰＭＯＳ８２ｂがオン状態になった電流発生部８１から、定電流Ｉ1 が出力される。そのため、抵抗７３には、ＰＭＯＳ８２ｂがオン状態になった電流発生部８１の定電流Ｉ1 が合成されて入力される。抵抗７３は合成電流を流して入力信号に対応したアナログ電圧を出力する。
【００２４】
以上のように、この第４の実施形態では、ＤＡＣの定電流源回路部８０中の個々の電流発生部８１のＰＭＯＳ１１，１２のゲート間を抵抗３０で接続し、各ＰＭＯＳ１２のゲート電圧を、補償手段５０，６０及び電圧設定手段４０で設定するので、第１〜第３の実施形態で説明したように、高精度で温度依存の小さい定電流Ｉ1 が得られ、出力電圧の高精度化が可能になると共に、とくに、積分直線性に優れたＤＡＣを実現できる。そのうえ、電源電圧ＶＤＤを低電圧化することも可能になる。
なお、本発明は、上記実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（ｉ） グランドと電源電圧ＶＤＤの極性を逆にした場合には、ＰＭＯＳ１１，１２，２２，２３，５１，５２，５８，５９，４１等はＮＭＯＳとしてもよい。また、バイポーラトランジスタを用いて構成しても、上記実施形態と同様の効果が得られる。
（ii） ＰＭＯＳ４１は、抵抗３０とグランドとの間に接続したが、電源ラインＬと抵抗３０との間に接続しても、同様の効果を奏する。
【００２５】
【発明の効果】
以上詳細に説明したように、第１〜第６、第８〜第２１の発明によれば、第１のトランジスタと、第１のバイアス電圧を生成するバイアス回路とを備えた定電流源回路に、該第１のトランジスタにカスケード接続された第２のトランジスタとバイアス設定用抵抗と電圧設定手段と補償手段とを設けたので、第２のトランジスタの制御電極に与える第２のバイアス電圧が、該バイアス設定用抵抗と電圧設定手段と補償手段とで設定されるので、出力端子の電圧や温度変動の影響を無視できる高精度の電流源回路が実現できる。
第７の発明によれば、第１〜第６の発明の定電流源回路を基本にしてＤＡＣを構成したので、積分直線性に優れた温度変動の影響を無視できる高精度の電流源回路が実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す定電流源回路の回路図である。
【図２】図１の利点を説明する出力電流の特性図である。
【図３】本発明の第２の実施形態を示す定電流源回路の回路図である。
【図４】電源電圧ＶＤＤに対する出力電圧の変化率を示す特性図である。
【図５】本発明の第３の実施形態を示す定電流源回路の回路図である。
【図６】本発明の第４の実施形態を示すＤＡＣの構成図である。
【図７】図６中の定電流源回路部を示す構成図である。
【符号の説明】
１１，１２ ＰＭＯＳ（第１及び第２のトランジスタ）
２０ バイアス回路
２１ 演算増幅器
２２，２３ ＰＭＯＳ（第１及び第２のダミー用トランジスタ）
２４ 抵抗手段
３０ バイアス設定用抵抗
４０ 電圧設定手段
４１ ＰＭＯＳ（電流回路）
５０，６０ 補償手段
５０Ａ バイアス電圧発生部
５０Ｂ 変換部
５６，５７ ダイオード（温度補償素子）
５８ ＰＭＯＳ（第３のトランジスタ）
６１，６３ ＰＭＯＳ（第４のトランジスタ）
７０ レジスタ
７１，７２ デコーダ
７３ 抵抗（電圧変換素子）
８１ 電流発生部
８２ スイッチ部
Ｖb1，Ｖb2，Ｖｂ3 第１〜第３のバイアス電圧
Ｉ1 ，Ｉ2 第１及び第２の電流
Ｏ 出力端子
Claims (21)
- 電源電圧を伝える電源手段に接続された第１電極と第２電極と制御電極とを有し、この制御電極に与えられた第１のバイアス電圧に基づき該第１及び第２電極間の導通状態が設定されて第１の電流を該第２電極から出力する第１のトランジスタと、
前記第１のトランジスタの第２電極に接続された第１電極と第２電極と制御電極とを有し、この制御電極に与えられた第２のバイアス電圧に基づき該第１及び第２電極間の導通状態が設定されて前記第１の電流を該第２電極から出力する第２のトランジスタと、
前記第１のバイアス電圧を生成して前記第１のトランジスタの制御電極に与えるバイアス回路と、
前記第１のトランジスタの制御電極と前記第２のトランジスタの制御電極との間に接続されたバイアス設定用抵抗と、
第２の電流を前記バイアス設定用抵抗に流して前記第２のバイアス電圧を設定する電圧設定手段と、
前記バイアス設定用抵抗に流れる前記第２の電流の温度補償を行う補償手段とを備えたことを特徴とする定電流源回路。 - 前記バイアス回路は、
参照電圧と帰還電圧との差を増幅して前記第１のバイアス電圧を生成する増幅器と、
前記電源手段に接続された第１電極と第２電極と制御電極とを有しこの制御電極に与えられた前記第１のバイアス電圧に基づき該第１及び第２電極間の導通状態が設定されて前記第１のトランジスタの出力する前記第１の電流に対応する電流を該第２電極から出力する第１のダミー用トランジスタと、
前記第１のダミー用トランジスタの第２電極に接続された第１電極と第２電極と制御電極とを有しこの制御電極に与えられた前記第２のバイアス電圧に基づき該第１及び第２電極間の導通状態が設定される第２のダミー用トランジスタと、
前記第２のダミー用トランジスタの第２電極と接地との間に接続され、前記第１のダミー用トランジスタの出力電流を該第２のダミー用トランジスタを介して入力して前記帰還電圧に変換する抵抗手段とで、構成したことを特徴とする請求項１記載の定電流源回路。 - 前記電圧設定手段は、
前記バイアス設定用抵抗と接地との間に接続され、制御信号を入力し、該制御信号に対応した前記第２の電流を該バイアス設定用抵抗を介して該接地に流す電流回路で構成し、
前記補償回路は、
前記電源手段と前記接地との間に接続された負荷抵抗と、温度に応じて前記負荷抵抗に流れる電流を変化させる温度補償素子とを有し、該負荷抵抗から第３のバイアス電圧を出力するバイアス電圧発生部と、
前記電源手段に接続された第１電極と第２電極と前記負荷抵抗に接続された制御電極とを有し、この制御電極に与えられた前記第３のバイアス電圧に基づき該第１及び第２電極間の導通状態が設定されて該第２電極から制御用電流を出力する第３のトランジスタと、
前記制御用電流を前記制御信号に変換して前記電流回路に与える変換部とで、構成したことを特徴とする請求項１または２記載の定電流源回路。 - 前記バイアス回路は、
参照電圧と帰還電圧との差を増幅して前記第１のバイアス電圧を生成する増幅器と、
前記電源手段に接続された第１電極と第２電極と制御電極とを有しこの制御電極に与えられた前記第１のバイアス電圧に基づき該第１及び第２電極間の導通状態が設定されて前記第１のトランジスタが出力する前記第１の電流に対応する電流を該第２電極から出力する第１のダミー用トランジスタと、
前記第１のダミー用トランジスタの第２電極に接続された第１電極と第２電極と制御電極とを有しこの制御電極に与えられた前記第２のバイアス電圧に基づき該第１及び第２電極間の導通状態が設定される第２のダミー用トランジスタと、
前記第２のダミー用トランジスタの第２電極と前記接地との間に接続され、前記第１のダミー用トランジスタの出力電流を該第２のダミー用トランジスタを介して入力して前記帰還電圧に変換する抵抗手段とで構成し、
前記電圧設定手段は、
前記バイアス設定用抵抗と接地との間に接続され、制御信号を入力し、該制御信号に対応した前記第２の電流を該バイアス設定用抵抗を介して該接地に流す電流回路で構成し、
前記補償回路は、
前記電源手段に接続された第１電極と第２電極と前記バイアス回路の出力する第１のバイアス電圧を入力する制御電極とを有し、前記第１のダミー用トランジスタに対してカレントミラーとなる第４のトランジスタと、
前記第４のトランジスタの出力電流に対応した前記制御信号を生成して前記電流回路に与える変換部とで構成した、ことを特徴とする請求項１記載の定電流源回路。 - 前記第４のトランジスタと前記第１のダミー用トランジスタとは同じ極性のＭＯＳトランジスタで構成すると共に、該第４のトランジスタのゲート長は該第１のダミー用トランジスタのゲート長よりも長くしたことを特徴とする請求項４記載の定電流源回路。
- 前記第４のトランジスタの第１電極または第２電極に、該第４のトランジスタに流れる電流を低減する抵抗を設けたことを特徴とする請求項４記載の定電流源回路。
- 複数のディジタルデータで構成される入力信号をデコードし、該入力信号の値を表す複数のデータ信号を生成するデコーダと、
電源電圧を伝える電源手段に接続された第１電極と第２電極と制御電極とを有し、この制御電極に与えられた第１のバイアス電圧に基づき該第１及び第２電極間の導通状態が設定されて第１の電流を該第２電極から出力する第１のトランジスタと、前記第１のトランジスタの第２電極に接続された第１電極と第２電極と制御電極とを有し、この制御電極に与えられた第２のバイアス電圧に基づき該第１及び第２電極間の導通状態が設定されて前記第１の電流を該第２電極から出力する第２のトランジスタとで、それぞれ構成された複数の電流発生部と、
前記第１のバイアス電圧を生成して前記第１のトランジスタの制御電極に与えるバイアス回路と、
前記第１のトランジスタの制御電極と前記第２のトランジスタの制御電極との間に接続されたバイアス設定用抵抗と、
第２の電流を前記バイアス設定用抵抗に流して前記第２のバイアス電圧を設定する電圧設定手段と、
前記バイアス設定用抵抗に流れる前記第２の電流の温度補償を行う補償手段と、
前記各電流発生部における前記第２のトランジスタの第２端子にそれぞれ接続され、前記データ信号に基づき開閉して該各電流発生部が出力する前記第１の電流をそれぞれ通す複数のスイッチ部と、
前記各スイッチ部を介して与えられた前記第１の電流を合成して入力し、前記入力信号に対応する電圧に変換する電圧変換素子とを、
備えたことを特徴とするディジタル／アナログ変換回路。 - 定電流源回路において、
第１のバイアス電圧を出力するバイアス回路と、
電源電位と出力ノードとの間に接続され、前記第１のバイアス電圧によって第１の電流を流す第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタと前記出力ノードとの間に接続された第２のＭＯＳトランジスタと、
前記バイアス回路に接続され、前記第２のＭＯＳトランジスタの導通状態を制御する第２のバイアス電圧を設定するバイアス電圧設定抵抗と、
前記バイアス電圧設定抵抗の値に基づいて発生する前記第２のバイアス電圧を制御するバイアス電圧制御回路と、
前記バイアス電圧制御回路に接続され、前記第２の電圧の温度補償を行う補償回路とを有することを特徴とする定電流源回路。 - 請求項８記載の定電流源回路において、
前記バイアス電圧設定抵抗は、前記第１のＭＯＳトランジスタの制御電極と前記第２のＭＯＳトランジスタの制御電極との間に接続されていることを特徴とする定電流源回路。 - 請求項８または９記載の定電流源回路において、
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとは同一導電型であることを特徴とする定電流源回路。 - 請求項８〜１０のいずれか１項に記載の定電流源回路において、
前記補償回路は前記バイアス回路を制御することを特徴とする定電流源回路。 - 請求項８〜１１のいずれか１項に記載の定電流源回路において、
前記バイアス回路は、
参照電圧と帰還電圧との差を増幅して、前記第１のバイアス電圧を生成する増幅回路と、
前記電源電位と接地電位との間に接続され、前記第１のバイアス電圧に基づいて導通状態が制御される第１のダミー用ＭＯＳトランジスタと、
前記第１のダミー用ＭＯＳトランジスタと前記接地電位との間に接続され、前記第２のバイアス電圧によって導通状態が制御される第２のダミー用ＭＯＳトランジスタと、
前記第２のダミー用ＭＯＳトランジスタと前記接地電位との間に接続され、前記帰還電圧を生成する抵抗手段とで構成されていることを特徴とする定電流源回路。 - 請求項１２記載の定電流源回路において、
バイアス電圧制御回路は、前記バイアス電圧設定抵抗と前記接地電位との間に接続され、前記第２の電流を前記バイアス電圧設定抵抗を介して前記接地電位に流す電流回路で構成されていることを特徴とする定電流源回路。 - 請求項１２または１３記載の定電流源回路において、
前記補償回路は、
前記電源電位と前記接地電位との間に接続された負荷抵抗と、温度に応じて前記負荷抵抗に流れる電流を変化させる温度補償素子とを有し、前記負荷抵抗に基づいて第３のバイアス電圧を出力するバイアス電圧発生部と、
前記電源電位と前記接地電位との間に接続され、前記第３のバイアス電圧によって導通状態が制御される第３のＭＯＳトランジスタとで構成されており、
前記第３のバイアス電圧によって前記第３のＭＯＳトランジスタに流れる電流に基づいて、前記バイアス電圧制御回路を制御することを特徴とする定電流源回路。 - 定電流源回路において、
第１のバイアス電圧を出力するバイアス回路と、
電源電位と出力ノードとの間に接続され、前記第１のバイアス電圧によって第１の電流を流す第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタと前記出力ノードとの間に接続され、第２のバイアス電圧によって導通状態が制御される第２のＭＯＳトランジスタと、
前記第２のバイアス電圧を設定するバイアス電圧制御回路と、
前記バイアス電圧制御回路に接続され、前記第２のバイアス電圧の温度補償を行う補償回路とを有することを特徴とする定電流源回路。 - 請求項１５記載の定電流源回路において、
前記第１のＭＯＳトランジスタの制御電極と前記第２のＭＯＳトランジスタの制御電極との間に接続されたバイアス電圧設定抵抗を有することを特徴とする定電流源回路。 - 請求項１５または１６記載の定電流源回路において、
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとは同一導電型であることを特徴とする定電流源回路。 - 請求項１５〜１７のいずれか１項に記載の定電流源回路において、
前記補償回路は前記バイアス回路を制御することを特徴とする定電流源回路。 - 請求項１５〜１８のいずれか１項に記載の定電流源回路において、
前記バイアス回路は、
参照電圧と帰還電圧との差を増幅して、前記第１のバイアス電圧を生成する増幅回路と、
前記電源電位と接地電位との間に接続され、前記第１のバイアス電圧に基づいて導通状態が制御される第１のダミー用ＭＯＳトランジスタと、
前記第１のダミー用ＭＯＳトランジスタと前記接地電位との間に接続され、前記第２のバイアス電圧によって導通状態が制御される第２のダミー用ＭＯＳトランジスタと、
前記第２のダミー用ＭＯＳトランジスタと前記接地電位との間に接続され、前記帰還電 圧を生成する抵抗手段とで構成されていることを特徴とする定電流源回路。 - 請求項１９記載の定電流源回路において、
バイアス電圧制御回路は、前記バイアス電圧設定抵抗と前記接地電位との間に接続され、前記第２の電流を前記バイアス電圧設定抵抗を介して前記接地電位に流す電流回路で構成されていることを特徴とする定電流源回路。 - 請求項１９または２０記載の定電流源回路において、
前記補償回路は、
前記電源電位と前記接地電位との間に接続された負荷抵抗と、温度に応じて前記負荷抵抗に流れる電流を変化させる温度補償素子とを有し、前記負荷抵抗に基づいて第３のバイアス電圧を出力するバイアス電圧発生部と、
前記電源電位と前記接地電位との間に接続され、前記第３のバイアス電圧によって導通状態が制御される第３のＭＯＳトランジスタとで構成されており、
前記第３のバイアス電圧によって前記第３のＭＯＳトランジスタに流れる電流に碁づいて、前記バイアス電圧制御回路を制御することを特徴とする定電流源回路。
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