JP3759117B2 - Ｉ／ｖ変換回路およびｄａコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電流を電圧に変換するＩ／Ｖ（電流／電圧）変換回路およびこれを用いたＤＡコンバータに関するものである。
【０００２】
【従来の技術】
従来のＤＡコンバータ（以下、ＤＡＣという）は、電流発生回路により、アナログ信号に変換すべきデジタル信号の値に対応した合計電流を発生し、Ｉ／Ｖ変換回路により、合計電流を電圧に変換することによって、デジタル信号の値に対応する電圧を有するアナログ信号を発生する。
【０００３】
しかし、従来のＤＡＣでは、電流発生回路として、ＭＯＳトランジスタが用いられているため、アナログ信号の電圧に応じてリニアリティ不良が発生するという問題があった。また、ＤＡＣにより発生されるアナログ信号の電圧は、これを利用する後段回路の入出力特性に応じてシフトしておかないと、後段回路において、ＤＡＣから出力されるアナログ信号を使用することができないという問題があった。
【０００４】
これに対し、本出願人は、特許文献１において、アナログ信号のリニアリティ不良を解消し、後段回路の入出力特性に応じて、アナログ信号の電圧をレベルシフトすることができるＩ／Ｖ変換回路とこれを用いたＤＡＣを提案している。
【０００５】
図４は、特許文献１に開示のＩ／Ｖ変換回路の構成回路図である。同図に示すＩ／Ｖ変換回路４０は、カレントミラー回路となるＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）４２，４４と、オペアンプ４６，４８と、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）５０と、抵抗値Ｒの抵抗素子５２とを備えている。また、同図には、ＤＡＣから供給される電流に相当する、アナログ信号Ｖｏｕｔに変換すべきデジタル信号の値に対応する合計電流Ｉｓｉｇを発生する電流源５４と、バイアス電流Ｉｂを発生する電流源５６とが示されている。
【０００６】
特許文献１に開示のＩ／Ｖ変換回路４０では、オペアンプ４６により、ノードＡの電圧がバイアス電圧Ｖｂと同じ電圧となるように、カレントミラー回路のＮＭＯＳ４２，４４が制御され、オペアンプ４８により、ノードＢの電圧がバイアス電圧Ｖｂと同じ電圧となるようにＰＭＯＳ５０が制御される。そして、抵抗素子５２により、バイアス電圧Ｖｂを基準として、ＮＭＯＳ４２からＮＭＯＳ４４へカレントミラーされた電流（Ｉｓｉｇ＋Ｉｂ）が電圧に変換される。
【０００７】
特許文献１のＩ／Ｖ変換回路４０によれば、ノードＡの電圧、すなわち電流源５４のＭＯＳトランジスタのソース・ドレイン間の電圧を一定電圧に固定できるため、アナログ信号Ｖｏｕｔのリニアリティ不良を解消することができる。また、バイアス電流Ｉｂ、バイアス電圧Ｖｂ、抵抗素子５２の抵抗値Ｒの設定を適宜変更し、後段回路の入出力特性に応じて、アナログ信号Ｖｏｕｔの出力レベルを変換することにより、後段回路へのアナログ信号Ｖｏｕｔの伝達を容易にすることができる。
【０００８】
特許文献１のＩ／Ｖ変換回路４０からは、下記式により算出されるアナログ信号Ｖｏｕｔが出力される。
ここで、Ｒ・Ｉｓｉｇは信号成分であり、Ｒ・Ｉｂ＋Ｖｂはクランプ成分である。
【０００９】
すなわち、アナログ信号Ｖｏｕｔの電圧は、Ｒ・Ｉｂ＋Ｖｂでクランプされ、そのクランプレベルは、Ｒ、Ｉｂ、Ｖｂの値を変えることによって任意の値に設定可能である。ところが、Ｒの値を変えると信号成分の振幅が変わってしまうし、Ｖｂの値を動的に変えると、リニアリティ不良が発生してＤＡコンバータの性能が劣化する。そのため、クランプレベルの制御は、ＲおよびＶｂの値を固定し、Ｉｂの値を変えることによって行われている。
【００１０】
しかし、Ｉｂの値を小さくすると、インピーダンスが上昇して回路の通過帯域が狭くなり、高速動作には不向きとなるため、Ｉｂの値を信号の最大周波数に応じた一定値以上に設定する必要がある。一方、Ｉｂの値を大きくすると消費電流が増大するため、消費電流の点では、Ｉｂの値を極力小さい値に設定する必要がある。従って、従来のＩ／Ｖ変換回路４０には、適切なＩｂの値を決定するために、Ｉｂの値を制御する手段が必要であった。
【００１１】
【特許文献１】
特開２００２−１１８４６８号公報
【００１２】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、信号の通過帯域を広くとることができ、消費電流も削減することができるＩ／Ｖ変換回路およびＤＡコンバータを提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明は、Ｉ入力端子から電流が供給される第１ノードとグランドとの間に接続された第１素子、および前記第１ノードに供給される電流がカレントミラーされる第２ノードとグランドとの間に接続された第２素子を有するカレントミラー回路と、
前記第１ノードに第１のバイアス電流を供給し、前記第１ノードに供給される電流量を調整する第１のバイアス電流発生回路と、
前記第１ノードの電圧とバイアス電圧とをその入力とし、前記第１ノードの電圧が前記バイアス電圧と略等しい電圧となるように、前記カレントミラー回路の第１素子および第２素子を制御する第１の制御回路と、
前記第２ノードに第２のバイアス電流を供給し、前記第２ノードに供給される電流量を調整する第２のバイアス電流発生回路と、
前記第２ノードとＶ出力端子との間に接続され、前記バイアス電圧を基準として、自分自身に流れる電流を電圧に変換する第３素子と、
前記第２ノードの電圧と前記バイアス電圧とをその入力とし、前記第２ノードの電圧が前記バイアス電圧と略等しい電圧となるように、前記Ｖ出力端子から出力される電圧を制御する第２の制御回路とを備えることを特徴とするＩ／Ｖ変換回路を提供するものである。
【００１４】
ここで、前記第２のバイアス電流は前記第１のバイアス電流のｍ倍であり、前記カレントミラー回路の第２素子を介して流れる電流は第１素子を介して流れる電流のｍ倍であるのが好ましい。
【００１５】
また、前記カレントミラー回路の第１素子および第２素子はＮ型ＭＯＳトランジスタ、前記第３素子は抵抗素子、前記第１の制御回路および前記第２の制御回路はオペアンプであるのが好ましい。
【００１６】
また、前記バイアス電圧の値を変更する手段を備えるのが好ましい。
【００１７】
また、本発明は、アナログ信号に変換すべきデジタル信号の値に対応する合計電流を発生する電流発生回路と、上記のいずれかに記載のＩ／Ｖ変換回路とを備え、
前記電流発生回路によって発生される合計電流が、前記Ｉ／Ｖ変換回路のＩ入力端子から第１ノードに供給されることを特徴とするＤＡコンバータを提供する。
【００１８】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＩ／Ｖ変換回路およびこれを用いたＤＡコンバータを詳細に説明する。
【００１９】
図１は、本発明のＩ／Ｖ変換回路の一実施形態の構成回路図である。同図に示すＩ／Ｖ変換回路１０は、本発明のＤＡコンバータ（以下、ＤＡＣという）の出力段に用いられる電流／電圧変換回路であり、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１２，１４と、オペアンプ１６，１８と、抵抗素子２０と、電流源２２，２４とを備えている。なお、同図には、電流源２６、負荷ＣＬも示されている。
【００２０】
ここで、ＮＭＯＳ１２，１４は、そのゲートに共通の信号（オペアンプ１６の出力信号）が入力されており、カレントミラー回路を構成する。すなわち、後述するように、ＮＭＯＳ１２，１４には常に同量の電流Ｉｓｉｇ＋Ｉｂ１が流れる。ＮＭＯＳ１２はノードＡとグランドとの間に接続され、ＮＭＯＳ１４はノードＢとグランドとの間に接続されている。
【００２１】
また、オペアンプ１６，１８は、その端子＋と端子−に入力される電圧が等しくなるように、その出力信号の電圧を調整する制御回路である。オペアンプ１６は、その端子＋にノードＡの電圧Ｖｂ１、端子−にバイアス電圧Ｖｂが入力され、その出力信号はＮＭＯＳ１２，１４のゲートに共通に入力されている。オペアンプ１８は、その＋端子にノードＢの電圧Ｖｂ２、端子−にバイアス電圧Ｖｂが入力され、その出力信号は、アナログ信号ＶｏｕｔとしてＶ出力端子から出力されている。
【００２２】
抵抗素子２０は、ノードＢの電圧Ｖｂ２を基準として、自分自身に流れる電流Ｉを電圧Ｖに変換する素子であり、アナログ信号ＶｏｕｔとノードＢとの間に接続されている。抵抗素子２０の抵抗値はＲとする。
【００２３】
電流源２２は、電流量を微調整するためのバイアス電流Ｉｂ１を発生し、ノードＡに供給する電流発生回路であり、電源とノードＡとの間に接続されている。同様に、電流源２４は、電流量を微調整するためのバイアス電流Ｉｂ２を発生し、ノードＢに供給する電流発生回路であり、電源とノードＢとの間に接続されている。
【００２４】
なお、電流源２６は、本発明のＤＡＣにおいて、アナログ信号Ｖｏｕｔに変換すべきデジタル信号の値に対応する合計電流Ｉｓｉｇを発生する電流発生回路であり、電源とノードＡとの間に接続されている。電流源２６が発生する合計電流Ｉｓｉｇは、Ｉ／Ｖ変換回路１０のＩ入力端子からノードＡに供給される。本発明のＤＡＣは、基本的に、この電流発生回路と、図１に示すＩ／Ｖ変換回路１０とによって構成される。
【００２５】
以下、Ｉ／Ｖ変換回路１０の動作を説明する。
【００２６】
電流源２６からは、Ｉ入力端子を介してノードＡに合計電流Ｉｓｉｇが供給される。この合計電流Ｉｓｉｇは、本発明のＤＡＣがアナログ信号Ｖｏｕｔに変換すべきデジタル信号の値に応じて変化する。
【００２７】
Ｉ／Ｖ変換回路１０では、ノードＡの電圧Ｖｂ１が、合計電流Ｉｓｉｇの変化に関わらず、バイアス電圧Ｖｂと常に同じ電圧となるように、オペアンプ１６の出力信号の電圧が変化する。オペアンプ１６の出力信号はＮＭＯＳ１２のゲートに入力され、ＮＭＯＳ１２のオン抵抗が変化する。これにより、ノードＡの電圧Ｖｂ１は、合計電流Ｉｓｉｇの変化に関わらず、常にバイアス電圧Ｖｂと同じ電圧となるように制御される。
【００２８】
このように、Ｉ／Ｖ変換回路１０では、ノードＡの電圧Ｖｂ１、すなわち本発明のＤＡＣにおいて、デジタル信号の値に応じた合計電流Ｉｓｉｇを発生する電流源２６となるＭＯＳトランジスタのソース・ドレイン間の電圧Ｖｄｓが、常に一定電圧となるように制御されるため、ＤＡＣのリニアリティ不良を解消することができる。
【００２９】
ＮＭＯＳ１２，１４は、前述のようにカレントミラー回路を構成する。ＮＭＯＳ１２には、電流源２６から供給される合計電流Ｉｓｉｇと電流源２２から供給されるバイアス電流Ｉｂ１とを加算した電流Ｉｓｉｇ＋Ｉｂ１が流れる。従って、ＮＭＯＳ１２と同様に、オペアンプ１６の出力信号に応じてＮＭＯＳ１４のオン抵抗が変化し、ＮＭＯＳ１４には、常にＮＭＯＳ１２と同量の電流Ｉｓｉｇ＋Ｉｂ１が流れる。
【００３０】
Ｖ出力端子から出力されるアナログ信号Ｖｏｕｔの電圧、すなわちオペアンプ１８の出力信号の電圧は、ノードＢの電圧Ｖｂ２とバイアス電圧Ｖｂとが常に同じ電圧となるように変化する。前述のように、ＮＭＯＳ１４を介して流れる電流はＩｓｉｇ＋Ｉｂ１であるから、抵抗素子２０を流れる電流は、Ｉｓｉｇ＋Ｉｂ１−Ｉｂ２となる。ここで、Ｉｂ１≒Ｉｂ２であれば、抵抗素子２０を流れる電流はＩｓｉｇとなる。
【００３１】
抵抗素子２０を流れる電流Ｉｓｉｇは抵抗素子ＲによりＩ／Ｖ変換され、アナログ信号Ｖｏｕｔ＝Ｉｓｉｇ・Ｒ＋Ｖｂ２として出力される。ここで、Ｖｂ１≒Ｖｂ２≒Ｖｂであるから、アナログ信号Ｖｏｕｔ＝Ｉｓｉｇ・Ｒ＋Ｖｂとなる。
【００３２】
すなわち、アナログ信号Ｖｏｕｔの電圧は、ノードＢの電圧Ｖｂ２≒バイアス電圧Ｖｂにクランプされる。このため、ＤＡＣのアナログ信号Ｖｏｕｔを利用する後段回路の入出力特性に応じてバイアス電圧Ｖｂを適宜設定することにより、アナログ信号Ｖｏｕｔの出力レベルを変換することができ、後段回路へのアナログ信号Ｖｏｕｔの伝達を容易にすることができる。
【００３３】
また、アナログ信号Ｖｏｕｔの電圧は、バイアス電流Ｉｂ１，Ｉｂ２の値に依存しない。従って、バイアス電流Ｉｂ１，Ｉｂ２の値を制御する回路が不要であり、回路規模を削減することができるため、コストダウンが可能である。また、バイアス電流Ｉｂ１，Ｉｂ２は、信号の最大周波数に応じた一定値以上の最小値に設定することができるため、消費電流の削減も可能である。さらに、負荷ＣＬは、オペアンプ１８により直接駆動されるため、例えばＩｓｉｇ＝０となり、抵抗素子２０に電流が流れない場合であっても、インピーダンスが高くなることはなく、従って通過帯域が狭くなることもない。
【００３４】
次に、図１に示すＩ／Ｖ変換回路１０において、出力増幅率を変更する場合を説明する。
【００３５】
図２は、本発明のＩ／Ｖ変換回路の別の実施形態の構成回路図である。同図に示すＩ／Ｖ変換回路３０は、図１に示すＩ／Ｖ変換回路１０において、電流源２４およびＮＭＯＳ１４の代わりに、それぞれ流れる電流がｍ倍の電流源２４’およびＮＭＯＳ１４’を用いて構成されている。Ｉ／Ｖ変換回路３０のこれ以外の構成は、Ｉ／Ｖ変換回路１０と同じであるから、同一要素に同一符号を付してその繰り返しの説明は省略する。
【００３６】
図３は、電流源の一実施形態の構成回路図である。同図に示すように、電流源２２，２４’は、例えばＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）３２，３４によって構成される。ここで、ＰＭＯＳ３２は、電源とノードＡとの間に接続され、ＰＭＯＳ３４は、電源とノードＢとの間に接続されている。また、ＰＭＯＳ３２，３４のゲートには信号Ｖｇａｔｅが共通に入力され、カレントミラー回路が構成されている。
【００３７】
ここで、ＰＭＯＳ３４のトランジスタサイズはＰＭＯＳ３２のトランジスタサイズのｍ倍である。従って、電流源２２によって発生されるバイアス電流をＩｂとすると、電流源２４’によって発生されるバイアス電流はｍＩｂとなる。
【００３８】
同様に、カレントミラー回路を構成するＮＭＯＳ１４’のトランジスタサイズはＮＭＯＳ１２のトランジスタサイズのｍ倍である。従って、ＮＭＯＳ１２を流れる電流がＩｓｉｇ＋Ｉｂであるから、ＮＭＯＳ１４’を流れる電流はｍ（Ｉｓｉｇ＋Ｉｂ）となる。
【００３９】
従って、Ｖ出力端子から出力されるアナログ信号Ｖｏｕｔは下記式で表される。すなわち、
従って、出力増幅率をｍ倍にした場合も、アナログ信号Ｖｏｕｔは、バイアス電流Ｉｂの値に全く依存しないことが分かる。
【００４０】
なお、図１および図２に示す実施形態では、カレントミラー回路としてＮＭＯＳ１２，１４を、また、制御回路としてオペアンプ１６，１８をそれぞれ用いて、Ｉ／Ｖ変換回路を実現する具体例を挙げて説明している。しかし、本発明はこれに限定されず、同じ機能を実現する他の手段を用いて本発明のＩ／Ｖ変換回路を実現してもよい。また、バイアス電圧Ｖｂの設定手段を備え、後段回路の入出力特性に応じてＶｂを可変に設定可能とするのが好ましい。
【００４１】
また、本発明のＤＡＣは、電流発生回路の出力段に、図１および図２に一例を示す本発明のＩ／Ｖ変換回路を用いたものである。電流発生回路は、アナログ信号に変換すべきデジタル信号の値に対応した合計電流を発生するものであれば何ら制限はなく、従来公知のものがいずれも利用可能である。
【００４２】
本発明は、基本的に以上のようなものである。
以上、本発明のＩ／Ｖ変換回路およびこれを用いたＤＡコンバータについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００４３】
【発明の効果】
以上詳細に説明した様に、本発明によれば、ＤＡＣのリニアリティ不良を解消し、後段回路の入出力特性に応じて、アナログ信号の出力レベルを変換することができるのはもちろん、アナログ信号Ｖｏｕｔの電圧がバイアス電流の値に依存しないため、バイアス電流の値を制御する回路が不要であり、回路規模を削減することができるため、コストダウンが可能である。また、バイアス電流は、信号の最大周波数に応じた一定値以上の最小値に設定することができるため、同時に消費電流の削減も可能である。さらに、負荷が、第２の制御回路により直接駆動されるため、第３素子に電流が流れない場合であっても、アナログ信号の通過帯域が狭くなるのを防ぐことができる。
【図面の簡単な説明】
【図１】 本発明のＩ／Ｖ変換回路の一実施形態の構成回路図である。
【図２】 本発明のＩ／Ｖ変換回路の別の実施形態の構成回路図である。
【図３】 電流源の一実施形態の構成回路図である。
【図４】 従来のＩ／Ｖ変換回路の一例の構成回路図である。
【符号の説明】
１０，３０，４０ Ｉ／Ｖ変換回路
１２，１４，１４’，４２，４４ Ｎ型ＭＯＳトランジスタ
１６，１８，４６，４８ オペアンプ
２０，５２ 抵抗素子
２２，２４，２４’，２６，５４，５６ 電流源
３２，３４ Ｐ型ＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、電流を電圧に変換するＩ／Ｖ（電流／電圧）変換回路およびこれを用いたＤＡコンバータに関するものである。
【０００２】
【従来の技術】
従来のＤＡコンバータ（以下、ＤＡＣという）は、電流発生回路により、アナログ信号に変換すべきデジタル信号の値に対応した合計電流を発生し、Ｉ／Ｖ変換回路により、合計電流を電圧に変換することによって、デジタル信号の値に対応する電圧を有するアナログ信号を発生する。
【０００３】
しかし、従来のＤＡＣでは、電流発生回路として、ＭＯＳトランジスタが用いられているため、アナログ信号の電圧に応じてリニアリティ不良が発生するという問題があった。また、ＤＡＣにより発生されるアナログ信号の電圧は、これを利用する後段回路の入出力特性に応じてシフトしておかないと、後段回路において、ＤＡＣから出力されるアナログ信号を使用することができないという問題があった。
【０００４】
これに対し、本出願人は、特許文献１において、アナログ信号のリニアリティ不良を解消し、後段回路の入出力特性に応じて、アナログ信号の電圧をレベルシフトすることができるＩ／Ｖ変換回路とこれを用いたＤＡＣを提案している。
【０００５】
図４は、特許文献１に開示のＩ／Ｖ変換回路の構成回路図である。同図に示すＩ／Ｖ変換回路４０は、カレントミラー回路となるＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）４２，４４と、オペアンプ４６，４８と、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）５０と、抵抗値Ｒの抵抗素子５２とを備えている。また、同図には、ＤＡＣから供給される電流に相当する、アナログ信号Ｖｏｕｔに変換すべきデジタル信号の値に対応する合計電流Ｉｓｉｇを発生する電流源５４と、バイアス電流Ｉｂを発生する電流源５６とが示されている。
【０００６】
特許文献１に開示のＩ／Ｖ変換回路４０では、オペアンプ４６により、ノードＡの電圧がバイアス電圧Ｖｂと同じ電圧となるように、カレントミラー回路のＮＭＯＳ４２，４４が制御され、オペアンプ４８により、ノードＢの電圧がバイアス電圧Ｖｂと同じ電圧となるようにＰＭＯＳ５０が制御される。そして、抵抗素子５２により、バイアス電圧Ｖｂを基準として、ＮＭＯＳ４２からＮＭＯＳ４４へカレントミラーされた電流（Ｉｓｉｇ＋Ｉｂ）が電圧に変換される。
【０００７】
特許文献１のＩ／Ｖ変換回路４０によれば、ノードＡの電圧、すなわち電流源５４のＭＯＳトランジスタのソース・ドレイン間の電圧を一定電圧に固定できるため、アナログ信号Ｖｏｕｔのリニアリティ不良を解消することができる。また、バイアス電流Ｉｂ、バイアス電圧Ｖｂ、抵抗素子５２の抵抗値Ｒの設定を適宜変更し、後段回路の入出力特性に応じて、アナログ信号Ｖｏｕｔの出力レベルを変換することにより、後段回路へのアナログ信号Ｖｏｕｔの伝達を容易にすることができる。
【０００８】
特許文献１のＩ／Ｖ変換回路４０からは、下記式により算出されるアナログ信号Ｖｏｕｔが出力される。
【０００９】
すなわち、アナログ信号Ｖｏｕｔの電圧は、Ｒ・Ｉｂ＋Ｖｂでクランプされ、そのクランプレベルは、Ｒ、Ｉｂ、Ｖｂの値を変えることによって任意の値に設定可能である。ところが、Ｒの値を変えると信号成分の振幅が変わってしまうし、Ｖｂの値を動的に変えると、リニアリティ不良が発生してＤＡコンバータの性能が劣化する。そのため、クランプレベルの制御は、ＲおよびＶｂの値を固定し、Ｉｂの値を変えることによって行われている。
【００１０】
しかし、Ｉｂの値を小さくすると、インピーダンスが上昇して回路の通過帯域が狭くなり、高速動作には不向きとなるため、Ｉｂの値を信号の最大周波数に応じた一定値以上に設定する必要がある。一方、Ｉｂの値を大きくすると消費電流が増大するため、消費電流の点では、Ｉｂの値を極力小さい値に設定する必要がある。従って、従来のＩ／Ｖ変換回路４０には、適切なＩｂの値を決定するために、Ｉｂの値を制御する手段が必要であった。
【００１１】
【特許文献１】
特開２００２−１１８４６８号公報
【００１２】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、信号の通過帯域を広くとることができ、消費電流も削減することができるＩ／Ｖ変換回路およびＤＡコンバータを提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明は、Ｉ入力端子から電流が供給される第１ノードとグランドとの間に接続された第１素子、および前記第１ノードに供給される電流がカレントミラーされる第２ノードとグランドとの間に接続された第２素子を有するカレントミラー回路と、
前記第１ノードに第１のバイアス電流を供給し、前記第１ノードに供給される電流量を調整する第１のバイアス電流発生回路と、
前記第１ノードの電圧とバイアス電圧とをその入力とし、前記第１ノードの電圧が前記バイアス電圧と略等しい電圧となるように、前記カレントミラー回路の第１素子および第２素子を制御する第１の制御回路と、
前記第２ノードに第２のバイアス電流を供給し、前記第２ノードに供給される電流量を調整する第２のバイアス電流発生回路と、
前記第２ノードとＶ出力端子との間に接続され、前記バイアス電圧を基準として、自分自身に流れる電流を電圧に変換する第３素子と、
前記第２ノードの電圧と前記バイアス電圧とをその入力とし、前記第２ノードの電圧が前記バイアス電圧と略等しい電圧となるように、前記Ｖ出力端子から出力される電圧を制御する第２の制御回路とを備えることを特徴とするＩ／Ｖ変換回路を提供するものである。
【００１４】
ここで、前記第２のバイアス電流は前記第１のバイアス電流のｍ倍であり、前記カレントミラー回路の第２素子を介して流れる電流は第１素子を介して流れる電流のｍ倍であるのが好ましい。
【００１５】
また、前記カレントミラー回路の第１素子および第２素子はＮ型ＭＯＳトランジスタ、前記第３素子は抵抗素子、前記第１の制御回路および前記第２の制御回路はオペアンプであるのが好ましい。
【００１６】
また、前記バイアス電圧の値を変更する手段を備えるのが好ましい。
【００１７】
また、本発明は、アナログ信号に変換すべきデジタル信号の値に対応する合計電流を発生する電流発生回路と、上記のいずれかに記載のＩ／Ｖ変換回路とを備え、
前記電流発生回路によって発生される合計電流が、前記Ｉ／Ｖ変換回路のＩ入力端子から第１ノードに供給されることを特徴とするＤＡコンバータを提供する。
【００１８】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＩ／Ｖ変換回路およびこれを用いたＤＡコンバータを詳細に説明する。
【００１９】
図１は、本発明のＩ／Ｖ変換回路の一実施形態の構成回路図である。同図に示すＩ／Ｖ変換回路１０は、本発明のＤＡコンバータ（以下、ＤＡＣという）の出力段に用いられる電流／電圧変換回路であり、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１２，１４と、オペアンプ１６，１８と、抵抗素子２０と、電流源２２，２４とを備えている。なお、同図には、電流源２６、負荷ＣＬも示されている。
【００２０】
ここで、ＮＭＯＳ１２，１４は、そのゲートに共通の信号（オペアンプ１６の出力信号）が入力されており、カレントミラー回路を構成する。すなわち、後述するように、ＮＭＯＳ１２，１４には常に同量の電流Ｉｓｉｇ＋Ｉｂ１が流れる。ＮＭＯＳ１２はノードＡとグランドとの間に接続され、ＮＭＯＳ１４はノードＢとグランドとの間に接続されている。
【００２１】
また、オペアンプ１６，１８は、その端子＋と端子−に入力される電圧が等しくなるように、その出力信号の電圧を調整する制御回路である。オペアンプ１６は、その端子＋にノードＡの電圧Ｖｂ１、端子−にバイアス電圧Ｖｂが入力され、その出力信号はＮＭＯＳ１２，１４のゲートに共通に入力されている。オペアンプ１８は、その＋端子にノードＢの電圧Ｖｂ２、端子−にバイアス電圧Ｖｂが入力され、その出力信号は、アナログ信号ＶｏｕｔとしてＶ出力端子から出力されている。
【００２２】
抵抗素子２０は、ノードＢの電圧Ｖｂ２を基準として、自分自身に流れる電流Ｉを電圧Ｖに変換する素子であり、アナログ信号ＶｏｕｔとノードＢとの間に接続されている。抵抗素子２０の抵抗値はＲとする。
【００２３】
電流源２２は、電流量を微調整するためのバイアス電流Ｉｂ１を発生し、ノードＡに供給する電流発生回路であり、電源とノードＡとの間に接続されている。同様に、電流源２４は、電流量を微調整するためのバイアス電流Ｉｂ２を発生し、ノードＢに供給する電流発生回路であり、電源とノードＢとの間に接続されている。
【００２４】
なお、電流源２６は、本発明のＤＡＣにおいて、アナログ信号Ｖｏｕｔに変換すべきデジタル信号の値に対応する合計電流Ｉｓｉｇを発生する電流発生回路であり、電源とノードＡとの間に接続されている。電流源２６が発生する合計電流Ｉｓｉｇは、Ｉ／Ｖ変換回路１０のＩ入力端子からノードＡに供給される。本発明のＤＡＣは、基本的に、この電流発生回路と、図１に示すＩ／Ｖ変換回路１０とによって構成される。
【００２５】
以下、Ｉ／Ｖ変換回路１０の動作を説明する。
【００２６】
電流源２６からは、Ｉ入力端子を介してノードＡに合計電流Ｉｓｉｇが供給される。この合計電流Ｉｓｉｇは、本発明のＤＡＣがアナログ信号Ｖｏｕｔに変換すべきデジタル信号の値に応じて変化する。
【００２７】
Ｉ／Ｖ変換回路１０では、ノードＡの電圧Ｖｂ１が、合計電流Ｉｓｉｇの変化に関わらず、バイアス電圧Ｖｂと常に同じ電圧となるように、オペアンプ１６の出力信号の電圧が変化する。オペアンプ１６の出力信号はＮＭＯＳ１２のゲートに入力され、ＮＭＯＳ１２のオン抵抗が変化する。これにより、ノードＡの電圧Ｖｂ１は、合計電流Ｉｓｉｇの変化に関わらず、常にバイアス電圧Ｖｂと同じ電圧となるように制御される。
【００２８】
このように、Ｉ／Ｖ変換回路１０では、ノードＡの電圧Ｖｂ１、すなわち本発明のＤＡＣにおいて、デジタル信号の値に応じた合計電流Ｉｓｉｇを発生する電流源２６となるＭＯＳトランジスタのソース・ドレイン間の電圧Ｖｄｓが、常に一定電圧となるように制御されるため、ＤＡＣのリニアリティ不良を解消することができる。
【００２９】
ＮＭＯＳ１２，１４は、前述のようにカレントミラー回路を構成する。ＮＭＯＳ１２には、電流源２６から供給される合計電流Ｉｓｉｇと電流源２２から供給されるバイアス電流Ｉｂ１とを加算した電流Ｉｓｉｇ＋Ｉｂ１が流れる。従って、ＮＭＯＳ１２と同様に、オペアンプ１６の出力信号に応じてＮＭＯＳ１４のオン抵抗が変化し、ＮＭＯＳ１４には、常にＮＭＯＳ１２と同量の電流Ｉｓｉｇ＋Ｉｂ１が流れる。
【００３０】
Ｖ出力端子から出力されるアナログ信号Ｖｏｕｔの電圧、すなわちオペアンプ１８の出力信号の電圧は、ノードＢの電圧Ｖｂ２とバイアス電圧Ｖｂとが常に同じ電圧となるように変化する。前述のように、ＮＭＯＳ１４を介して流れる電流はＩｓｉｇ＋Ｉｂ１であるから、抵抗素子２０を流れる電流は、Ｉｓｉｇ＋Ｉｂ１−Ｉｂ２となる。ここで、Ｉｂ１≒Ｉｂ２であれば、抵抗素子２０を流れる電流はＩｓｉｇとなる。
【００３１】
抵抗素子２０を流れる電流Ｉｓｉｇは抵抗素子ＲによりＩ／Ｖ変換され、アナログ信号Ｖｏｕｔ＝Ｉｓｉｇ・Ｒ＋Ｖｂ２として出力される。ここで、Ｖｂ１≒Ｖｂ２≒Ｖｂであるから、アナログ信号Ｖｏｕｔ＝Ｉｓｉｇ・Ｒ＋Ｖｂとなる。
【００３２】
すなわち、アナログ信号Ｖｏｕｔの電圧は、ノードＢの電圧Ｖｂ２≒バイアス電圧Ｖｂにクランプされる。このため、ＤＡＣのアナログ信号Ｖｏｕｔを利用する後段回路の入出力特性に応じてバイアス電圧Ｖｂを適宜設定することにより、アナログ信号Ｖｏｕｔの出力レベルを変換することができ、後段回路へのアナログ信号Ｖｏｕｔの伝達を容易にすることができる。
【００３３】
また、アナログ信号Ｖｏｕｔの電圧は、バイアス電流Ｉｂ１，Ｉｂ２の値に依存しない。従って、バイアス電流Ｉｂ１，Ｉｂ２の値を制御する回路が不要であり、回路規模を削減することができるため、コストダウンが可能である。また、バイアス電流Ｉｂ１，Ｉｂ２は、信号の最大周波数に応じた一定値以上の最小値に設定することができるため、消費電流の削減も可能である。さらに、負荷ＣＬは、オペアンプ１８により直接駆動されるため、例えばＩｓｉｇ＝０となり、抵抗素子２０に電流が流れない場合であっても、インピーダンスが高くなることはなく、従って通過帯域が狭くなることもない。
【００３４】
次に、図１に示すＩ／Ｖ変換回路１０において、出力増幅率を変更する場合を説明する。
【００３５】
図２は、本発明のＩ／Ｖ変換回路の別の実施形態の構成回路図である。同図に示すＩ／Ｖ変換回路３０は、図１に示すＩ／Ｖ変換回路１０において、電流源２４およびＮＭＯＳ１４の代わりに、それぞれ流れる電流がｍ倍の電流源２４’およびＮＭＯＳ１４’を用いて構成されている。Ｉ／Ｖ変換回路３０のこれ以外の構成は、Ｉ／Ｖ変換回路１０と同じであるから、同一要素に同一符号を付してその繰り返しの説明は省略する。
【００３６】
図３は、電流源の一実施形態の構成回路図である。同図に示すように、電流源２２，２４’は、例えばＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）３２，３４によって構成される。ここで、ＰＭＯＳ３２は、電源とノードＡとの間に接続され、ＰＭＯＳ３４は、電源とノードＢとの間に接続されている。また、ＰＭＯＳ３２，３４のゲートには信号Ｖｇａｔｅが共通に入力され、カレントミラー回路が構成されている。
【００３７】
ここで、ＰＭＯＳ３４のトランジスタサイズはＰＭＯＳ３２のトランジスタサイズのｍ倍である。従って、電流源２２によって発生されるバイアス電流をＩｂとすると、電流源２４’によって発生されるバイアス電流はｍＩｂとなる。
【００３８】
同様に、カレントミラー回路を構成するＮＭＯＳ１４’のトランジスタサイズはＮＭＯＳ１２のトランジスタサイズのｍ倍である。従って、ＮＭＯＳ１２を流れる電流がＩｓｉｇ＋Ｉｂであるから、ＮＭＯＳ１４’を流れる電流はｍ（Ｉｓｉｇ＋Ｉｂ）となる。
【００３９】
従って、Ｖ出力端子から出力されるアナログ信号Ｖｏｕｔは下記式で表される。すなわち、
【００４０】
なお、図１および図２に示す実施形態では、カレントミラー回路としてＮＭＯＳ１２，１４を、また、制御回路としてオペアンプ１６，１８をそれぞれ用いて、Ｉ／Ｖ変換回路を実現する具体例を挙げて説明している。しかし、本発明はこれに限定されず、同じ機能を実現する他の手段を用いて本発明のＩ／Ｖ変換回路を実現してもよい。また、バイアス電圧Ｖｂの設定手段を備え、後段回路の入出力特性に応じてＶｂを可変に設定可能とするのが好ましい。
【００４１】
また、本発明のＤＡＣは、電流発生回路の出力段に、図１および図２に一例を示す本発明のＩ／Ｖ変換回路を用いたものである。電流発生回路は、アナログ信号に変換すべきデジタル信号の値に対応した合計電流を発生するものであれば何ら制限はなく、従来公知のものがいずれも利用可能である。
【００４２】
本発明は、基本的に以上のようなものである。
以上、本発明のＩ／Ｖ変換回路およびこれを用いたＤＡコンバータについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００４３】
【発明の効果】
以上詳細に説明した様に、本発明によれば、ＤＡＣのリニアリティ不良を解消し、後段回路の入出力特性に応じて、アナログ信号の出力レベルを変換することができるのはもちろん、アナログ信号Ｖｏｕｔの電圧がバイアス電流の値に依存しないため、バイアス電流の値を制御する回路が不要であり、回路規模を削減することができるため、コストダウンが可能である。また、バイアス電流は、信号の最大周波数に応じた一定値以上の最小値に設定することができるため、同時に消費電流の削減も可能である。さらに、負荷が、第２の制御回路により直接駆動されるため、第３素子に電流が流れない場合であっても、アナログ信号の通過帯域が狭くなるのを防ぐことができる。
【図面の簡単な説明】
【図１】 本発明のＩ／Ｖ変換回路の一実施形態の構成回路図である。
【図２】 本発明のＩ／Ｖ変換回路の別の実施形態の構成回路図である。
【図３】 電流源の一実施形態の構成回路図である。
【図４】 従来のＩ／Ｖ変換回路の一例の構成回路図である。
【符号の説明】
１０，３０，４０ Ｉ／Ｖ変換回路
１２，１４，１４’，４２，４４ Ｎ型ＭＯＳトランジスタ
１６，１８，４６，４８ オペアンプ
２０，５２ 抵抗素子
２２，２４，２４’，２６，５４，５６ 電流源
３２，３４ Ｐ型ＭＯＳトランジスタ
Claims (5)
- Ｉ入力端子から電流が供給される第１ノードとグランドとの間に接続された第１素子、および前記第１ノードに供給される電流がカレントミラーされる第２ノードとグランドとの間に接続された第２素子を有するカレントミラー回路と、
前記第１ノードに第１のバイアス電流を供給し、前記第１ノードに供給される電流量を調整する第１のバイアス電流発生回路と、
前記第１ノードの電圧とバイアス電圧とをその入力とし、前記第１ノードの電圧が前記バイアス電圧と略等しい電圧となるように、前記カレントミラー回路の第１素子および第２素子を制御する第１の制御回路と、
前記第２ノードに第２のバイアス電流を供給し、前記第２ノードに供給される電流量を調整する第２のバイアス電流発生回路と、
前記第２ノードとＶ出力端子との間に接続され、前記バイアス電圧を基準として、自分自身に流れる電流を電圧に変換する第３素子と、
前記第２ノードの電圧と前記バイアス電圧とをその入力とし、前記第２ノードの電圧が前記バイアス電圧と略等しい電圧となるように、前記Ｖ出力端子から出力される電圧を制御する第２の制御回路とを備えることを特徴とするＩ／Ｖ変換回路。 - 前記第２のバイアス電流は前記第１のバイアス電流のｍ倍であり、前記カレントミラー回路の第２素子を介して流れる電流は第１素子を介して流れる電流のｍ倍である請求項１に記載のＩ／Ｖ変換回路。
- 前記カレントミラー回路の第１素子および第２素子はＮ型ＭＯＳトランジスタ、前記第３素子は抵抗素子、前記第１の制御回路および前記第２の制御回路はオペアンプである請求項１または２に記載のＩ／Ｖ変換回路。
- 前記バイアス電圧の値を変更する手段を備える請求項１〜３のいずれかに記載のＩ／Ｖ変換回路。
- アナログ信号に変換すべきデジタル信号の値に対応する合計電流を発生する電流発生回路と、請求項１〜４のいずれかに記載のＩ／Ｖ変換回路とを備え、
前記電流発生回路によって発生される合計電流が、前記Ｉ／Ｖ変換回路のＩ入力端子から第１ノードに供給されることを特徴とするＤＡコンバータ。
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