KR100353837B1 - 향상된 전류구동능력 및 출력전압레벨을 가진 전압레벨쉬프트 회로 - Google Patents

Abstract

본 발명은 차동구조를 가진 1개의 증폭기를 사용하여 기준전압에 응답된 차동전압을 생성하되, 별도의 제어신호를 통해 상기 차동전압의 레벨을 조정할 수 있도록 한 전압레벨 쉬프트 회로를 제공하기 위한 것으로, 이를 위해 본 발명은 외부로부터 인가되는 기준전압에 응답하여 전압 레벨의 조정이 가능한 차동전압을 생성하기 위한 전압레벨 쉬프트 회로에 있어서, 상기 기준전압 및 접지전압을 제1 및 제2 입력전압단으로 각기 입력받는 차동 구조의 입력수단; 상기 입력수단으로부터의 차동 신호를 단일 신호로 변환하기 위한 신호변환수단; 상기 신호변환수단으로부터 출력되는 단일 신호에 응답하여 제1 및 제2 차동전압출력단으로 차동전압을 출력하는 출력수단; 및 제1 및 제2 차동전압제어신호에 응답하여 상기 차동전압의 영역을 임의로 제어하기 위한 공통모드 피드백회로부를 포함한다.

Description

향상된 전류구동능력 및 출력전압레벨을 가진 전압레벨 쉬프트 회로{VOLTAGE LEVEL SHIFT CIRCUIT HAVING IMPROVED OUTPUT CURRENT DRIVABILITY AND OUTPUT VOLTAGE LEVEL}

본 발명은 전압레벨 쉬프트 회로에 관한 것으로, 특히 기준전압생성회로에서 만들어진 기준전압을 다른 회로 블럭에서 요구하는 전압레벨로 변환시켜주되, 단순히 원하는 전압레벨을 전달하는 기능 외에 원하는 차동(differential) 전압 영역으로 변환시켜 전달할 수 있으며 그와 동시에 향상된 전류구동능력을 가지는 전압레벨 쉬프트 회로에 관한 것이다.

본 발명의 전압레벨 쉬프트 회로는 아날로그 신호 전압을 기준전압과의 비교를 통해 디지털 신호로 변환하여 출력하는 아날로그-디지털 변환기(analog-to-digital converter, 이하 ADC라 함) 또는 기준전압이 필요한 아날로그 회로에 널리 적용 가능하다.

도 1은 ADC를 위한 기준전압생성회로 및 전압레벨 쉬프트 회로에 대한 일반적인 블록도이다. 기준전압생성회로(100)는 밴드갭(bandgap) 등과 같은 회로 구조를 사용하여 기준전압(전압 A)을 생성한다. 그리고, ADC(120)는 아날로그 회로의 특성 상 발생할 수 있는 전원공급 노이즈, 클럭 노이즈 등의 영향을 줄이기 위해 일반적으로 차동 구조로 설계되며, 이에 따라 ADC(120)로 입력되는 기준전압 또한 차동값을 가져야 한다.

이를 위해, 전압레벨 쉬프트 회로(110)는 기준전압생성회로(100)로부터 생성된 기준전압(전압 A)을 차동 전압(전압 B, 전압 C)으로 바꿔 ADC(120)로 출력한다.

도 2는 종래의 전압레벨 쉬프트 회로의 내부 블록도로서, 서로 다른 이득을 가지는 증폭기(112, 114)를 구비하여, 기준전압인 전압 A에 응답하여 각각의 증폭기(112, 114)로부터 차동 전압(전압 B, 전압 C)을 생성한다.

그러나, 이러한 종래의 전압레벨 쉬프트 회로의 경우, 공정 시 발생할 수 있는 증폭기 사이의 옵셋(offset) 등으로 인해 실제 생성되는 차동전압, 즉 전압 B와 전압 C의 레벨 차이가 설계했던 레벨값과 달라질 가능성이 있으며, 또한 전류구동능력을 크게 하기 위해 증폭기(112, 114)의 출력 임피던스(impedance)를 작게 할 경우에 증폭기(112, 114)의 전압 이득이 떨어져 입력신호의 옵셋값이 증가되는 문제가 있다.

도 3은 종래의 전압레벨 쉬프트 회로의 다른 내부 블록도로서, 2개의 증폭기를 사용하는 상기 도 2와 달리 차동 구조를 가진 1개의 증폭기(116)를 사용하여, 기준전압생성회로(100)에서 생성된 기준전압(전압 A)을 그 전압이 필요한 회로 블럭으로 구동할 수 있도록 구성되었다. 그러나, 이러한 구조의 전압레벨 쉬프트 회로는 기준전압을 동일한 전압으로는 구동할 수 있지만 그 영역을 상기 도 2에서와 같이 변환시킬 수 없는 문제가 있다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 차동구조를 가진 1개의 증폭기를 사용하여 기준전압에 응답된 차동전압을 생성하되, 별도의 제어신호를 통해 상기 차동전압의 레벨을 조정할 수 있도록 한 전압레벨 쉬프트 회로를제공하는데 그 목적이 있다.

도 1은 ADC를 위한 기준전압생성회로 및 전압레벨 쉬프트 회로에 대한 일반적인 블록도.

도 2는 종래의 전압레벨 쉬프트 회로에 대한 내부 블록도.

도 3은 종래의 전압레벨 쉬프트 회로의 다른 내부 블록도.

도 4는 본 발명의 전압레벨 쉬프트 회로에 대한 블록도.

도 5는 본 발명의 일실시예에 따른 전압레벨 쉬프트 회로의 내부 회로도.

* 도면의 주요 부분에 대한 설명

300 : 입력단

310 : 입력부하단

320 : 신호변환부

330 : 출력단

340 : 공통모드 피드백회로부

상기 목적을 달성하기 위한 본 발명은, 외부로부터 인가되는 기준전압에 응답하여 전압 레벨의 조정이 가능한 차동전압을 생성하기 위한 전압레벨 쉬프트 회로에 있어서, 상기 기준전압 및 접지전압을 제1 및 제2 입력전압단으로 각기 입력받는 차동 구조의 입력수단; 상기 입력수단으로부터의 차동 신호를 단일 신호로 변환하기 위한 신호변환수단; 상기 신호변환수단으로부터 출력되는 단일 신호에 응답하여 제1 및 제2 차동전압출력단으로 차동전압을 출력하는 출력수단; 및 제1 및 제2 차동전압제어신호에 응답하여 상기 차동전압의 영역을 임의로 제어하기 위한 공통모드 피드백회로부를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 전압레벨 쉬프트 회로에 대한 블록도로서, 차동 구조를 가진 1개의 증폭기(200)를 사용하여, 기준전압생성회로(100)에서 생성된 기준전압(전압 A)에 응답된 차동전압을 생성한다.

도 4에 도시된 전압레벨 쉬프트 회로의 블록도가 상기 도 3의 블록도와 유사한 듯 보이나, 본 발명의 전압레벨 쉬프트 회로에 구비된 증폭기(200)는 차동전압제어신호(CN, CP)를 가지는 공통모드 피드백회로로 구성되어,차동전압제어신호(CN, CP)의 전압 레벨을 조절하여 출력되는 차동전압을 원하는 영역에 위치할 수 있게 한다.

상기 도 4의 전압레벨 쉬프트 회로의 내부 회로도는 도 5에 도시되어 있다.

도 5는 본 발명의 일실시예에 따른 전압레벨 쉬프트 회로의 내부 회로도이다.

도면에 도시된 바와 같이, 본 발명의 전압레벨 쉬프트 회로는 기준전압생성회로로부터 인가되는 기준전압 및 접지전압을 제1 및 제2 입력전압단(INN, INP)으로 각기 입력받는 차동 구조의 입력단(300), 상기 입력단(300)에 연결된 입력부하단(310), 상기 입력단(300)으로부터의 차동 신호를 단일 신호로 변환하는 신호변환부(320), 상기 신호변환부(320)로부터 출력되는 단일 신호에 응답하여 제1 및 제2 차동전압출력단(OUTN, OUTP)으로 차동전압을 출력하는 출력단(330) 및 차동전압제어신호(CN, CP)에 응답하여 상기 출력단(330)의 차동전압영역을 임의로 제어하는 공통모드 피드백회로부(340)로 이루어진다.

구체적으로, 차동 구조의 입력단(300)은 제1 및 제2 입력전압단(INN, INP)에 게이트가 연결되는 1쌍의 PMOS 트랜지스터(P2, P1)로 구성되고, 입력부하단(310)은 PMOS 트랜지스터(P2, P1)의 각 드레인단과 접지전원단 사이에 다이오드 접속된 1쌍의 NMOS 트랜지스터(N2, N1)로 이루어진다.

그리고, 신호변환부(320)는 전류 미러로 구성되는 2개의 PMOS 트랜지스터(P3, P4), PMOS 트랜지스터(P3, P4)의 각 드레인단과 접지전원단 사이에 각각 연결되되, 자신의 게이트단이 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 공통 드레인단에 연결되는 NMOS 트랜지스터(N3), 자신의 게이트단이 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)의 공통 드레인단에 연결되는 NMOS 트랜지스터(N4)로 이루어진다.

또한, 공통모드 피드백회로부(340)는 게이트단으로 차동전압제어신호(CN, CP)를 각각 인가받는 PMOS 트랜지스터(P8, P9), PMOS 트랜지스터(P8, P9)의 드레인단 및 접지전원단 사이에 각각 연결되되 PMOS 트랜지스터(P8)의 드레인단에 서로의 게이트단이 공통 연결되는 2개의 NMOS 트랜지스터(N8, N9)를 구비한다.

마지막으로, 출력단(330)은 신호변환부(320)로부터 출력되는 단일신호를 게이트단으로 각각 입력받는, 전류 미러로 구성된 2개의 PMOS 트랜지스터(P5, P6)와 자신의 드레인단이 제2 차동전압출력단(OUTP)에 연결되는 PMOS 트랜지스터(P7), PMOS 트랜지스터(P5, P6)의 드레인단 및 접지전원단 사이에 각각 연결되되 PMOS 트랜지스터(P6)의 드레인단에 서로의 게이트단이 공통 연결되는 2개의 NMOS 트랜지스터(N5, N6), 게이트가 NMOS 트랜지스터(N9)의 드레인단과 NMOS 트랜지스터(N5, N6)의 공통 게이트단에 공통연결되고 자신의 드레인단이 제1 차동전압출력단(OUTN)에 연결되는 NMOS 트랜지스터(N7)로 이루어진다.

상기와 같이 구성된 본 발명의 전압레벨 쉬프트 회로에 대한 동작을 아래에 설명한다.

먼저, 기준전압생성회로에서 생성된 기준전압은 제1 입력전압단(INN) 또는 제2 입력전압단(INP)을 통해 PMOS 트랜지스터(P2) 또는 PMOS 트랜지스터(P1)의 게이트단으로 인가된다. 이때, 상기 기준전압이 인가되는 나머지 입력전압단에는 접지전압이 인가된다. 즉, 제1 입력전압단(INN)으로 상기 기준전압이 인가되면, 제2 입력전압단(INP)으로는 접지전압이 인가되고, 제2 입력전압단(INP)으로 상기 기준전압이 인가되면, 제1 입력전압단(INN)으로는 접지전압이 인가된다.

상기와 같이 제1 및 제2 입력전압단(INN, INP)으로 인가된 두 입력신호는 신호변환부(320)의 NMOS 트랜지스터(N3, N4)와 PMOS 트랜지스터(P3, P4)를 거쳐 단일 신호로 변환되고, 변환된 단일 신호는 출력단(330)의 PMOS 트랜지스터(P5, P6, P7)와 NMOS 트랜지스터(N5, N6, N7)를 거쳐 제1 및 제2 차동전압출력단(OUTN, OUTP)으로 차동전압을 출력하게 된다. 이때, PMOS 트랜지스터(P7)의 드레인단에 연결된 제2 차동전압출력단(OUTP)으로 전류가 흘러 나가고, 이 전류가 구동될 회로(도면에 도시되지 않음)를 거쳐 다시 NMOS 트랜지스터(N7)의 드레인단에 연결된 제1 차동전압출력단(OUTN)으로 흘러들어가 접지전원단으로 흘러간다. 이러한 구조는 일방적으로 전류가 밖으로 나가거나 들어오는 종래의 전압레벨 쉬프트 회로와 다르게, 출력된 전류(제2 차동전압출력단(OUTP)에서 나온 전류)가 다시 회로로 들어오도록(제1 차동전압출력단(OUTN)으로 들어오는 전류) 구성함으로써 전류 구동 능력을 높인다.

좀더 구체적으로 설명하면 다음과 같다.상기 제1 입력전압단(INN)으로 접지전압이 인가되고 상기 제2 입력전압단(INP)으로 기준전압이 인가될때는, 상기 PMOS 트랜지스터(P2)는 턴온되고 PMOS 트랜지스터(P1)로는 기준전압이 인가된다.여기서, 상기 기준전압은 접지전압과 전원전압 사이의 전위 레벨을 갖는다.따라서, 상기 턴온된 PMOS 트랜지스터(P2)의 소스와 드레인 단자간에 전류패스가 형성되고, 이어서 NMOS 트랜지스터(N2)가 턴온되며, 상기 NMOS 트랜지스터(N2)의 드레인단의 전압에 의하여 NMOS 트랜지스터(N4)가 턴온되게 된다.이어서, NMOS 트랜지스터(N4)가 턴온되므로 NMOS 트랜지스터(N4)의 드레인단자의 전위레벨은 접지전압이 되고 PMOS 트랜지스터 P5, P6, P7를 턴온시킨다.이때, 상기 출력단(330)은 커런트 미러로 구성되므로, 상기 신호 변환부(320)의 출력 전압을 안정화 시키는 역할을 한다.따라서, 전류원(341)의 일측에 연결되는 PMOS 트랜지스터(P7)는 상기 전류원에 의한 전압을 제2 차동전압출력단(OUTP)로 출력하고 접지전압에 연결되는 NMOS 트랜지스터(N7)은 접지전압을 제1 차동전압출력단(OUTN)으로 인가하게 된다.또한, 공통모드 피드백회로부(340)는 제1 및 제2 차동전압출력단(OUTN, OUTP)으로 출력되는 차동전압영역을 차동전압제어신호(CN, CP)의 전압 레벨을 중심으로 위치하게 하는 데, 이를 위해 제1 차동전압출력단(OUTN) 및 제2 차동전압출력단(OUTP)의 전압 중간값을 차동전압제어신호(CP)의 전압레벨로 인가하고, 원하는 차동전압영역의 중간값을 차동전압제어신호(CN)의 전압레벨로 인가한다. 이때, 공통모드 피드백회로부(340)의 출력인 NMOS 트랜지스터(N9)의 드레인 전압이 NMOS 트랜지스터(N5, N6, N7)의 게이트 전압으로 인가되어 제1 및 제2 차동전압출력단(OUTN, OUTP)의 전압 중간값이 차동전압제어신호(CN)의 전압레벨에 따라 움직이도록 네거티브(negative) 피드백이 걸리게 된다. 이 원리는 증폭기의 동작 특성에 따라 차동전압제어신호(CN, CP)가 차동 입력쌍이 되며, 두 신호의 입력단 사이에 가상의 접지전원단(virtual ground)이 형성되어 특성상 같은 전압 레벨값을 가지게 된다. 따라서, 차동전압제어신호(CN)의 전압 레벨에 따라 다른 차동전압제어신호(CP)의 전압 레벨이 결정되고, 제1 및 제2 차동전압출력단(OUTN, OUTP)의 전압 중간값이 차동전압제어신호(CP)의 전압 레벨이 됨으로써 결과적으로 원하는 전압을 중심으로 출력되는 차동전압영역을 이동시킬 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 종래의 회로에 비해 전류구동능력이 뛰어나며, 기준전압을 차동 전압으로 바꾸어주는 동시에 원하는 전압 영역으로 바꿀 수 있어 ADC 등에 적용되어 유용하게 사용될 수 있다.

Claims (5)

1. 외부로부터 인가되는 기준전압에 응답하여 전압 레벨의 조정이 가능한 차동전압을 생성하기 위한 전압레벨 쉬프트 회로에 있어서,

   상기 기준전압 및 접지전압을 제1 및 제2 입력전압단으로 각기 입력받는 차동 구조의 입력수단;

   상기 입력수단으로부터의 차동 신호를 단일 신호로 변환하기 위한 신호변환수단;

   상기 신호변환수단으로부터 출력되는 단일 신호에 응답하여 제1 및 제2 차동전압출력단으로 차동전압을 출력하는 출력수단; 및

   제1 및 제2 차동전압제어신호에 응답하여 상기 차동전압의 영역을 임의로 제어하기 위한 공통모드 피드백회로부

   를 포함하여 이루어지는 전압레벨 쉬프트 회로.
2. 제 1 항에 있어서, 상기 입력수단은,

   자신의 게이트단이 상기 제1 또는 제2 입력전압단에 각각 연결되는 제1 및 제2 PMOS 트랜지스터;

   상기 제1 및 제2 PMOS 트랜지스터의 각 드레인단과 접지전원단 사이에 다이오드 접속된 제1 및 제2 NMOS 트랜지스터

   를 포함하여 이루어지는 전압레벨 쉬프트 회로.
3. 제 2 항에 있어서, 상기 신호변환수단은,

   전류 미러로 구성되는 제3 및 제4 PMOS 트랜지스터;

   상기 제3 및 제4 PMOS 트랜지스터의 각 드레인단과 접지전원단 사이에 연결되되 자신의 게이트단이 상기 제1 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 공통 드레인단에 연결되는 제3 NMOS 트랜지스터; 및

   자신의 게이트단이 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 공통 드레인단에 연결되는 제4 NMOS 트랜지스터

   를 포함하여 이루어지는 전압레벨 쉬프트 회로.
4. 제 3 항에 있어서, 상기 공통모드 피드백회로부는,

   자신의 게이트단으로 상기 제1 및 제2 차동전압제어신호를 각각 입력받는 제5 및 제6 PMOS 트랜지스터;

   상기 제5 및 제6 PMOS 트랜지스터의 드레인단 및 접지전원단 사이에 각각 연결되되 상기 제5 PMOS 트랜지스터의 드레인단에 서로의 게이트단이 공통 연결되는 제4 및 제5 NMOS 트랜지스터

   를 포함하여 이루어지는 전압레벨 쉬프트 회로.
5. 제 4 항에 있어서, 상기 출력수단은,

   상기 신호변환수단으로부터 출력되는 단일신호를 게이트단으로 각각 입력받는 전류 미러 구성의 제7 및 제8 PMOS 트랜지스터;

   자신의 드레인단이 상기 제1 차동전압출력단에 연결되는 제9 PMOS 트랜지스터;

   상기 제7 및 제8 PMOS 트랜지스터의 드레인단과 접지전원단 사이에 각각 연결되되 상기 제8 PMOS 트랜지스터의 드레인단에 서로의 게이트단이 공통 연결되는 제6 및 제7 NMOS 트랜지스터; 및

   게이트가 상기 제5 NMOS 트랜지스터의 드레인단과 상기 제6 및 제7 NMOS 트랜지스터의 공통 게이트단에 공통연결되고 자신의 드레인단이 상기 제2 차동전압출력단에 연결되는 제8 NMOS 트랜지스터

   를 포함하여 이루어지는 전압레벨 쉬프트 회로.