KR101058865B1 - 다중 전원 전압 시스템을 위한 단일 전원 전압 패스 게이트레벨 변환기 - Google Patents

다중 전원 전압 시스템을 위한 단일 전원 전압 패스 게이트레벨 변환기 Download PDF

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Abstract

본 발명은 저 전력 고성능 반도체 디자인을 위한 다중 전원 전압 시스템에서 사용되는 레벨 변환기에 관한 것으로, 보다 상세하게는 저 전력 소모와 고속 동작을 동시에 수행하며 단일 전원 전압만을 이용한다는 장점을 가지는 다중 전원 전압 시스템을 위한 단일 전원 전압 패스 게이트 레벨 변환기에 관한 것이다. 이는 저 전원 전압의 입력 신호(IN)를 받아들이는 입력 데이터 공급 회로부(110); 상기 입력 데이터 공급 회로부(110)로부터 입력 데이터를 받아들여 반전시켜 출력하는 데이터 반전 회로부(130); 상기 데이터 반전 회로부(130)의 출력에 의해 피드백되는 피드백(feedback) 회로부(120); 및 상기 데이터 반전 회로부(130)의 출력을 반전시켜 출력하는 데이터 출력 버퍼(140)를 구비하며, 상기 입력 데이터 공급 회로부(110), 상기 데이터 반전 회로부(130), 상기 피드백(feedback) 회로부(120), 및 상기 데이터 출력 버퍼(140) 모두 고 전원 전압(VDDH)에 의해서 구동되도록 구성하여 고 전원 전압(VDDH)의 단일 전원 전압만을 필요로한다.

Description

다중 전원 전압 시스템을 위한 단일 전원 전압 패스 게이트 레벨 변환기{Single supply pass gate level converter for multiple supply voltage systems}
본 발명은 저 전력 고성능 반도체 디자인을 위한 다중 전원 전압 시스템에서 사용되는 레벨 변환기에 관한 것으로, 보다 상세하게는 저 전력 소모와 고속 동작을 동시에 수행하며 단일 전원 전압만을 이용한다는 장점을 가지는 다중 전원 전압 시스템을 위한 단일 전원 전압 패스 게이트 레벨 변환기에 관한 것이다.
저 전력 반도체 집적 회로 구현을 위해 전원 전압을 하강시키는 것은 전력 소모 감소에 효과적인 방법이다. 이는 문헌 1 (R. K. Krishnamurthy, A. Alvandpour, V. De, and S. Borkar, "High-performance and low-power challenges for sub-70nm microprocessor circuits," Proc. IEEE Custom Integrated Circuits Conference, May 2002, pp.125-128)에 기재되어 있다. 그러나 이 방법은 시스템의 속도 역시 감소시키므로 전체 성능을 떨어뜨리게 된다.
따라서 전체 시스템의 성능은 그대로 유지시키면서 전력 소모를 감소시키기 위해 다중 전원 전압 시스템(Multiple supply voltage system)이 제안되었다. 이는 문헌 2 (K. Usami, M. Igarashi, F. Minami, T. Ishikawa, M. Kanazawa, M. Ichida, and K. Nogami, "Automated low-power technique exploiting multiple supply voltages applied to a media processor," IEEE J. Solid-State Circuits, March 1998, vol.33, no.3, pp.463-472)에 기재되어 있다. 여기에 기재된 다중 전원 전압 시스템은 동적 전력(Dynamic power) 뿐만 아니라 누설 전력(Leakage power)을 줄이는데도 매우 효과적인 기법이다.
그러나, 저 전원 전압(Low supply voltage) 레벨의 데이터가 고 전원 전압(High supply voltage) 레벨의 게이트를 구동시키는 경우 피모스 트랜지스터(PMOS transistor)가 완전히 턴-오프(turn-off) 되지 않아 정적 전류(static current)가 흐르게 된다. 이는 문헌 3 (K. Usami and M. Horowitz, "Clustered voltage scaling technique for low-power design," Proc. International Symposium on Low Power Design, April 1995, pp.3-8)에 기재되어 있다. 이러한 정적 전류의 패스(path)를 차단시키려면 저 전원 전압 레벨의 데이터를 고 전원 전압 레벨의 데이터로 변환하는 레벨 변환기 (Level converter, LC)의 사용이 필수적이다. 따라서 레벨 변환기의 추가 삽입의 효과를 최소화 시키려면 면적(area), 전력(power), 지연시간(delay)을 모두 최소화시켜야 한다. 이를 위해 적은 수의 트랜지스터로 구성된 저 전력 소모의 고속 동작이 가능한 레벨 변환기가 요구되며, 또한 배치의 용이성을 높이려면 단일 전원 전압(single supply voltage)만을 사용하는 레벨 변환기가 필요하다.
그럼에도 불구하고, 종래의 레벨 변환기들인 패스-트랜지스터 하프 래치 (Pass-transistor half latch)는 문헌 4 (F. Ishihara, F. Sheikh, and B. Nikolic, "Level conversion for dual-supply systems,", IEEE Transation VLSI System, February 2004, vol.12, no.2, pp.185-195)와 단일 전원 레벨 변환기(Single supply level converter; SSLC)는 문헌 5 (R. Puri, L. Stok, J. Cohn, D. Kung, D. Pan, D. Sylvester, A. Srivastava, and S. Kulkarni, "Pushing ASIC performance in a power envelope," Proc. 40th Design Automation Conference, June 2003, pp. 788-793)와 문헌 6 (US 7,336,100 B2 (Anthony Correale, Rajiv V. Joshi, David S. Kung, Zhigang Pan, and Ruchir Puri) 2006. 08. 23.)에 기재되어 있는데, 이들 모두는 상술한 조건들을 모두 만족시키지는 못하고 있다.
다시 말하면, 다중 전원 전압 시스템에서 레벨 변환기의 추가 삽입의 효과를 최소화 시키고 배치의 용이성을 높이려면, 적은 수의 트랜지스터로 구성되고 전력 소모가 낮고 동작 속도가 빠르며, 단일 전원 전압만을 사용하는 레벨 변환기가 필요하지만, 종래의 레벨 변환기들인 패스-트랜지스터 하프 래치는 저 전력 소모 및 고속 동작은 가능하나 두 개의 전원 전압을 사용하기 때문에 배치에 어려움이 따르고, SSLC는 단일 전원 전압을 사용하는데 반해 동작 속도가 느리고 전력 소모가 크다는 단점이 있다. 이 외의 종래의 레벨 변환기들 역시 유사한 문제점을 지닌다.
부언하면, 다중 전원 전압 시스템에서는 레벨 변환기의 사용이 필수적이므로 다양한 레벨 변환기들에 대한 디자인이 이루어지고 있으며, 종래의 레벨 변환기로는 본 발명에서 참조한 패스-트랜지스터 하프 래치(Pass-transistor half latch) 및 단일 전원 레벨 변환기(Single supply level converter, SSLC) 외에도 교차결합 피모스 쌍 레벨 변환기 (Cross-coupled PMOS pair level converter), STR5, 커패시티브 기반 레벨 변환기 (Capacitive based level converter) 등이 제안되었다.
현재 다중 전원 전압 시스템을 사용하는 일부 반도체 회로에서는 레벨 변환기를 삽입하여 사용하고 있다.
본 발명이 해결하고자 하는 기술적 과제는 다중 전원 전압 시스템에서 레벨 변환기의 추가 삽입의 효과를 최소화 시키고 배치의 용이성을 높이려면, 적은 수의 트랜지스터로 구성되고 전력 소모가 낮고 동작 속도가 빠르며, 단일 전원 전압만을 사용하는 레벨 변환기를 제공하는데 그 목적이 있다.
본 발명은 다중 전원 전압 시스템에서 사용되는 저 전력 소모와 고속 동작을 동시에 수행하며 단일 전원 전압을 이용하는 레벨 변환기를 제공한다.
본 발명에 의한 다중 전원 전압 시스템을 위한 단일 전원 전압 패스 게이트 레벨 변환기(Single supply pass gate level converter, SPLC)는 종래의 고성능의 패스-트랜지스터 하프 래치(Pass-transistor half latch)와 단일 전원 전압을 이용하는 단일 전원 레벨 변환기(Single supply level converter, SSLC)의 장점만을 취한다.
단일 전원 전압만을 사용하기 위해 종래 패스-트랜지스터 하프 래치의 저 전원 전압으로 구동되는 엔모스 패스 트랜지스터(NMOS pass transistor)를 입력값에 의해 구동되는 피모스 패스 트랜지스터(PMOS pass transistor)로 대체하였고, 이 피모스 패스 트랜지스터의 본체(body) 단자와 소스(source) 단자를 접합하여 항상 순방향 본체 바이어스(forward body bias)를 유지시킴으로써 빠른 동작 속도를 제공하는 레벨 변환기를 제공한다.
본 발명은 상기 과제를 달성하기 위하여, 다중 전원 전압 시스템(Multi supply voltage system)에 이용되는 레벨 변환기 (Level converter)에 있어서
저 전원 전압의 입력 신호(IN)를 받아들이는 입력 데이터 공급 회로부(110);
상기 입력 데이터 공급 회로부(110)로부터 입력 데이터를 받아들여 반전시켜 출력하는 데이터 반전 회로부(130);
상기 데이터 반전 회로부(130)의 출력에 의해 피드백되는 피드백(feedback) 회로부(120); 및
상기 데이터 반전 회로부(130)의 출력을 반전시켜 출력하는 데이터 출력 버퍼(140)를 구비하며,
상기 입력 데이터 공급 회로부(110), 상기 데이터 반전 회로부(130), 상기 피드백(feedback) 회로부(120), 및 상기 데이터 출력 버퍼(140) 모두 고 전원 전압(VDDH)에 의해서 구동되도록 구성하여 고 전원 전압(VDDH)의 단일 전원 전압만을 필요로하는 단일 전원 전압 패스 게이트 레벨 변환기를 제공한다.
바람직하기로는 상기 입력 데이터 공급 회로부(110)는 피모스 패스 트랜지스터(PMOS pass transistor)를 구비함을 특징으로 한다.
바람직하기로는 상기 입력 데이터 공급 회로부(110)의 피모스 패스 트랜지스터의 게이트는 입력 신호와 묶여 있으므로 피모스 패스 트랜지스터의 켜짐/꺼짐(On/Off)은 입력 신호에 의해 결정됨을 특징으로 한다.
바람직하기로는 상기 입력 데이터 공급 회로부(110)의 피모스 패스 트랜지스터는 본체(body) 단자와 소스(source) 단자를 접합하여 항상 순방향 본체 바이어 스(forward body bias)를 유지시킴으로써 동작속도를 향상시킴을 특징으로 한다.
바람직하기로는 상기 데이터 반전 회로부(130)는 엔모스 트랜지스터(M3)와 피모스 트랜지스터(M2)로 구성된 인버터(inverter)로서, 상기 엔모스 트랜지스터(M3)는 상기 입력 신호(IN)에 의해, 상기 피모스 트랜지스터(M2)는 입력 데이터 공급 회로부(110)의 출력값에 의해 켜짐과 꺼짐이 결정되어 레벨이 변환된 반전된 입력신호(INb)를 출력하는 역할을 함을 특징으로 한다.
바람직하기로는 상기 피드백 회로부(120)는 피모스 트랜지스터(M1)로 구성되어, 상기 데이터 반전 회로부(130)의 출력값에 의해 피드백되어 켜짐과 꺼짐이 결정되고, 켜지는 경우 공급 전원 전압인 고 전원 전압이 데이터 반전 회로부(130)의 입력이 되어 데이터 반전 회로부(130)의 피모스 트랜지스터(M2)가 완전히 꺼지게 하는 역할을 수행함을 특징으로 한다.
바람직하기로는 상기 데이터 출력 버퍼(140)는 인버터(INV1)로서 데이터 반전 회로부(130)에서의 출력값을 입력받아 반전시킨 신호를 출력함을 특징으로 한다.
바람직하기로는 상기 입력 신호(IN)가 논리 레벨 로우(Low, '0')일 때, 데이터 반전 회로부(130)의 엔모스 트랜지스터(M3)는 꺼지고, 입력 데이터 공급 회로부(110)의 피모스 패스 트랜지스터(M4)는 켜져서 피모스 트랜지스터 문턱 전압(threshold voltage, Vtp) 크기의 전압값(|Vtp|)을 출력으로 가지며, 이 값이 고 전원 전압으로 구동되는 데이터 반전 회로부(130)의 피모스 트랜지스터(M2)의 게이트에 입력으로 들어가게 되는데 이 때, 피모스 트랜지스터 문턱 전압이 완전한 논 리 레벨 로우로 동작하면 피모스 트랜지스터(M2)가 완전하게 켜지고 따라서 데이터 반전 회로부(130)의 출력은 고 전원 전압이 되며, 피모스 트랜지스터 문턱 전압이 완전한 논리 레벨 로우로 동작하지 않는 경우 피모스 트랜지스터(M2)는 약하게 켜지게 되고 따라서 데이터 반전 회로부(130)의 출력은 완전한 논리 레벨 로우로 동작할 때 보다는 조금 늦게 고 전원 전압이 되고, 이와 같이 완전한 논리 레벨 로우로의 동작 여부가 고 전원 전압이 되기까지 걸리는 시간을 결정하는데 이는 해당 회로의 공급 전압 및 문턱 전압에 의존적이며, 이러한 고 전원 전압 값은 논리 레벨 하이(High, '1')로 동작하여 피드백 회로부(120)의 피모스 트랜지스터(M1)의 게이트에 입력으로 들어가서 피모스 트랜지스터(M1)를 꺼지게 하며, 데이터 출력 버퍼(140)를 통해 반전되어 최종 출력값은 논리 레벨 로우의 값을 가지게 되고, 즉 상기 입력 신호가 논리 레벨 로우이면 최종 출력값도 논리 레벨 로우의 값을 가짐을 특징으로 한다.
바람직하기로는 상기 입력 신호(IN)가 논리 레벨 하이일 때, 즉 저 전원 전압 값과 동일할 때, 데이터 반전 회로부(130)의 엔모스 트랜지스터(M3)는 켜지고, 입력 데이터 공급 회로부(110)의 피모스 패스 트랜지스터(M4)는 고 전원 전압으로 구동되므로 약하게 켜지게 되어서, 이로 인해 데이터 반전 회로부(130)로 저 전원 전압과 피모스 트랜지스터 문턱전압의 합(VDDL +|Vtp|)의 전압이 공급되어 데이터 반전 회로부(130)의 피모스 트랜지스터(M2) 역시 약하게 켜지게 되며, 이에 따라서 데이터 반전 회로부(130)의 피모스 트랜지스터(M2)와 엔모스 트랜지스터(M3)가 모두 켜짐으로 인한 누설전류를 방지하기 위해 엔모스 트랜지스터(M3)를 빠르게 풀- 다운(pull down)시켜 0(제로)V가 된 신호가 피드백 회로부(120)의 피모스 트랜지스터(M1)를 켜지게 하고, 이로 인해 데이터 반전 회로부(130)의 피모스 트랜지스터(M2)의 게이트에 고 전원 전압이 공급되어 전류 패스를 차단시키고, 상기 데이터 반전 회로부(130)에서 풀-다운된 0V 신호는 데이터 출력 버퍼(140)를 통해 반전되어 최종 출력값은 고 전원 전압 값으로 레벨 변환된 논리 레벨 하이의 값을 가지게 됨을 특징으로 한다.
본 발명에 따른 단일 전원 전압 패스 게이트 레벨 변환기인 SPLC는 종래의 패스-트랜지스터 하프 래치(Pass-transistor half latch)에 근접한 성능을 가지며 패스-트랜지스터 하프 래치와 비교했을 때, 단일 전원 전압만을 사용하므로 배치가 용이하다는 장점이 있다.
본 발명에 따른 다중 전원 전압 시스템에서 사용되는 단일 전원 전압 패스 게이트 레벨 변환기 (Single supply pass gate level converter, SPLC)인 SPLC는 저 전원 전압 레벨의 입력 신호를 받아들여서 고 전원 전압 레벨의 출력 신호를 내보낸다. 본 발명에 따른 SPLC는 단일 전원 전압을 이용하며, 고속 동작과 저 전력 소모를 동시에 제공하는 장점을 가진다.
본 발명에 따른 단일 전원 전압 패스 게이트 레벨 변환기(Single supply pass gate level converter, SPLC)의 보다 자세한 동작원리 및 장점들을 첨부한 도면들을 참조하여 상세하게 설명하도록 한다.
도 1은 본 발명에 따른 SPLC의 회로도이다. 도 1을 참조하면, 본 발명에 따른 단일 전원 전압 패스 게이트 레벨 변환기(Single supply pass gate level converter, SPLC)(100)는 입력 데이터 공급 회로부(110), 피드백(feedback) 회로부(120), 데이터 반전 회로부(130), 데이터 출력 버퍼(140)를 구비하며, 이들은 모두 고 전원 전압에 의해서 구동되므로 고 전원 전압의 단일 전원 전압만을 필요로 한다.
도 1에서 밑줄이 그어진 IN 신호는 저 전원 전압 신호를, 밑줄이 그어져 있지 않는 INb와 OUT 신호는 레벨이 변환된 고 전원 전압 신호를 의미한다.
도 1의 입력 데이터 공급 회로부(110)(M4)는 저 전원 전압의 입력 신호(IN)를 받아들여서 데이터 반전 회로부(130)의 피모스 트랜지스터(M2)의 게이트(gate) 단자로 공급한다.
도 1의 피드백 회로부(120)의 피모스 트랜지스터(M1)는 데이터 반전 회로부(130)의 출력값에 의해 피드백되어 켜짐과 꺼짐이 결정되고, 켜지는 경우 공급 전원 전압인 고 전원 전압이 데이터 반전 회로부(130)의 입력이 되어 데이터 반전 회로부(130)의 피모스 트랜지스터(M2)가 꺼지게 하는 역할을 수행한다.
도 1의 데이터 반전 회로부(130)는 엔모스 트랜지스터(M3)와 피모스 트랜지스터(M2)로 구성된 인버터(inverter)이다. 엔모스 트랜지스터(M3)는 입력 신호(IN)에 의해, 피모스 트랜지스터(M2)는 입력 데이터 공급 회로부(110)의 출력값에 의해 켜짐과 꺼짐이 결정되어 레벨이 변환된 반전된 입력신호(INb)를 출력하는 역할을 한다.
도 1의 데이터 출력 버퍼(140)는 인버터(INV1)로서 데이터 반전 회로부(130)에서의 출력값을 입력받아 반전시킨 신호를 출력한다.
본 발명에 따른 SPLC는 위에서 설명한 회로부들로 구성되어 있으며 그 동작은 다음과 같다. 입력 신호(IN)가 논리 레벨 로우(Low, '0')일 때, 데이터 반전 회로부(130)의 엔모스 트랜지스터(M3)는 꺼지고, 입력 데이터 공급 회로부(110)의 피모스 패스 트랜지스터(M4)는 켜져서 피모스 트랜지스터 문턱 전압(threshold voltage, Vtp) 크기의 전압값(|Vtp|)을 출력으로 가진다. 이 값이 고 전원 전압으로 구동되는 데이터 반전 회로부(130)의 피모스 트랜지스터(M2)의 게이트에 입력으로 들어가게 되는데 이 때, 피모스 트랜지스터 문턱 전압이 완전한 논리 레벨 로우로 동작하면 피모스 트랜지스터(M2)가 완전하게 켜지고 따라서 데이터 반전 회로부(130)의 출력은 고 전원 전압이 된다. 피모스 트랜지스터 문턱 전압이 완전한 논리 레벨 로우로 동작하지 않는 경우 피모스 트랜지스터(M2)는 약하게 켜지게 되고 따라서 데이터 반전 회로부(130)의 출력은 완전한 논리 레벨 로우로 동작할 때 보다는 조금 늦게 고 전원 전압이 된다. 이와 같이 완전한 논리 레벨 로우로의 동작 여부가 고 전원 전압이 되기까지 걸리는 시간을 결정하는데 이는 해당 회로의 공급 전압 및 문턱 전압에 의존적이며, 이러한 고 전원 전압 값은 논리 레벨 하이(High, '1')로 동작하여 피드백 회로부(120)의 피모스 트랜지스터(M1)의 게이트에 입력으로 들어가서 피모스 트랜지스터(M1)를 꺼지게 하며, 데이터 출력 버퍼(140)를 통해 반전되어 최종 출력값은 논리 레벨 로우의 값을 가진다.
입력 신호(IN)가 논리 레벨 하이일 때, 즉 저 전원 전압 값과 동일할 때, 데 이터 반전 회로부(130)의 엔모스 트랜지스터(M3)는 켜지고, 입력 데이터 공급 회로부(110)의 피모스 패스 트랜지스터(M4)는 고 전원 전압으로 구동되어야 하므로 약하게 켜지게 된다. 이로 인해 데이터 반전 회로부(130)로 저 전원 전압과 피모스 트랜지스터 문턱전압의 합(VDDL +|Vtp|)의 전압이 공급되어 데이터 반전 회로부(130)의 피모스 트랜지스터(M2) 역시 약하게 켜지게 된다. 따라서 데이터 반전 회로부(130)의 피모스 트랜지스터(M2)와 엔모스 트랜지스터(M3)가 모두 켜짐으로 인한 누설전류를 방지하기 위해 엔모스 트랜지스터(M3)를 빠르게 풀-다운(pull down)시켜 0(제로)V가 된 신호가 피드백 회로부(120)의 피모스 트랜지스터(M1)를 켜지게 한다. 이로 인해 데이터 반전 회로부(130)의 피모스 트랜지스터(M2)의 게이트에 고 전원 전압이 공급되어 전류 패스를 차단시킨다. 데이터 반전 회로부(130)에서 풀-다운된 0V 신호는 데이터 출력 버퍼(140)를 통해 반전되어 최종 출력값은 고 전원 전압 값으로 레벨 변환된 논리 레벨 하이의 값을 가진다.
도 2는 본 발명에 따른 SPLC의 파형(waveform)들을 보여주는데 1972년 버클리대학에서 처음 만들어진 전자회로 해석 프로그램인 SPICE (Simulation Program with Integrated Circuit Emphasis) 시뮬레이션을 통해서 얻은 것이다. SPICE 시뮬레이션을 위한 고 전원 전압은 1.1V, 저 전원 전압은 0.77V가 사용되었다.
도 3은 종래의 레벨 변환기인 패스-트랜지스터 하프 래치(Pass-transistor half latch)의 회로도이며, 도 4는 종래의 레벨 변환기인 단일 전원 레벨 변환기(Single supply level converter, SSLC)의 회로도(종래 논문에서 발췌), 도 5는 종래의 레벨 변환기인 단일 전원 레벨 변환기(Single supply level converter, SSLC)의 회로도(선행 특허에서 발췌)이다.
도 3의 종래의 패스-트랜지스터 하프 래치(Pass-transistor half latch)는 두 개의 전원 전압(VDDL, VDDH)을 사용하는데 반해서, 본 발명에 따른 SPLC는 단일 전원 전압(VDDH)만을 사용한다. 구동 전원 전압이 많아질수록 레벨 변환기의 배치가 복잡해지므로 SPLC는 배치의 용이성을 장점으로 가진다.
또한 도 4 및 도 5의 종래의 레벨 변환기인 단일 전원 레벨 변환기(Single supply level converter, SSLC)는 단일 전원 전압(VDDH, Vddh)을 사용하지만 신호 전파의 속도가 느리고 전력 소모가 크다는 단점이 있다. 이에 반해 본 발명에 따른 SPLC는 단일 전원 전압을 사용하면서도 신호 전파의 속도를 높이고 전력 소모를 줄여 종래의 SSLC보다 우수한 성능 특성을 가지도록 한다.
도 6 및 도 7은 본 발명에 따른 SPLC와 종래의 레벨 변환기인 패스-트랜지스터 하프 래치(Pass-transistor half latch)와 단일 전원 레벨 변환기(Single supply level converter, SSLC)의 성능과 면적을 다양한 조건들에서 비교하는 실험 결과들을 나타낸다. 이 실험들을 수행한 조건은 다음과 같다.
고 전원 전압으로는 1.1V, 저 전원 전압으로는 0.77V가 사용되었으며, 레벨 변환기의 로드 커패시턴스(load capacitance)로서 22 fF이 사용되었다. 시뮬레이션이 수행된 온도는 25℃이며, HSPICE 시뮬레이션을 위한 공정 모델로서 65 nm의 예측기술모델(Predictive Technology Model)이 사용되었다. 종래의 레벨 변환기 중 하나인 SSLC로는 논문에서 발췌한 트랜지스터의 개수가 6개인 회로를 사용하였다.
상술한 바와 같이, 본 발명에 따른 단일 전원 전압 패스 게이트 레벨 변환 기(Single supply pass gate level converter, SPLC)는 2개의 피모스 트랜지스터(PMOS transistor)와 2개의 인버터(inverter)로 구성되어 총 6개의 트랜지스터로 이루어져 있다. 단일 전원 전압만을 사용하므로 배치가 용이하다는 장점을 지니는데 이를 위해 종래의 레벨 변환기인 패스-트랜지스터 하프 래치(Pass-transistor half latch)의 엔모스 패스 게이트(NMOS pass gate)를 피모스 패스 게이트(PMOS pass gate)로 대체하였다. 또한 피모스 패스 게이트의 본체(body)와 소스(source)단자를 접합시켜 항상 순방향 본체 바이어스(forward body bias)를 유지함으로써 빠른 동작 속도를 제공한다.
본 발명에 따른 레벨 변환기는 다중 전원 전압 (Multiple supply voltage)을 사용하는 반도체 회로 시스템에 삽입 적용 가능하다.
도 1은 본 발명에 따른 레벨 변환기인 단일 전원 전압 패스 게이트 레벨 변환기(SPLC)의 회로도이다.
도 2는 본 발명에 따른 SPLC의 SPICE 파형들(waveforms)이다.
도 3은 종래의 레벨 변환기인 패스-트랜지스터 하프 래치(Pass-transistor half latch)의 회로도이다.
도 4는 종래의 레벨 변환기인 총 트랜지스터의 개수가 6개인 단일 전원 레벨 변환기(Single supply level converter, SSLC)의 회로도이다.
도 5는 종래의 레벨 변환기인 총 트랜지스터의 개수가 7개인 단일 전원 레벨 변환기(Single supply level converter, SSLC)의 회로도이다.
도 6은 본 발명에 따른 SPLC와 종래의 레벨 변환기인 패스-트랜지스터 하프 래치(Pass-transistor half latch) 및 단일 전원 레벨 변환기(Single supply level converter, SSLC)의 전력 소모(Power)와 동작 속도(Delay)에 대한 동작 영역을 나타내는 그래프이다.
도 7은 본 발명에 따른 SPLC와 종래의 레벨 변환기인 패스-트랜지스터 하프 래치(Pass-transistor half latch) 및 단일 전원 레벨 변환기(Single supply level converter, SSLC)의 전력 소모와 동작 속도의 곱(Power-delay product, PDP)이 최소일 때의 성능을 비교한 표이다.

Claims (9)

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  4. 다중 전원 전압 시스템(Multi supply voltage system)에 이용되는 레벨 변환기 (Level converter)에 있어서,
    저 전원 전압의 입력 신호(IN)를 받아들이는 피모스 패스 트랜지스터(PMOS pass transistor)를 구비하고, 상기 피모스 패스 트랜지스터의 게이트는 입력 신호와 묶여 있으므로 피모스 패스 트랜지스터의 켜짐/꺼짐(On/Off)은 입력 신호에 의해 결정되고, 상기 피모스 패스 트랜지스터는 본체(body) 단자와 소스(source) 단자를 접합하여 항상 순방향 본체 바이어스(forward body bias)를 유지시킴으로써 동작속도를 향상시키는 입력 데이터 공급 회로부(110);
    상기 입력 데이터 공급 회로부(110)로부터 입력 데이터를 받아들여 반전시켜 출력하는 데이터 반전 회로부(130);
    상기 데이터 반전 회로부(130)의 출력에 의해 피드백되는 피드백(feedback) 회로부(120); 및
    상기 데이터 반전 회로부(130)의 출력을 반전시켜 출력하는 데이터 출력 버퍼(140)를 구비하며,
    상기 입력 데이터 공급 회로부(110), 상기 데이터 반전 회로부(130), 상기 피드백(feedback) 회로부(120), 및 상기 데이터 출력 버퍼(140) 모두 고 전원 전압(VDDH)에 의해서 구동되도록 구성하여 고 전원 전압(VDDH)의 단일 전원 전압만을 필요로하는 단일 전원 전압 패스 게이트 레벨 변환기.
  5. 제4항에 있어서, 상기 데이터 반전 회로부(130)는 엔모스 트랜지스터(M3)와 피모스 트랜지스터(M2)로 구성된 인버터(inverter)로서, 상기 엔모스 트랜지스터(M3)는 상기 입력 신호(IN)에 의해, 상기 피모스 트랜지스터(M2)는 입력 데이터 공급 회로부(110)의 출력값에 의해 켜짐과 꺼짐이 결정되어 레벨이 변환된 반전된 입력신호(INb)를 출력하는 역할을 함을 특징으로 하는 단일 전원 전압 패스 게이트 레벨 변환기.
  6. 제5항에 있어서, 상기 피드백 회로부(120)는 피모스 트랜지스터(M1)로 구성되어, 상기 데이터 반전 회로부(130)의 출력값에 의해 피드백되어 켜짐과 꺼짐이 결정되고, 켜지는 경우 공급 전원 전압인 고 전원 전압이 데이터 반전 회로부(130) 의 입력이 되어 데이터 반전 회로부(130)의 피모스 트랜지스터(M2)가 완전히 꺼지게 하는 역할을 수행함을 특징으로 하는 단일 전원 전압 패스 게이트 레벨 변환기.
  7. 제6항에 있어서, 상기 데이터 출력 버퍼(140)는 인버터(INV1)로서 데이터 반전 회로부(130)에서의 출력값을 입력받아 반전시킨 신호를 출력함을 특징으로 하는 단일 전원 전압 패스 게이트 레벨 변환기.
  8. 제6항에 있어서, 상기 입력 신호(IN)가 논리 레벨 로우(Low, '0')일 때, 데이터 반전 회로부(130)의 엔모스 트랜지스터(M3)는 꺼지고, 입력 데이터 공급 회로부(110)의 피모스 패스 트랜지스터(M4)는 켜져서 피모스 트랜지스터 문턱 전압(threshold voltage, Vtp) 크기의 전압값(|Vtp|)을 출력으로 가지며, 이 값이 고 전원 전압으로 구동되는 데이터 반전 회로부(130)의 피모스 트랜지스터(M2)의 게이트에 입력으로 들어가게 되는데 이 때, 피모스 트랜지스터 문턱 전압이 완전한 논리 레벨 로우로 동작하면 피모스 트랜지스터(M2)가 완전하게 켜지고 따라서 데이터 반전 회로부(130)의 출력은 고 전원 전압이 되며, 피모스 트랜지스터 문턱 전압이 완전한 논리 레벨 로우로 동작하지 않는 경우 피모스 트랜지스터(M2)는 약하게 켜지게 되고 따라서 데이터 반전 회로부(130)의 출력은 완전한 논리 레벨 로우로 동작할 때 보다는 조금 늦게 고 전원 전압이 되고, 이와 같이 완전한 논리 레벨 로우로의 동작 여부가 고 전원 전압이 되기까지 걸리는 시간을 결정하는데 이는 해당 회로의 공급 전압 및 문턱 전압에 의존적이며, 이러한 고 전원 전압 값은 논리 레벨 하이(High, '1')로 동작하여 피드백 회로부(120)의 피모스 트랜지스터(M1)의 게이트에 입력으로 들어가서 피모스 트랜지스터(M1)를 꺼지게 하며, 데이터 출력 버퍼(140)를 통해 반전되어 최종 출력값은 논리 레벨 로우의 값을 가짐을 특징으로 하는 단일 전원 전압 패스 게이트 레벨 변환기.
  9. 제8항에 있어서, 상기 입력 신호(IN)가 논리 레벨 하이일 때, 즉 저 전원 전압 값과 동일할 때, 데이터 반전 회로부(130)의 엔모스 트랜지스터(M3)는 켜지고, 입력 데이터 공급 회로부(110)의 피모스 패스 트랜지스터(M4)는 고 전원 전압으로 구동되어야 하므로 약하게 켜지게 되어서, 이로 인해 데이터 반전 회로부(130)로 저 전원 전압과 피모스 트랜지스터 문턱전압의 합(VDDL +|Vtp|)의 전압이 공급되어 데이터 반전 회로부(130)의 피모스 트랜지스터(M2) 역시 약하게 켜지게 되며, 이에 따라서 데이터 반전 회로부(130)의 피모스 트랜지스터(M2)와 엔모스 트랜지스터(M3)가 모두 켜짐으로 인한 누설전류를 방지하기 위해 엔모스 트랜지스터(M3)를 빠르게 풀-다운(pull down)시켜 0(제로)V가 된 신호가 피드백 회로부(120)의 피모스 트랜지스터(M1)를 켜지게 하고, 이로 인해 데이터 반전 회로부(130)의 피모스 트랜지스터(M2)의 게이트에 고 전원 전압이 공급되어 전류 패스를 차단시키고, 상기 데이터 반전 회로부(130)에서 풀-다운된 0V 신호는 데이터 출력 버퍼(140)를 통해 반전되어 최종 출력값은 고 전원 전압 값으로 레벨 변환된 논리 레벨 하이의 값을 가지게 됨을 특징으로 하는 단일 전원 전압 패스 게이트 레벨 변환기.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI448078B (zh) * 2011-06-09 2014-08-01 Mstar Semiconductor Inc 電壓準位移位器與昇壓驅動電路
CN102820010B (zh) * 2011-06-10 2014-09-03 晨星软件研发(深圳)有限公司 电平移位器与升压驱动电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001057518A (ja) 1999-08-18 2001-02-27 Fujitsu Ltd レベルシフト回路
KR100788356B1 (ko) * 2006-10-26 2008-01-02 동부일렉트로닉스 주식회사 전압차가 큰 레벨 변환이 가능한 단일 전원 레벨 변환기

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6023183A (en) * 1998-06-15 2000-02-08 International Business Machines Corporation Voltage conversion circuit and method
DE69922637D1 (de) * 1999-06-04 2005-01-20 St Microelectronics Srl CMOS Schalter zum Übertragen von hohen Spannungen, insbesondere für Zeilendekodierer in nichtflüchtigen Speichern mit geringem Verbrauch während des Schaltens
KR100353837B1 (ko) 1999-12-30 2002-09-26 주식회사 하이닉스반도체 향상된 전류구동능력 및 출력전압레벨을 가진 전압레벨쉬프트 회로
US7119578B2 (en) 2003-11-24 2006-10-10 International Business Machines Corp. Single supply level converter
JP2006121654A (ja) * 2004-09-21 2006-05-11 Renesas Technology Corp レベル変換回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001057518A (ja) 1999-08-18 2001-02-27 Fujitsu Ltd レベルシフト回路
KR100788356B1 (ko) * 2006-10-26 2008-01-02 동부일렉트로닉스 주식회사 전압차가 큰 레벨 변환이 가능한 단일 전원 레벨 변환기

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