JP2001057518A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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Abstract
(57)【要約】
【課題】 単一の電圧で駆動可能なレベルシフト回路、
特に５Ｖで駆動するインバータが不要であり、液晶表示
装置のデータドライバ又はゲートドライバ内への組み込
みに好適なレベルシフト回路を提供する。 【解決手段】 ソースが電源ライン（１３Ｖ）に接続さ
れたＰ型ＭＯＳトランジスタ１１と、ソースが接地（０
Ｖ）に接続され、ゲートが入力端子Ｖinに接続され、ド
レインがトランジスタのドレイン１１に接続されたＮ型
ＭＯＳトランジスタと、ソースが電源ラインに接続さ
れ、ゲートがトランジスタ１１のドレインに接続され、
ドレインがトランジスタ１１のゲートに接続されたＮ型
ＭＯＳトランジスタ１３と、ソースが接地に接続され、
ゲートが入力端子Ｖinに接続され、ドレインがトランジ
スタ１３のドレインに接続されたＰ型ＭＯＳトランジス
タ１４とを有し、トランジスタ１１のドレインから次段
回路に信号が出力される。
特に５Ｖで駆動するインバータが不要であり、液晶表示
装置のデータドライバ又はゲートドライバ内への組み込
みに好適なレベルシフト回路を提供する。 【解決手段】 ソースが電源ライン（１３Ｖ）に接続さ
れたＰ型ＭＯＳトランジスタ１１と、ソースが接地（０
Ｖ）に接続され、ゲートが入力端子Ｖinに接続され、ド
レインがトランジスタのドレイン１１に接続されたＮ型
ＭＯＳトランジスタと、ソースが電源ラインに接続さ
れ、ゲートがトランジスタ１１のドレインに接続され、
ドレインがトランジスタ１１のゲートに接続されたＮ型
ＭＯＳトランジスタ１３と、ソースが接地に接続され、
ゲートが入力端子Ｖinに接続され、ドレインがトランジ
スタ１３のドレインに接続されたＰ型ＭＯＳトランジス
タ１４とを有し、トランジスタ１１のドレインから次段
回路に信号が出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、主にポリシリコン
薄膜トランジスタで形成された周辺回路一体型アクティ
ブマトリクス液晶表示装置において、ゲートドライバ又
はデータドライバ内に組み込まれるレベルシフト回路に
関する。
薄膜トランジスタで形成された周辺回路一体型アクティ
ブマトリクス液晶表示装置において、ゲートドライバ又
はデータドライバ内に組み込まれるレベルシフト回路に
関する。
【０００２】
【従来の技術】液晶表示装置は、２枚の透明基板の間に
液晶を封入した構造を有している。それらの透明基板の
相互に対向する２つの面（対向面）のうち、一方の面側
には対向電極、カラーフィルタ及び配向膜等が形成さ
れ、他方の面側にはＴＦＴ（ThinFilm Transistor：薄
膜トランジスタ）、画素電極及び配向膜等が形成されて
いる。更に、各透明基板の対向面と反対側の面には、そ
れぞれ偏光板が貼り付けられている。これらの２枚の偏
光板は、例えば偏光板の偏光軸が互いに直交するように
配置され、これによれば、電界をかけない状態では光を
透過し、電界を印加した状態では遮光するモード、すな
わちノーマリーホワイトモードとなる。その反対に、２
枚の偏光板の偏光軸が平行な場合には、ノーマリーブラ
ックモードとなる。以下、ＴＦＴ及び画素電極等が形成
された透明基板をＴＦＴ基板、対向電極等が形成された
透明基板を対向基板という。
液晶を封入した構造を有している。それらの透明基板の
相互に対向する２つの面（対向面）のうち、一方の面側
には対向電極、カラーフィルタ及び配向膜等が形成さ
れ、他方の面側にはＴＦＴ（ThinFilm Transistor：薄
膜トランジスタ）、画素電極及び配向膜等が形成されて
いる。更に、各透明基板の対向面と反対側の面には、そ
れぞれ偏光板が貼り付けられている。これらの２枚の偏
光板は、例えば偏光板の偏光軸が互いに直交するように
配置され、これによれば、電界をかけない状態では光を
透過し、電界を印加した状態では遮光するモード、すな
わちノーマリーホワイトモードとなる。その反対に、２
枚の偏光板の偏光軸が平行な場合には、ノーマリーブラ
ックモードとなる。以下、ＴＦＴ及び画素電極等が形成
された透明基板をＴＦＴ基板、対向電極等が形成された
透明基板を対向基板という。
【０００３】近年、液晶表示装置の低コスト化を実現で
きる技術が強く要望され、種々の技術が開発されてい
る。なかでも、低温プロセスでポリシリコンＴＦＴを形
成する技術は、安価なガラス基板上に周辺回路を内蔵す
ることを可能とし、従来のような駆動用ＩＣの実装費用
が削減されるため、大幅なコスト削減を期待できること
から注目されている。
きる技術が強く要望され、種々の技術が開発されてい
る。なかでも、低温プロセスでポリシリコンＴＦＴを形
成する技術は、安価なガラス基板上に周辺回路を内蔵す
ることを可能とし、従来のような駆動用ＩＣの実装費用
が削減されるため、大幅なコスト削減を期待できること
から注目されている。
【０００４】図７は液晶表示装置のＴＦＴ基板を示す模
式図であり、図８は同じくその表示領域の一部を拡大し
て示す平面図である。ＴＦＴ基板は、ガラス基板４０
と、ガラス基板４０上に設けられた表示領域４１、デー
タドライバ４２、ゲートドライバ４３及び端子電極４４
とにより構成されている。端子電極４４には、図示しな
い外部制御回路から画像信号、水平同期信号、垂直同期
信号及びクロック信号等が入力される。
式図であり、図８は同じくその表示領域の一部を拡大し
て示す平面図である。ＴＦＴ基板は、ガラス基板４０
と、ガラス基板４０上に設けられた表示領域４１、デー
タドライバ４２、ゲートドライバ４３及び端子電極４４
とにより構成されている。端子電極４４には、図示しな
い外部制御回路から画像信号、水平同期信号、垂直同期
信号及びクロック信号等が入力される。
【０００５】表示領域４１には、図８に示すように、デ
ータバスライン５１及びゲートバスライン５２が相互に
交差するように形成されている。これらのデータバスラ
イン５１及びゲートバスライン５２により分割された矩
形の領域がそれぞれ画素領域となる。各画素領域には、
ＴＦＴ５３と、ＩＴＯ（indium-tin oxide：インジウム
酸化スズ）からなる透明画素電極５４とが形成されてい
る。ＴＦＴ５３のゲートはゲートバスライン５２に接続
され、ドレインはデータバスライン５１に接続され、ソ
ースは画素電極５４に接続されている。
ータバスライン５１及びゲートバスライン５２が相互に
交差するように形成されている。これらのデータバスラ
イン５１及びゲートバスライン５２により分割された矩
形の領域がそれぞれ画素領域となる。各画素領域には、
ＴＦＴ５３と、ＩＴＯ（indium-tin oxide：インジウム
酸化スズ）からなる透明画素電極５４とが形成されてい
る。ＴＦＴ５３のゲートはゲートバスライン５２に接続
され、ドレインはデータバスライン５１に接続され、ソ
ースは画素電極５４に接続されている。
【０００６】データドライバ４２は、端子電極４４を介
して画像信号を入力し、該画像信号を基に表示信号を生
成して、水平同期信号に同期したタイミングでデータバ
スライン５１に表示信号を出力する。また、ゲートドラ
イバ４３は、水平同期信号及び垂直同期信号を入力し、
これらの信号を基に走査信号を生成して、水平同期信号
に同期したタイミングで各ゲートバスライン５２に順番
に走査信号を出力する。走査信号により活性化されたＴ
ＦＴ５３を介してデータバスライン５１から画素電極５
４に表示信号が伝達され、ＴＦＴ基板と対向基板との間
の液晶の配向方向が変化して光の透過率が変化する。こ
のようにして、光の透過率を画素毎に制御することによ
り、液晶表示装置に画像が表示される。
して画像信号を入力し、該画像信号を基に表示信号を生
成して、水平同期信号に同期したタイミングでデータバ
スライン５１に表示信号を出力する。また、ゲートドラ
イバ４３は、水平同期信号及び垂直同期信号を入力し、
これらの信号を基に走査信号を生成して、水平同期信号
に同期したタイミングで各ゲートバスライン５２に順番
に走査信号を出力する。走査信号により活性化されたＴ
ＦＴ５３を介してデータバスライン５１から画素電極５
４に表示信号が伝達され、ＴＦＴ基板と対向基板との間
の液晶の配向方向が変化して光の透過率が変化する。こ
のようにして、光の透過率を画素毎に制御することによ
り、液晶表示装置に画像が表示される。
【０００７】ところで、一般的なポリシリコンＴＦＴの
場合、Ｎ型ＭＯＳトランジスタのしきい値電圧が約２．
５Ｖ、Ｐ型ＭＯＳトランジスタのしきい値電圧が約−
３．５Ｖである。また、液晶表示装置では、表示性能の
劣化を防止するために、１フレーム毎に極性を反転させ
る必要がある。このため、図７に示すようにガラス基板
４０上にデータドライバ４２又はゲートドライバ４３が
形成されている液晶表示装置の場合、電源電圧を１３Ｖ
程度に設定する必要がある。この電圧は、一般的な単結
晶ＭＯＳシリコントランジスタの駆動電圧５Ｖと比べる
と高いため、端子電極４４を介して送られてくる信号の
振幅を１３Ｖに増幅する必要がある。このため、従来は
外部制御回路に電圧増幅用のオペアンプを搭載する必要
があり、外部制御回路のサイズ及び消費電力が増大する
という欠点があった。
場合、Ｎ型ＭＯＳトランジスタのしきい値電圧が約２．
５Ｖ、Ｐ型ＭＯＳトランジスタのしきい値電圧が約−
３．５Ｖである。また、液晶表示装置では、表示性能の
劣化を防止するために、１フレーム毎に極性を反転させ
る必要がある。このため、図７に示すようにガラス基板
４０上にデータドライバ４２又はゲートドライバ４３が
形成されている液晶表示装置の場合、電源電圧を１３Ｖ
程度に設定する必要がある。この電圧は、一般的な単結
晶ＭＯＳシリコントランジスタの駆動電圧５Ｖと比べる
と高いため、端子電極４４を介して送られてくる信号の
振幅を１３Ｖに増幅する必要がある。このため、従来は
外部制御回路に電圧増幅用のオペアンプを搭載する必要
があり、外部制御回路のサイズ及び消費電力が増大する
という欠点があった。
【０００８】上記の問題を解決する方法として、ガラス
基板上にレベルシフト回路を形成することが考えられ
る。図９は従来の一般的なレベルシフト回路の例を示す
回路図である。このレベルシフト回路は、４つのＰ型Ｍ
ＯＳトランジスタ６１，６３，６５，６７と、４つのＮ
型ＭＯＳトランジスタ６２，６４，６６，６８とにより
構成されている。Ｐ型ＭＯＳトランジスタ６１のソース
は第１の高電位側電源ラインＶcc（５Ｖ）に接続され、
Ｎ型ＭＯＳトランジスタ６２のソースは低電位側電源ラ
インGND （０Ｖ）に接続され、これらのトランジスタ６
１，６２のゲートは入力端子Ｖinに接続され、ドレイン
同士は相互に接続されて、インバータを構成している。
以下、このトランジスタ６１，６２のドレインの相互接
続点をノードｑ7という。
基板上にレベルシフト回路を形成することが考えられ
る。図９は従来の一般的なレベルシフト回路の例を示す
回路図である。このレベルシフト回路は、４つのＰ型Ｍ
ＯＳトランジスタ６１，６３，６５，６７と、４つのＮ
型ＭＯＳトランジスタ６２，６４，６６，６８とにより
構成されている。Ｐ型ＭＯＳトランジスタ６１のソース
は第１の高電位側電源ラインＶcc（５Ｖ）に接続され、
Ｎ型ＭＯＳトランジスタ６２のソースは低電位側電源ラ
インGND （０Ｖ）に接続され、これらのトランジスタ６
１，６２のゲートは入力端子Ｖinに接続され、ドレイン
同士は相互に接続されて、インバータを構成している。
以下、このトランジスタ６１，６２のドレインの相互接
続点をノードｑ7という。
【０００９】Ｐ型ＭＯＳトランジスタ６３及びＰ型ＭＯ
Ｓトランジスタ６５のソースはいずれも第２の高電位側
電源ラインＶDD（１３Ｖ）に接続され、Ｎ型ＭＯＳトラ
ンジスタ６４及びＮ型ＭＯＳトランジスタ６６のソース
はいずれも低電位側電源ラインGND （０Ｖ）に接続され
ている。Ｐ型ＭＯＳトランジスタ６３及びＮ型ＭＯＳト
ランジスタ６４のドレインは相互に接続されている。こ
のトランジスタ６３，６４の各ドレインの接続点を、以
下、ノードｑ8 という。また、トランジスタ６５，６６
の各ドレインの接続点を、以下、ノードｑ9 という。
Ｓトランジスタ６５のソースはいずれも第２の高電位側
電源ラインＶDD（１３Ｖ）に接続され、Ｎ型ＭＯＳトラ
ンジスタ６４及びＮ型ＭＯＳトランジスタ６６のソース
はいずれも低電位側電源ラインGND （０Ｖ）に接続され
ている。Ｐ型ＭＯＳトランジスタ６３及びＮ型ＭＯＳト
ランジスタ６４のドレインは相互に接続されている。こ
のトランジスタ６３，６４の各ドレインの接続点を、以
下、ノードｑ8 という。また、トランジスタ６５，６６
の各ドレインの接続点を、以下、ノードｑ9 という。
【００１０】Ｎ型ＭＯＳトランジスタ６４のゲートはノ
ードｑ7 に接続されており、Ｐ型ＭＯＳトランジスタ６
３のゲートはノードｑ9 に接続されている。Ｐ型ＭＯＳ
トランジスタ６５のゲートはノードｑ8 に接続されてお
り、Ｎ型ＭＯＳトランジスタ６６のゲートは入力端子Ｖ
inに接続されている。また、Ｐ型ＭＯＳトランジスタ６
７及びＮ型ＭＯＳトランジスタ６８は高電位側電源ライ
ンＶDD（１３Ｖ）と低電位側電源ラインGND （０Ｖ）の
間に直列接続されて、インバータを構成している。トラ
ンジスタ６７. ６８のゲートはノードｑ9 に接続され、
トランジスタ６７，６８のドレインは出力端子Ｖout に
接続されている。
ードｑ7 に接続されており、Ｐ型ＭＯＳトランジスタ６
３のゲートはノードｑ9 に接続されている。Ｐ型ＭＯＳ
トランジスタ６５のゲートはノードｑ8 に接続されてお
り、Ｎ型ＭＯＳトランジスタ６６のゲートは入力端子Ｖ
inに接続されている。また、Ｐ型ＭＯＳトランジスタ６
７及びＮ型ＭＯＳトランジスタ６８は高電位側電源ライ
ンＶDD（１３Ｖ）と低電位側電源ラインGND （０Ｖ）の
間に直列接続されて、インバータを構成している。トラ
ンジスタ６７. ６８のゲートはノードｑ9 に接続され、
トランジスタ６７，６８のドレインは出力端子Ｖout に
接続されている。
【００１１】図１０は上述の構成のレベルシフト回路の
動作をシミュレーションした結果を示す図である。この
図１０において、Ｖ(in)は入力端子Vin に入力される信
号の波形を示し、Ｖ(q8)はノードｑ8 、Ｖ(q9)はノード
ｑ9 における波形を示し、Ｖ（out ）は出力端子Ｖout
から出力される信号の波形を示す。この図１０に示すよ
うに、入力端子Ｖinに入力される０Ｖから５Ｖの間で変
化する信号に対し、ノードｑ8 の電圧を０Ｖと１３Ｖと
の間で変化させることができ、出力端子Ｖoutから波高
値１３Ｖの信号が出力される。
動作をシミュレーションした結果を示す図である。この
図１０において、Ｖ(in)は入力端子Vin に入力される信
号の波形を示し、Ｖ(q8)はノードｑ8 、Ｖ(q9)はノード
ｑ9 における波形を示し、Ｖ（out ）は出力端子Ｖout
から出力される信号の波形を示す。この図１０に示すよ
うに、入力端子Ｖinに入力される０Ｖから５Ｖの間で変
化する信号に対し、ノードｑ8 の電圧を０Ｖと１３Ｖと
の間で変化させることができ、出力端子Ｖoutから波高
値１３Ｖの信号が出力される。
【００１２】
【発明が解決しようとする課題】レベルシフト回路をガ
ラス基板上に形成する際に、例えばゲートドライバ内に
組み込む場合には、前記ゲートドライバの駆動信号の本
数がせいぜい７本と少ないため、レベルシフト回路は図
９に示す構成で比較的簡単に実現することができる。し
かし、線順次型データドライバのようにデジタル信号で
入力されるビデオ信号を増幅する場合、レベルシフト回
路の数は一挙に増大する。
ラス基板上に形成する際に、例えばゲートドライバ内に
組み込む場合には、前記ゲートドライバの駆動信号の本
数がせいぜい７本と少ないため、レベルシフト回路は図
９に示す構成で比較的簡単に実現することができる。し
かし、線順次型データドライバのようにデジタル信号で
入力されるビデオ信号を増幅する場合、レベルシフト回
路の数は一挙に増大する。
【００１３】図１１はレベルシフト回路を内蔵した線順
次型データドライバの例を示すブロック図である。この
データドライバは、シフトレジスタ部７１と、データレ
ジスタ部７２と、ラッチ回路部７３と、レベルシフタ部
７４と、Ｄ／Ａ（デジタル／アナログ）変換回路部７５
と、アナログバッファ部７６とにより構成されている。
なお、図中SI/CLK，R0〜R7，G0〜G7，B0〜B7、LT，V0〜
V8はいずれも外部制御回路から入力される信号であり、
D1〜D2400 はデータバスラインに出力される信号であ
る。
次型データドライバの例を示すブロック図である。この
データドライバは、シフトレジスタ部７１と、データレ
ジスタ部７２と、ラッチ回路部７３と、レベルシフタ部
７４と、Ｄ／Ａ（デジタル／アナログ）変換回路部７５
と、アナログバッファ部７６とにより構成されている。
なお、図中SI/CLK，R0〜R7，G0〜G7，B0〜B7、LT，V0〜
V8はいずれも外部制御回路から入力される信号であり、
D1〜D2400 はデータバスラインに出力される信号であ
る。
【００１４】例えば、ＳＶＧＡモードで各色（Ｒ
（赤）、緑（Ｇ）、青（Ｂ））がいずれも２５６階調
（８ビット）表示のカラー液晶表示装置の場合、シフト
レジスタ部７１は８００個のレジスタにより構成され、
データレジスタ部７２は８（ビット）×３（ＲＧＢ）×
８００（＝１９２００）個のレジスタにより構成され、
ラッチ回路部７３は８（ビット）×３（ＲＧＢ）×８０
０（＝１９２００）個のラッチ回路により構成される。
これらのシフトレジスタ部７１、データレジスタ部７２
及びラッチ回路部７３は、いずれも５Ｖの電圧で駆動さ
れる。
（赤）、緑（Ｇ）、青（Ｂ））がいずれも２５６階調
（８ビット）表示のカラー液晶表示装置の場合、シフト
レジスタ部７１は８００個のレジスタにより構成され、
データレジスタ部７２は８（ビット）×３（ＲＧＢ）×
８００（＝１９２００）個のレジスタにより構成され、
ラッチ回路部７３は８（ビット）×３（ＲＧＢ）×８０
０（＝１９２００）個のラッチ回路により構成される。
これらのシフトレジスタ部７１、データレジスタ部７２
及びラッチ回路部７３は、いずれも５Ｖの電圧で駆動さ
れる。
【００１５】レベルシフタ部７４は、８（ビット）×３
（ＲＧＢ）×８００個（＝１９２００個）のレベルシフ
ト回路により構成する必要がある。各レベルシフト回路
は、５Ｖの電圧を１３Ｖの電圧に変換する機能を有して
いる。Ｄ／Ａ変換回路部７５は、３（ＲＧＢ）×８００
（＝２４００）個のＤ／Ａ変換回路により構成され、ア
ナログバッファ部７６は３（ＲＧＢ）×８００（＝２４
００）個のアナログバッファ回路により構成されてい
る。これらのＤ／Ａ変換回路部７５及びアナログバッフ
ァ部７６はいずれも１３Ｖの電圧で駆動される。
（ＲＧＢ）×８００個（＝１９２００個）のレベルシフ
ト回路により構成する必要がある。各レベルシフト回路
は、５Ｖの電圧を１３Ｖの電圧に変換する機能を有して
いる。Ｄ／Ａ変換回路部７５は、３（ＲＧＢ）×８００
（＝２４００）個のＤ／Ａ変換回路により構成され、ア
ナログバッファ部７６は３（ＲＧＢ）×８００（＝２４
００）個のアナログバッファ回路により構成されてい
る。これらのＤ／Ａ変換回路部７５及びアナログバッフ
ァ部７６はいずれも１３Ｖの電圧で駆動される。
【００１６】図９に示されるように、従来のレベルシフ
ト回路では入力信号に対して５Ｖ電源で動作するインバ
ータ（トランジスタ６１，６２）が必要となるため、Ｓ
ＶＧＡカラー液晶表示装置のレベルシフタ部７４には、
必然的に１９２００個のインバータが必要になる。ま
た、それらのインバータを動作させるために、５Ｖの電
源ラインを基板中に引き回さなければならなくなってし
まう。このため、レベルシフト回路が液晶表示装置の製
造歩留まりを低下させる原因となるおそれがある。
ト回路では入力信号に対して５Ｖ電源で動作するインバ
ータ（トランジスタ６１，６２）が必要となるため、Ｓ
ＶＧＡカラー液晶表示装置のレベルシフタ部７４には、
必然的に１９２００個のインバータが必要になる。ま
た、それらのインバータを動作させるために、５Ｖの電
源ラインを基板中に引き回さなければならなくなってし
まう。このため、レベルシフト回路が液晶表示装置の製
造歩留まりを低下させる原因となるおそれがある。
【００１７】以上から、本発明の目的は、単一の電圧で
駆動可能なレベルシフト回路を提供することである。ま
た、本発明の他の目的は、５Ｖで駆動するインバータが
不要であり、液晶表示装置のデータドライバ又はゲート
ドライバ内への組み込みに好適なレベルシフト回路を提
供することである。
駆動可能なレベルシフト回路を提供することである。ま
た、本発明の他の目的は、５Ｖで駆動するインバータが
不要であり、液晶表示装置のデータドライバ又はゲート
ドライバ内への組み込みに好適なレベルシフト回路を提
供することである。
【００１８】
【課題を解決するための手段】上記した課題は、ソース
が高電位側電源ラインに接続された第１のＰ型ＭＯＳト
ランジスタと、ソースが低電位側電源ラインに接続さ
れ、ゲートが入力端子に接続されて、ドレインが前記第
１のＰ型ＭＯＳトランジスタのドレインに接続された第
１のＮ型ＭＯＳトランジスタと、ソースが前記高電位側
電源ラインに接続され、ゲートが前記第１のＰ型ＭＯＳ
トランジスタのドレインに接続され、ドレインが前記第
１のＰ型ＭＯＳトランジスタのゲートに接続された第２
のＮ型ＭＯＳトランジスタと、ソースが前記低電位側電
源ラインに接続され、ゲートが前記入力端子に接続さ
れ、ドレインが前記第２のＮ型ＭＯＳトランジスタのド
レインに接続された第２のＰ型ＭＯＳトランジスタとを
有し、前記第１のＰ型ＭＯＳトランジスタのドレインか
ら次段回路に信号が出力されることを特徴とする本願第
１発明のレベルシフト回路により解決する。
が高電位側電源ラインに接続された第１のＰ型ＭＯＳト
ランジスタと、ソースが低電位側電源ラインに接続さ
れ、ゲートが入力端子に接続されて、ドレインが前記第
１のＰ型ＭＯＳトランジスタのドレインに接続された第
１のＮ型ＭＯＳトランジスタと、ソースが前記高電位側
電源ラインに接続され、ゲートが前記第１のＰ型ＭＯＳ
トランジスタのドレインに接続され、ドレインが前記第
１のＰ型ＭＯＳトランジスタのゲートに接続された第２
のＮ型ＭＯＳトランジスタと、ソースが前記低電位側電
源ラインに接続され、ゲートが前記入力端子に接続さ
れ、ドレインが前記第２のＮ型ＭＯＳトランジスタのド
レインに接続された第２のＰ型ＭＯＳトランジスタとを
有し、前記第１のＰ型ＭＯＳトランジスタのドレインか
ら次段回路に信号が出力されることを特徴とする本願第
１発明のレベルシフト回路により解決する。
【００１９】この場合、第１のＰ型ＭＯＳトランジスタ
のゲート幅Ｗとゲート長Ｌとの比（Ｗ／Ｌ）をａ1 、第
１のＮ型ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌ
との比をａ2 、第２のＰ型ＭＯＳトランジスタのゲート
幅Ｗとゲート長Ｌとの比をａ 3 、第２のＮ型ＭＯＳトラ
ンジスタのゲート幅Ｗとゲート長Ｌとの比をａ4 とする
と、ａ1 ／ａ2 がａ4 ／ａ3 と実質的に等しく、且つ、
ａ1 ／ａ2 が１／３以下であることが好ましい。
のゲート幅Ｗとゲート長Ｌとの比（Ｗ／Ｌ）をａ1 、第
１のＮ型ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌ
との比をａ2 、第２のＰ型ＭＯＳトランジスタのゲート
幅Ｗとゲート長Ｌとの比をａ 3 、第２のＮ型ＭＯＳトラ
ンジスタのゲート幅Ｗとゲート長Ｌとの比をａ4 とする
と、ａ1 ／ａ2 がａ4 ／ａ3 と実質的に等しく、且つ、
ａ1 ／ａ2 が１／３以下であることが好ましい。
【００２０】上記の構成の回路を半導体基板上のＭＯＳ
トランジスタで構成しようとすると、基板に電流が流れ
てレベルシフト回路としての動作を実現することはでき
ない。しかし、絶縁基板上に半導体薄膜を形成し、該半
導体薄膜を用いて形成したＴＦＴの場合は、上記の構成
としても基板に電流が流れないため、レベルシフト回路
として動作する。
トランジスタで構成しようとすると、基板に電流が流れ
てレベルシフト回路としての動作を実現することはでき
ない。しかし、絶縁基板上に半導体薄膜を形成し、該半
導体薄膜を用いて形成したＴＦＴの場合は、上記の構成
としても基板に電流が流れないため、レベルシフト回路
として動作する。
【００２１】本発明では、高電位側電源ラインと低電位
側電源ラインとの間の電位差が第１のＰ型ＭＯＳトラン
ジスタと第１のＮ型ＭＯＳトランジスタとで分圧され、
この分圧電圧に応じて第２のＮ型ＭＯＳトランジスタ及
び第２のＰ型ＭＯＳトランジスタがオン−オフする。こ
のとき、第１及び第２のＰ型ＭＯＳトランジスタ並びに
第１及び第２のＮ型ＭＯＳトランジスタのゲート幅Ｗ及
びゲート長Ｌを上記関係を満足するように設定すること
により、前記分圧電圧が第２のＰ型ＭＯＳトランジスタ
及び第２のＮ型ＭＯＳトランジスタのしきい値付近で動
作することになり、安定したレベルシフト回路を実現す
ることができる。
側電源ラインとの間の電位差が第１のＰ型ＭＯＳトラン
ジスタと第１のＮ型ＭＯＳトランジスタとで分圧され、
この分圧電圧に応じて第２のＮ型ＭＯＳトランジスタ及
び第２のＰ型ＭＯＳトランジスタがオン−オフする。こ
のとき、第１及び第２のＰ型ＭＯＳトランジスタ並びに
第１及び第２のＮ型ＭＯＳトランジスタのゲート幅Ｗ及
びゲート長Ｌを上記関係を満足するように設定すること
により、前記分圧電圧が第２のＰ型ＭＯＳトランジスタ
及び第２のＮ型ＭＯＳトランジスタのしきい値付近で動
作することになり、安定したレベルシフト回路を実現す
ることができる。
【００２２】上記した課題は、ソースが高電位側電源ラ
インに接続された第１のＰ型ＭＯＳトランジスタと、ソ
ースが低電位側電源ラインに接続され、ゲートが入力端
子に接続され、ドレインが前記第１のＰ型ＭＯＳトラン
ジスタのドレインに接続された第１のＮ型ＭＯＳトラン
ジスタと、ソースが前記高電位側電源ラインに接続さ
れ、ゲートが前記入力端子に接続され、ドレインが前記
第１のＰ型ＭＯＳトランジスタのゲートに接続された第
２のＮ型ＭＯＳトランジスタと、ソースが前記低電位側
電源ラインに接続され、ゲートが前記第１のＰ型ＭＯＳ
トランジスタのドレインに接続され、ドレインが前記第
２のＮ型ＭＯＳトランジスタのドレインに接続された第
２のＰ型ＭＯＳトランジスタとを有し、前記第１のＰ型
ＭＯＳトランジスタのドレインから次段の回路に信号が
出力されることを特徴とする本願第２発明のレベルシフ
ト回路により解決する。
インに接続された第１のＰ型ＭＯＳトランジスタと、ソ
ースが低電位側電源ラインに接続され、ゲートが入力端
子に接続され、ドレインが前記第１のＰ型ＭＯＳトラン
ジスタのドレインに接続された第１のＮ型ＭＯＳトラン
ジスタと、ソースが前記高電位側電源ラインに接続さ
れ、ゲートが前記入力端子に接続され、ドレインが前記
第１のＰ型ＭＯＳトランジスタのゲートに接続された第
２のＮ型ＭＯＳトランジスタと、ソースが前記低電位側
電源ラインに接続され、ゲートが前記第１のＰ型ＭＯＳ
トランジスタのドレインに接続され、ドレインが前記第
２のＮ型ＭＯＳトランジスタのドレインに接続された第
２のＰ型ＭＯＳトランジスタとを有し、前記第１のＰ型
ＭＯＳトランジスタのドレインから次段の回路に信号が
出力されることを特徴とする本願第２発明のレベルシフ
ト回路により解決する。
【００２３】この場合、第１のＰ型ＭＯＳトランジスタ
のゲート幅Ｗとゲート長Ｌとの比（Ｗ／Ｌ）をａ1 、第
１のＮ型ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌ
との比をａ2 、第２のＰ型ＭＯＳトランジスタのゲート
幅Ｗとゲート長Ｌとの比をａ 3 、第２のＮ型ＭＯＳトラ
ンジスタのゲート幅Ｗとゲート長Ｌとの比をａ4 とする
と、ａ1 ／ａ2 がａ3 ／ａ4 と実質的に等しく、且つ、
ａ1 ／ａ2 が１／４以下であることが好ましい。
のゲート幅Ｗとゲート長Ｌとの比（Ｗ／Ｌ）をａ1 、第
１のＮ型ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌ
との比をａ2 、第２のＰ型ＭＯＳトランジスタのゲート
幅Ｗとゲート長Ｌとの比をａ 3 、第２のＮ型ＭＯＳトラ
ンジスタのゲート幅Ｗとゲート長Ｌとの比をａ4 とする
と、ａ1 ／ａ2 がａ3 ／ａ4 と実質的に等しく、且つ、
ａ1 ／ａ2 が１／４以下であることが好ましい。
【００２４】上記の構成の回路も、半導体基板上のＭＯ
Ｓトランジスタで構成しようとすると、基板に電流が流
れてレベルシフト回路としての動作を実現することはで
きない。しかし、上記回路をＴＦＴで構成すると、基板
に電流が流れないため、レベルシフト回路として動作す
る。本発明では、高電位側電源ラインと低電位側電源ラ
インとの間の電位差が第１のＰ型ＭＯＳトランジスタと
第１のＮ型ＭＯＳトランジスタとで分圧され、この分圧
電圧に応じて第２のＮ型ＭＯＳトランジスタ及び第２の
Ｐ型ＭＯＳトランジスタがオン−オフする。このとき、
第１の及び第２のＰ型ＭＯＳトランジスタ並びに第１及
び第２のＮ型ＭＯＳトランジスタのゲート幅Ｗ及びゲー
ト長Ｌを上記関係を満足するように設定することによ
り、前記分圧電圧が第２のＮ型ＭＯＳトランジスタ及び
第２のＰ型ＭＯＳトランジスタのしきい値付近で動作す
ることになり、安定したレベルシフト回路を実現するこ
とができる。
Ｓトランジスタで構成しようとすると、基板に電流が流
れてレベルシフト回路としての動作を実現することはで
きない。しかし、上記回路をＴＦＴで構成すると、基板
に電流が流れないため、レベルシフト回路として動作す
る。本発明では、高電位側電源ラインと低電位側電源ラ
インとの間の電位差が第１のＰ型ＭＯＳトランジスタと
第１のＮ型ＭＯＳトランジスタとで分圧され、この分圧
電圧に応じて第２のＮ型ＭＯＳトランジスタ及び第２の
Ｐ型ＭＯＳトランジスタがオン−オフする。このとき、
第１の及び第２のＰ型ＭＯＳトランジスタ並びに第１及
び第２のＮ型ＭＯＳトランジスタのゲート幅Ｗ及びゲー
ト長Ｌを上記関係を満足するように設定することによ
り、前記分圧電圧が第２のＮ型ＭＯＳトランジスタ及び
第２のＰ型ＭＯＳトランジスタのしきい値付近で動作す
ることになり、安定したレベルシフト回路を実現するこ
とができる。
【００２５】上記した課題は、ソースが高電位側電源ラ
インに接続された第１のＰ型ＭＯＳトランジスタと、ソ
ースが低電位側電源ラインに接続され、ゲートが入力端
子に接続され、ドレインが前記第１のＰ型ＭＯＳトラン
ジスタのドレインに接続された第１のＮ型ＭＯＳトラン
ジスタと、ソースが前記高電位側電源ラインに接続さ
れ、ゲートが前記第１のＰ型ＭＯＳトランジスタのドレ
インに接続され、ドレインが前記第１のＰ型ＭＯＳトラ
ンジスタのゲートに接続された第２のＮ型ＭＯＳトラン
ジスタと、ソースが前記低電位側電源ラインに接続さ
れ、ゲートが前記第１のＰ型ＭＯＳトランジスタのドレ
インに接続され、ドレインが前記第２のＮ型ＭＯＳトラ
ンジスタのドレインに接続された第２のＰ型ＭＯＳトラ
ンジスタとを有し、前記第２のＮ型ＭＯＳトランジスタ
のドレインから次段の回路に信号が出力されることを特
徴とする本願第３発明のレベルシフト回路により解決す
る。
インに接続された第１のＰ型ＭＯＳトランジスタと、ソ
ースが低電位側電源ラインに接続され、ゲートが入力端
子に接続され、ドレインが前記第１のＰ型ＭＯＳトラン
ジスタのドレインに接続された第１のＮ型ＭＯＳトラン
ジスタと、ソースが前記高電位側電源ラインに接続さ
れ、ゲートが前記第１のＰ型ＭＯＳトランジスタのドレ
インに接続され、ドレインが前記第１のＰ型ＭＯＳトラ
ンジスタのゲートに接続された第２のＮ型ＭＯＳトラン
ジスタと、ソースが前記低電位側電源ラインに接続さ
れ、ゲートが前記第１のＰ型ＭＯＳトランジスタのドレ
インに接続され、ドレインが前記第２のＮ型ＭＯＳトラ
ンジスタのドレインに接続された第２のＰ型ＭＯＳトラ
ンジスタとを有し、前記第２のＮ型ＭＯＳトランジスタ
のドレインから次段の回路に信号が出力されることを特
徴とする本願第３発明のレベルシフト回路により解決す
る。
【００２６】この場合、第１のＰ型ＭＯＳトランジスタ
のゲート幅Ｗとゲート長Ｌとの比（Ｗ／Ｌ）をａ1 、第
１のＮ型ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌ
との比をａ2 、第２のＰ型ＭＯＳトランジスタのゲート
幅Ｗとゲート長Ｌとの比をａ 3 、第２のＮ型ＭＯＳトラ
ンジスタのゲート幅Ｗとゲート長Ｌとの比をａ4 とする
と、ａ1 ／ａ2 が１／４以下、且つ、ａ3 がａ4 と実質
的に等しいことが好ましい。
のゲート幅Ｗとゲート長Ｌとの比（Ｗ／Ｌ）をａ1 、第
１のＮ型ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌ
との比をａ2 、第２のＰ型ＭＯＳトランジスタのゲート
幅Ｗとゲート長Ｌとの比をａ 3 、第２のＮ型ＭＯＳトラ
ンジスタのゲート幅Ｗとゲート長Ｌとの比をａ4 とする
と、ａ1 ／ａ2 が１／４以下、且つ、ａ3 がａ4 と実質
的に等しいことが好ましい。
【００２７】上記の構成の回路も、半導体基板上のＭＯ
Ｓトランジスタで構成しようとすると、基板に電流が流
れてレベルシフト回路としての動作を実現することはで
きない。しかし、上記回路をＴＦＴで構成すると、基板
に電流が流れないため、レベルシフト回路として動作す
る。本発明では、高電位側電源ラインと低電位側電源ラ
インとの間の電位差が第１のＰ型ＭＯＳトランジスタと
第１のＮ型ＭＯＳトランジスタとで分圧され、この分圧
電圧に応じて第２のＮ型ＭＯＳトランジスタ及び第２の
Ｐ型ＭＯＳトランジスタがオン−オフする。このとき、
第１及び第２のＰ型ＭＯＳトランジスタ並びに第１及び
第２のＮ型ＭＯＳトランジスタのゲート幅Ｗ及びゲート
長Ｌを上記関係を満足するように設定することにより、
前記分圧電圧が第２のＮ型ＭＯＳトランジスタ及び第２
のＰ型ＭＯＳトランジスタのしきい値付近で動作するこ
とになり、安定したレベルシフト回路を実現することが
できる。
Ｓトランジスタで構成しようとすると、基板に電流が流
れてレベルシフト回路としての動作を実現することはで
きない。しかし、上記回路をＴＦＴで構成すると、基板
に電流が流れないため、レベルシフト回路として動作す
る。本発明では、高電位側電源ラインと低電位側電源ラ
インとの間の電位差が第１のＰ型ＭＯＳトランジスタと
第１のＮ型ＭＯＳトランジスタとで分圧され、この分圧
電圧に応じて第２のＮ型ＭＯＳトランジスタ及び第２の
Ｐ型ＭＯＳトランジスタがオン−オフする。このとき、
第１及び第２のＰ型ＭＯＳトランジスタ並びに第１及び
第２のＮ型ＭＯＳトランジスタのゲート幅Ｗ及びゲート
長Ｌを上記関係を満足するように設定することにより、
前記分圧電圧が第２のＮ型ＭＯＳトランジスタ及び第２
のＰ型ＭＯＳトランジスタのしきい値付近で動作するこ
とになり、安定したレベルシフト回路を実現することが
できる。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
のレベルシフト回路を示す回路図である。このレベルシ
フト回路は、３つのＰ型ＭＯＳトランジスタ１１，１
４，１５と、３つのＮ型ＭＯＳトランジスタ１２，１
３、１６とにより構成されている。これらのＭＯＳトラ
ンジスタ１１〜１６は、いずれもガラス基板上に形成さ
れたＴＦＴである。
て、添付の図面を参照して説明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
のレベルシフト回路を示す回路図である。このレベルシ
フト回路は、３つのＰ型ＭＯＳトランジスタ１１，１
４，１５と、３つのＮ型ＭＯＳトランジスタ１２，１
３、１６とにより構成されている。これらのＭＯＳトラ
ンジスタ１１〜１６は、いずれもガラス基板上に形成さ
れたＴＦＴである。
【００２９】Ｐ型ＭＯＳトランジスタ１１のソースは高
電位側電源ラインＶDD（１３Ｖ）に接続され、Ｎ型ＭＯ
Ｓトランジスタ１２のソースは低電位側電源ラインGND
（０Ｖ）に接続され、これらのトランジスタ１１，１２
のドレインは相互に接続されている。このトランジスタ
１１，１２の各ドレインの接続点を、以下ノードｑ1と
いう。
電位側電源ラインＶDD（１３Ｖ）に接続され、Ｎ型ＭＯ
Ｓトランジスタ１２のソースは低電位側電源ラインGND
（０Ｖ）に接続され、これらのトランジスタ１１，１２
のドレインは相互に接続されている。このトランジスタ
１１，１２の各ドレインの接続点を、以下ノードｑ1と
いう。
【００３０】また、Ｎ型ＭＯＳトランジスタ１３のソー
スは高電位側電源ラインＶDD（１３Ｖ）に接続され、Ｐ
型ＭＯＳトランジスタ１４のソースは低電位側電源ライ
ンGND （０Ｖ）に接続され、これらのトランジスタ１
３，１４のドレインは相互に接続されている。このトラ
ンジスタ１３，１４のドレインの接続点を、以下ノード
ｑ2 という。
スは高電位側電源ラインＶDD（１３Ｖ）に接続され、Ｐ
型ＭＯＳトランジスタ１４のソースは低電位側電源ライ
ンGND （０Ｖ）に接続され、これらのトランジスタ１
３，１４のドレインは相互に接続されている。このトラ
ンジスタ１３，１４のドレインの接続点を、以下ノード
ｑ2 という。
【００３１】入力端子ＶinはＮ型ＭＯＳトランジスタ１
２及びＰ型ＭＯＳトランジスタ１４のゲートに接続され
ている。Ｐ型ＭＯＳトランジスタ１１のゲートはノード
ｑ2に接続され、Ｎ型ＭＯＳトランジスタ１３のゲート
はノードｑ1 に接続されている。Ｐ型ＭＯＳトランジス
タ１５及びＮ型ＭＯＳトランジスタ１６は高電位側電源
ラインＶDDと低電位側電源ラインGND （０Ｖ）との間に
直列接続されて、インバータを構成している。トランジ
スタ１５. １６のゲートはノードｑ1 に接続され、トラ
ンジスタ１５，１６のドレインは出力端子Ｖout に接続
されている。
２及びＰ型ＭＯＳトランジスタ１４のゲートに接続され
ている。Ｐ型ＭＯＳトランジスタ１１のゲートはノード
ｑ2に接続され、Ｎ型ＭＯＳトランジスタ１３のゲート
はノードｑ1 に接続されている。Ｐ型ＭＯＳトランジス
タ１５及びＮ型ＭＯＳトランジスタ１６は高電位側電源
ラインＶDDと低電位側電源ラインGND （０Ｖ）との間に
直列接続されて、インバータを構成している。トランジ
スタ１５. １６のゲートはノードｑ1 に接続され、トラ
ンジスタ１５，１６のドレインは出力端子Ｖout に接続
されている。
【００３２】また、本実施の形態では、Ｐ型ＭＯＳトラ
ンジスタ１１のＷ／Ｌ比をａ1 、Ｎ型ＭＯＳトランジス
タ１２のＷ／Ｌ比をａ2 、Ｐ型ＭＯＳトランジスタ１４
のＷ／Ｌ比をａ3 、Ｎ型ＭＯＳトランジスタ１３のＷ／
Ｌ比をａ4 とすると、ａ1 ／ａ2 が１／５程度、ａ3 ／
ａ4 が５程度となるように各トランジスタ１１〜１４の
ゲート幅及びゲート長を調整している。例えば、Ｐ型Ｍ
ＯＳトランジスタ１１のゲート幅Ｗを１０μｍ、ゲート
長Ｌを４．５μｍとし、Ｎ型ＭＯＳトランジスタ１２の
ゲート幅Ｗを５０μｍ、ゲート長Ｌを４．５μｍとし、
Ｐ型ＭＯＳトランジスタ１４のゲート幅Ｗを５０μｍ、
ゲート長Ｌを４．５μｍとし、Ｎ型ＭＯＳトランジスタ
１３のゲート幅を１０μｍ、ゲート長Ｌを４．５μｍと
している。
ンジスタ１１のＷ／Ｌ比をａ1 、Ｎ型ＭＯＳトランジス
タ１２のＷ／Ｌ比をａ2 、Ｐ型ＭＯＳトランジスタ１４
のＷ／Ｌ比をａ3 、Ｎ型ＭＯＳトランジスタ１３のＷ／
Ｌ比をａ4 とすると、ａ1 ／ａ2 が１／５程度、ａ3 ／
ａ4 が５程度となるように各トランジスタ１１〜１４の
ゲート幅及びゲート長を調整している。例えば、Ｐ型Ｍ
ＯＳトランジスタ１１のゲート幅Ｗを１０μｍ、ゲート
長Ｌを４．５μｍとし、Ｎ型ＭＯＳトランジスタ１２の
ゲート幅Ｗを５０μｍ、ゲート長Ｌを４．５μｍとし、
Ｐ型ＭＯＳトランジスタ１４のゲート幅Ｗを５０μｍ、
ゲート長Ｌを４．５μｍとし、Ｎ型ＭＯＳトランジスタ
１３のゲート幅を１０μｍ、ゲート長Ｌを４．５μｍと
している。
【００３３】このように、トランジスタ１１，１２のＷ
／Ｌ比、及びトランジスタ１３，１４のＷ／Ｌ比を設定
することにより、ノードｑ2 の変化幅の中心電位と、Ｐ
型ＭＯＳトランジスタ１１のしきい値Ｖt とを一致させ
ることができる。これにより、ノードｑ2 の遷移に伴っ
てＰ型ＭＯＳトランジスタ１１及びＮ型ＭＯＳトランジ
スタ１２の一方をターンオンさせ、他方をターンオフさ
せることができる。なお、インバータを構成するＰ型ト
ランジスタ１５及びＮ型トランジスタ１６は、いずれも
ゲート幅が５０μｍ、ゲート長が４．５μｍである。
／Ｌ比、及びトランジスタ１３，１４のＷ／Ｌ比を設定
することにより、ノードｑ2 の変化幅の中心電位と、Ｐ
型ＭＯＳトランジスタ１１のしきい値Ｖt とを一致させ
ることができる。これにより、ノードｑ2 の遷移に伴っ
てＰ型ＭＯＳトランジスタ１１及びＮ型ＭＯＳトランジ
スタ１２の一方をターンオンさせ、他方をターンオフさ
せることができる。なお、インバータを構成するＰ型ト
ランジスタ１５及びＮ型トランジスタ１６は、いずれも
ゲート幅が５０μｍ、ゲート長が４．５μｍである。
【００３４】図２は本実施の形態のレベルシフト回路の
動作をシミュレーションした結果を示す図である。この
図２において、Ｖ(in)は入力端子Vin に入力される信号
の波形を示し、Ｖ(q1)はノードｑ1 、Ｖ(q2)はノードｑ
2 における波形を示し、Ｖ(out) は出力端子Ｖout から
出力される信号の波形を示す。この図２に示すように、
入力端子Ｖinに入力される０Ｖから５Ｖの間で変化する
信号に対し、ノードｑ１の電圧を０Ｖと１３Ｖとの間で
変化させることができ、出力端子Ｖout から波高値１３
Ｖの矩形波が出力される。実際に本実施の形態のレベル
シフト回路の入力信号の最低駆動電圧を調べたところ、
約３．２Ｖ以上で駆動することが確認された。
動作をシミュレーションした結果を示す図である。この
図２において、Ｖ(in)は入力端子Vin に入力される信号
の波形を示し、Ｖ(q1)はノードｑ1 、Ｖ(q2)はノードｑ
2 における波形を示し、Ｖ(out) は出力端子Ｖout から
出力される信号の波形を示す。この図２に示すように、
入力端子Ｖinに入力される０Ｖから５Ｖの間で変化する
信号に対し、ノードｑ１の電圧を０Ｖと１３Ｖとの間で
変化させることができ、出力端子Ｖout から波高値１３
Ｖの矩形波が出力される。実際に本実施の形態のレベル
シフト回路の入力信号の最低駆動電圧を調べたところ、
約３．２Ｖ以上で駆動することが確認された。
【００３５】本実施の形態においては、上記の構成によ
り、図９で示す従来例のレベルシフト回路に比べて５Ｖ
の電圧で動作するインバータが不用になる。従って、本
実施の形態のレベルシフトを液晶表示装置のデータドラ
イバに適用した場合、素子数及び配線数を大幅に削減す
ることができ、液晶表示装置の製造歩留まりを向上させ
ることができる。
り、図９で示す従来例のレベルシフト回路に比べて５Ｖ
の電圧で動作するインバータが不用になる。従って、本
実施の形態のレベルシフトを液晶表示装置のデータドラ
イバに適用した場合、素子数及び配線数を大幅に削減す
ることができ、液晶表示装置の製造歩留まりを向上させ
ることができる。
【００３６】なお、上記の構成のレベルシフト回路の場
合、応答時間の遅れが生じるが、デジタルデータ信号を
増幅させる場合には後段のＤ／Ａ変換回路のサンプリン
グ時間（ＳＶＧＡ表示の場合２５μｓ）が十分にあるた
め、問題とはならない。また、本実施の形態では、Ｐ型
ＭＯＳトランジスタ１１とＮ型ＭＯＳトランジスタ１２
のＷ／Ｌ比の割合ａ1 ／ａ2 を１／５程度、Ｐ型ＭＯＳ
トランジスタ１４とＮ型ＭＯＳトランジスタ１３のＷ／
Ｌ比の割合ａ3 ／ａ4 を５程度としたが、ａ1 ／ａ2 は
１／３以下、ａ3 ／ａ4 は３以上とすればよい。
合、応答時間の遅れが生じるが、デジタルデータ信号を
増幅させる場合には後段のＤ／Ａ変換回路のサンプリン
グ時間（ＳＶＧＡ表示の場合２５μｓ）が十分にあるた
め、問題とはならない。また、本実施の形態では、Ｐ型
ＭＯＳトランジスタ１１とＮ型ＭＯＳトランジスタ１２
のＷ／Ｌ比の割合ａ1 ／ａ2 を１／５程度、Ｐ型ＭＯＳ
トランジスタ１４とＮ型ＭＯＳトランジスタ１３のＷ／
Ｌ比の割合ａ3 ／ａ4 を５程度としたが、ａ1 ／ａ2 は
１／３以下、ａ3 ／ａ4 は３以上とすればよい。
【００３７】（第２の実施の形態）図３は本発明の第３
の実施の形態のレベルシフト回路を示す回路図である。
このレベルシフト回路は、３つのＰ型ＭＯＳトランジス
タ２１，２４，２５と、３つのＮ型ＭＯＳトランジスタ
２２，２３，２６とにより構成されている。これらのＭ
ＯＳトランジスタ２１〜２６は、いずれもガラス基板上
に形成されたＴＦＴである。
の実施の形態のレベルシフト回路を示す回路図である。
このレベルシフト回路は、３つのＰ型ＭＯＳトランジス
タ２１，２４，２５と、３つのＮ型ＭＯＳトランジスタ
２２，２３，２６とにより構成されている。これらのＭ
ＯＳトランジスタ２１〜２６は、いずれもガラス基板上
に形成されたＴＦＴである。
【００３８】Ｐ型ＭＯＳトランジスタ２１のソースは高
電位側電源ラインＶDD（１３Ｖ）に接続され、Ｎ型ＭＯ
Ｓトランジスタ２２のソースは低電位側電源ラインGND
（０Ｖ）に接続され、これらのトランジスタ２１，２２
の各ドレインは相互に接続されている。このトランジス
タ２１，２２の各ドレインの接続点を、以下ノードｑ3
という。
電位側電源ラインＶDD（１３Ｖ）に接続され、Ｎ型ＭＯ
Ｓトランジスタ２２のソースは低電位側電源ラインGND
（０Ｖ）に接続され、これらのトランジスタ２１，２２
の各ドレインは相互に接続されている。このトランジス
タ２１，２２の各ドレインの接続点を、以下ノードｑ3
という。
【００３９】また、Ｎ型ＭＯＳトランジスタ２３のソー
スは高電位側電源ラインＶDD（１３Ｖ）に接続され、Ｐ
型ＭＯＳトランジスタ２４のソースは低電位側電源ライ
ンGND （０Ｖ）に接続され、これらのトランジスタ２
３，２４のドレインは相互に接続されている。このトラ
ンジスタ２３，２４のドレインの接続点を、以下ノード
ｑ4 という。
スは高電位側電源ラインＶDD（１３Ｖ）に接続され、Ｐ
型ＭＯＳトランジスタ２４のソースは低電位側電源ライ
ンGND （０Ｖ）に接続され、これらのトランジスタ２
３，２４のドレインは相互に接続されている。このトラ
ンジスタ２３，２４のドレインの接続点を、以下ノード
ｑ4 という。
【００４０】入力端子ＶinはＮ型ＭＯＳトランジスタ２
２及びＮ型ＭＯＳトランジスタ２３のゲートに接続され
ている。Ｐ型ＭＯＳトランジスタ２１のゲートはノード
ｑ4に接続され、Ｐ型ＭＯＳトランジスタ２４のゲート
はノードｑ3 に接続されている。Ｐ型ＭＯＳトランジス
タ２５及びＮ型ＭＯＳトランジスタ２６は高電位側電源
ラインＶDDと低電位側電源ラインGND （０Ｖ）との間に
直列接続されて、インバータを構成している。トランジ
スタ２５. ２６のゲートはノードｑ3 に接続され、トラ
ンジスタ２５，２６のドレインは出力端子Ｖout に接続
されている。
２及びＮ型ＭＯＳトランジスタ２３のゲートに接続され
ている。Ｐ型ＭＯＳトランジスタ２１のゲートはノード
ｑ4に接続され、Ｐ型ＭＯＳトランジスタ２４のゲート
はノードｑ3 に接続されている。Ｐ型ＭＯＳトランジス
タ２５及びＮ型ＭＯＳトランジスタ２６は高電位側電源
ラインＶDDと低電位側電源ラインGND （０Ｖ）との間に
直列接続されて、インバータを構成している。トランジ
スタ２５. ２６のゲートはノードｑ3 に接続され、トラ
ンジスタ２５，２６のドレインは出力端子Ｖout に接続
されている。
【００４１】また、本実施の形態では、Ｐ型ＭＯＳトラ
ンジスタ２１のＷ／Ｌ比をａ1 、Ｎ型ＭＯＳトランジス
タ２２のＷ／Ｌ比をａ2 、Ｐ型ＭＯＳトランジスタ２４
のＷ／Ｌ比をａ3 、Ｎ型ＭＯＳトランジスタ２３のＷ／
Ｌ比をａ4 とすると、ａ1 ／ａ2 が１／５程度、ａ3 ／
ａ4 が１／５程度になるように各トランジスタ２１〜２
４のゲート幅及びゲート長を調整している。例えば、Ｐ
型ＭＯＳトランジスタ２１のゲート幅Ｗを１０μｍ、ゲ
ート長Ｌを４．５μｍとし、Ｎ型ＭＯＳトランジスタ２
２のゲート幅Ｗを５０μｍ、ゲート長Ｌを４．５μｍと
し、Ｐ型ＭＯＳトランジスタ２４のゲート幅Ｗを１０μ
ｍ、ゲート長Ｌを４．５μｍとし、Ｎ型ＭＯＳトランジ
スタ２３のゲート幅Ｗを５０μｍ、ゲート長Ｌを４．５
μｍとしている。
ンジスタ２１のＷ／Ｌ比をａ1 、Ｎ型ＭＯＳトランジス
タ２２のＷ／Ｌ比をａ2 、Ｐ型ＭＯＳトランジスタ２４
のＷ／Ｌ比をａ3 、Ｎ型ＭＯＳトランジスタ２３のＷ／
Ｌ比をａ4 とすると、ａ1 ／ａ2 が１／５程度、ａ3 ／
ａ4 が１／５程度になるように各トランジスタ２１〜２
４のゲート幅及びゲート長を調整している。例えば、Ｐ
型ＭＯＳトランジスタ２１のゲート幅Ｗを１０μｍ、ゲ
ート長Ｌを４．５μｍとし、Ｎ型ＭＯＳトランジスタ２
２のゲート幅Ｗを５０μｍ、ゲート長Ｌを４．５μｍと
し、Ｐ型ＭＯＳトランジスタ２４のゲート幅Ｗを１０μ
ｍ、ゲート長Ｌを４．５μｍとし、Ｎ型ＭＯＳトランジ
スタ２３のゲート幅Ｗを５０μｍ、ゲート長Ｌを４．５
μｍとしている。
【００４２】このように、トランジスタ２１，２２のＷ
／Ｌ比、及びトランジスタ２３，２４のＷ／Ｌ比を設定
することにより、ノードｑ4 の変化幅の中心電位と、Ｐ
型ＭＯＳトランジスタ２１のしきい値Ｖt とを一致させ
ることができる。これにより、ノードｑ4 の遷移に伴っ
てＰ型ＭＯＳトランジスタ２１及びＮ型ＭＯＳトランジ
スタ２２の一方をターンオンさせ、他方をターンオフさ
せることができる。なお、インバータを構成するＰ型ト
ランジスタ２５及びＮ型トランジスタ２６は、いずれも
ゲート幅が５０μｍ、ゲート長が４．５μｍである。
／Ｌ比、及びトランジスタ２３，２４のＷ／Ｌ比を設定
することにより、ノードｑ4 の変化幅の中心電位と、Ｐ
型ＭＯＳトランジスタ２１のしきい値Ｖt とを一致させ
ることができる。これにより、ノードｑ4 の遷移に伴っ
てＰ型ＭＯＳトランジスタ２１及びＮ型ＭＯＳトランジ
スタ２２の一方をターンオンさせ、他方をターンオフさ
せることができる。なお、インバータを構成するＰ型ト
ランジスタ２５及びＮ型トランジスタ２６は、いずれも
ゲート幅が５０μｍ、ゲート長が４．５μｍである。
【００４３】図４は本実施の形態のレベルシフト回路の
動作をシミュレーションした結果を示す図である。この
図４において、Ｖ(in)は入力端子Vin に入力される信号
の波形を示し、Ｖ(q3)はノードｑ3 、Ｖ(q4)はノードｑ
4 における波形を示し、Ｖ(out) は出力端子Ｖout から
出力される信号の波形を示す。この図４に示すように、
入力端子Ｖinに入力される０Ｖから５Ｖの間で変化する
信号に対し、ノードｑ3 の電圧を０Ｖと１３Ｖとの間で
変化させることができ、出力端子Ｖout から波高値１３
Ｖの矩形波が出力される。実際に本実施の形態のレベル
シフト回路の入力信号の最低駆動電圧を調べたところ、
約２．４Ｖ以上で駆動することが確認された。
動作をシミュレーションした結果を示す図である。この
図４において、Ｖ(in)は入力端子Vin に入力される信号
の波形を示し、Ｖ(q3)はノードｑ3 、Ｖ(q4)はノードｑ
4 における波形を示し、Ｖ(out) は出力端子Ｖout から
出力される信号の波形を示す。この図４に示すように、
入力端子Ｖinに入力される０Ｖから５Ｖの間で変化する
信号に対し、ノードｑ3 の電圧を０Ｖと１３Ｖとの間で
変化させることができ、出力端子Ｖout から波高値１３
Ｖの矩形波が出力される。実際に本実施の形態のレベル
シフト回路の入力信号の最低駆動電圧を調べたところ、
約２．４Ｖ以上で駆動することが確認された。
【００４４】本実施の形態においても、上記の構成によ
り、図９で示す従来例のレベルシフト回路に比べて５Ｖ
の電圧で動作するインバータが不用になる。従って、本
実施の形態のレベルシフトを液晶表示装置のデータドラ
イバに適用した場合、素子数及び配線数を大幅に削減す
ることができ、液晶表示装置の製造歩留まりを向上させ
ることができる。
り、図９で示す従来例のレベルシフト回路に比べて５Ｖ
の電圧で動作するインバータが不用になる。従って、本
実施の形態のレベルシフトを液晶表示装置のデータドラ
イバに適用した場合、素子数及び配線数を大幅に削減す
ることができ、液晶表示装置の製造歩留まりを向上させ
ることができる。
【００４５】なお、上記の構成のレベルシフト回路の場
合も応答時間の遅れが生じるが、デジタルデータ信号を
増幅させる場合には後段のＤ／Ａ変換回路のサンプリン
グ時間（ＳＶＧＡ表示の場合２５μｓ）が十分にあるた
め、問題とはならない。また、本実施の形態では、Ｐ型
ＭＯＳトランジスタ２１とＮ型ＭＯＳトランジスタ２２
のＷ／Ｌ比の割合ａ1 ／ａ2 を１／５程度、Ｐ型ＭＯＳ
トランジスタ２４とＮ型ＭＯＳトランジスタ２３のＷ／
Ｌ比の割合ａ3 ／ａ4 を１／５程度としたが、ａ1 ／ａ
2 は１／４以下、ａ3 ／ａ4 も１／４以下とすればよ
い。
合も応答時間の遅れが生じるが、デジタルデータ信号を
増幅させる場合には後段のＤ／Ａ変換回路のサンプリン
グ時間（ＳＶＧＡ表示の場合２５μｓ）が十分にあるた
め、問題とはならない。また、本実施の形態では、Ｐ型
ＭＯＳトランジスタ２１とＮ型ＭＯＳトランジスタ２２
のＷ／Ｌ比の割合ａ1 ／ａ2 を１／５程度、Ｐ型ＭＯＳ
トランジスタ２４とＮ型ＭＯＳトランジスタ２３のＷ／
Ｌ比の割合ａ3 ／ａ4 を１／５程度としたが、ａ1 ／ａ
2 は１／４以下、ａ3 ／ａ4 も１／４以下とすればよ
い。
【００４６】（第３の実施の形態）図５は本発明の第３
の実施の形態のレベルシフト回路を示す回路図である。
このレベルシフト回路は、３つのＰ型ＭＯＳトランジス
タ３１，３４，３５と、３つのＮ型ＭＯＳトランジスタ
３２，３３，３６とにより構成されている。これらのＭ
ＯＳトランジスタ３１〜３６は、いずれもガラス基板上
に形成されたＴＦＴである。
の実施の形態のレベルシフト回路を示す回路図である。
このレベルシフト回路は、３つのＰ型ＭＯＳトランジス
タ３１，３４，３５と、３つのＮ型ＭＯＳトランジスタ
３２，３３，３６とにより構成されている。これらのＭ
ＯＳトランジスタ３１〜３６は、いずれもガラス基板上
に形成されたＴＦＴである。
【００４７】Ｐ型ＭＯＳトランジスタ３１のソースは高
電位側電源ラインＶDD（１３Ｖ）に接続され、Ｎ型ＭＯ
Ｓトランジスタ３２のソースは低電位側電源ラインGND
（０Ｖ）に接続され、これらのトランジスタ３１，３２
の各ドレインは相互に接続されている。このトランジス
タ３１，３２の各ドレインの接続点を、以下ノードｑ5
という。
電位側電源ラインＶDD（１３Ｖ）に接続され、Ｎ型ＭＯ
Ｓトランジスタ３２のソースは低電位側電源ラインGND
（０Ｖ）に接続され、これらのトランジスタ３１，３２
の各ドレインは相互に接続されている。このトランジス
タ３１，３２の各ドレインの接続点を、以下ノードｑ5
という。
【００４８】また、Ｎ型ＭＯＳトランジスタ３３のソー
スは高電位側電源ラインＶDD（１３Ｖ）に接続され、Ｐ
型ＭＯＳトランジスタ３４のソースは低電位側電源ライ
ンGND （０Ｖ）に接続され、これらのトランジスタ３
３，３４のドレインは相互に接続されている。このトラ
ンジスタ３３，３４のドレインの接続点を、以下ノード
ｑ6 という。
スは高電位側電源ラインＶDD（１３Ｖ）に接続され、Ｐ
型ＭＯＳトランジスタ３４のソースは低電位側電源ライ
ンGND （０Ｖ）に接続され、これらのトランジスタ３
３，３４のドレインは相互に接続されている。このトラ
ンジスタ３３，３４のドレインの接続点を、以下ノード
ｑ6 という。
【００４９】入力端子ＶinはＮ型ＭＯＳトランジスタ３
２のゲートに接続されている。Ｎ型ＭＯＳトランジスタ
３３及びＰ型ＭＯＳトランジスタ３４のゲートはノード
ｑ5に接続され、Ｐ型ＭＯＳトランジスタ３１のゲート
はノードｑ6 に接続されている。Ｐ型ＭＯＳトランジス
タ３５及びＮ型ＭＯＳトランジスタ３６は高電位側電源
ラインＶDDと低電位側電源ラインGND （０Ｖ）との間に
直列接続されて、インバータを構成している。トランジ
スタ３５. ３６のゲートはノードｑ6 に接続され、トラ
ンジスタ１５，１６のドレインは出力端子Ｖout に接続
されている。
２のゲートに接続されている。Ｎ型ＭＯＳトランジスタ
３３及びＰ型ＭＯＳトランジスタ３４のゲートはノード
ｑ5に接続され、Ｐ型ＭＯＳトランジスタ３１のゲート
はノードｑ6 に接続されている。Ｐ型ＭＯＳトランジス
タ３５及びＮ型ＭＯＳトランジスタ３６は高電位側電源
ラインＶDDと低電位側電源ラインGND （０Ｖ）との間に
直列接続されて、インバータを構成している。トランジ
スタ３５. ３６のゲートはノードｑ6 に接続され、トラ
ンジスタ１５，１６のドレインは出力端子Ｖout に接続
されている。
【００５０】また、本実施の形態では、Ｐ型ＭＯＳトラ
ンジスタ３１のＷ／Ｌ比をａ1 、Ｎ型ＭＯＳトランジス
タ３２のＷ／Ｌ比をａ2 、Ｐ型ＭＯＳトランジスタ３４
のＷ／Ｌ比をａ3 、Ｎ型ＭＯＳトランジスタ３３のＷ／
Ｌ比をａ4 とすると、ａ1 ／ａ2 が１／５程度、ａ3 ／
ａ4 が１程度となるように各トランジスタ３１〜３４の
ゲート幅及びゲート長を調整している。例えば、Ｐ型Ｍ
ＯＳトランジスタ３１のゲート幅Ｗを１０μｍ、ゲート
長Ｌを４．５μｍとし、Ｎ型ＭＯＳトランジスタ３２の
ゲート幅Ｗを５０μｍ、ゲート長Ｌを４．５μｍとし、
Ｐ型ＭＯＳトランジスタ３３のゲート幅Ｗを１０μｍ、
ゲート長Ｌを４．５μｍとし、Ｎ型ＭＯＳトランジスタ
３４のゲート幅Ｗを１０μｍ、ゲート長Ｌを４．５μｍ
としている。
ンジスタ３１のＷ／Ｌ比をａ1 、Ｎ型ＭＯＳトランジス
タ３２のＷ／Ｌ比をａ2 、Ｐ型ＭＯＳトランジスタ３４
のＷ／Ｌ比をａ3 、Ｎ型ＭＯＳトランジスタ３３のＷ／
Ｌ比をａ4 とすると、ａ1 ／ａ2 が１／５程度、ａ3 ／
ａ4 が１程度となるように各トランジスタ３１〜３４の
ゲート幅及びゲート長を調整している。例えば、Ｐ型Ｍ
ＯＳトランジスタ３１のゲート幅Ｗを１０μｍ、ゲート
長Ｌを４．５μｍとし、Ｎ型ＭＯＳトランジスタ３２の
ゲート幅Ｗを５０μｍ、ゲート長Ｌを４．５μｍとし、
Ｐ型ＭＯＳトランジスタ３３のゲート幅Ｗを１０μｍ、
ゲート長Ｌを４．５μｍとし、Ｎ型ＭＯＳトランジスタ
３４のゲート幅Ｗを１０μｍ、ゲート長Ｌを４．５μｍ
としている。
【００５１】このように、トランジスタ３１，３２のＷ
／Ｌ比、及びトランジスタ３３，３４のＷ／Ｌ比を設定
することにより、ノードｑ5 の変化幅の中心電位と、Ｐ
型ＭＯＳトランジスタ３３及びＮ型ＭＯＳトランジスタ
３４のしきい値Ｖt とを一致させることができる。これ
により、ノードｑ5 の遷移に伴ってＮ型ＭＯＳトランジ
スタ３３及びＰ型ＭＯＳトランジスタ３４の一方をター
ンオンさせ、他方をターンオフさせることができる。な
お、インバータを構成するＰ型トランジスタ３５及びＮ
型トランジスタ３６は、いずれもゲート幅が５０μｍ、
ゲート長が４．５μｍである。
／Ｌ比、及びトランジスタ３３，３４のＷ／Ｌ比を設定
することにより、ノードｑ5 の変化幅の中心電位と、Ｐ
型ＭＯＳトランジスタ３３及びＮ型ＭＯＳトランジスタ
３４のしきい値Ｖt とを一致させることができる。これ
により、ノードｑ5 の遷移に伴ってＮ型ＭＯＳトランジ
スタ３３及びＰ型ＭＯＳトランジスタ３４の一方をター
ンオンさせ、他方をターンオフさせることができる。な
お、インバータを構成するＰ型トランジスタ３５及びＮ
型トランジスタ３６は、いずれもゲート幅が５０μｍ、
ゲート長が４．５μｍである。
【００５２】図６は本実施の形態のレベルシフト回路の
動作をシミュレーションした結果を示す図である。この
図６において、Ｖ(in)は入力端子Vin に入力される信号
の波形を示し、Ｖ(q5)はノードｑ5 、Ｖ(q6)はノードｑ
6 における波形を示し、Ｖ(out) は出力端子Ｖout から
出力される信号の波形を示す。この図６に示すように、
入力端子Ｖinに入力される０Ｖから５Ｖの間で変化する
信号に対し、ノードｑ5 の電圧を０Ｖと１３Ｖとの間で
変化させることができ、出力端子Ｖout から波高値１３
Ｖの矩形波が出力される。実際に本実施の形態のレベル
シフト回路の入力信号の最低駆動電圧を調べたところ、
約３．１Ｖ以上で駆動することが確認された。
動作をシミュレーションした結果を示す図である。この
図６において、Ｖ(in)は入力端子Vin に入力される信号
の波形を示し、Ｖ(q5)はノードｑ5 、Ｖ(q6)はノードｑ
6 における波形を示し、Ｖ(out) は出力端子Ｖout から
出力される信号の波形を示す。この図６に示すように、
入力端子Ｖinに入力される０Ｖから５Ｖの間で変化する
信号に対し、ノードｑ5 の電圧を０Ｖと１３Ｖとの間で
変化させることができ、出力端子Ｖout から波高値１３
Ｖの矩形波が出力される。実際に本実施の形態のレベル
シフト回路の入力信号の最低駆動電圧を調べたところ、
約３．１Ｖ以上で駆動することが確認された。
【００５３】本実施の形態においても、上記の構成によ
り、図９で示す従来例のレベルシフト回路に比べて５Ｖ
の電圧で動作するインバータが不用になる。従って、本
実施の形態のレベルシフトを液晶表示装置のデータドラ
イバに適用した場合、素子数及び配線数を大幅に削減す
ることができ、液晶表示装置の製造歩留まりを向上させ
ることができる。
り、図９で示す従来例のレベルシフト回路に比べて５Ｖ
の電圧で動作するインバータが不用になる。従って、本
実施の形態のレベルシフトを液晶表示装置のデータドラ
イバに適用した場合、素子数及び配線数を大幅に削減す
ることができ、液晶表示装置の製造歩留まりを向上させ
ることができる。
【００５４】なお、上記の構成のレベルシフト回路の場
合、応答時間の遅れが生じるが、デジタルデータ信号を
増幅させる場合には後段のＤ／Ａ変換のサンプリング時
間（ＳＶＧＡ表示の場合２５μｓ）が十分にあるため、
問題とはならない。また、本実施の形態では、Ｐ型ＭＯ
Ｓトランジスタ３１とＮ型ＭＯＳトランジスタ３２のＷ
／Ｌ比の割合ａ1 ／ａ2 を１／５程度、Ｐ型ＭＯＳトラ
ンジスタ３４とＮ型ＭＯＳトランジスタ３３のＷ／Ｌ比
の割合ａ3 ／ａ4 を１程度としたが、ａ1 ／ａ2 は１／
４以下とすればよい。ａ1 ／ａ2 のより好ましい割合は
１／１０程度である。
合、応答時間の遅れが生じるが、デジタルデータ信号を
増幅させる場合には後段のＤ／Ａ変換のサンプリング時
間（ＳＶＧＡ表示の場合２５μｓ）が十分にあるため、
問題とはならない。また、本実施の形態では、Ｐ型ＭＯ
Ｓトランジスタ３１とＮ型ＭＯＳトランジスタ３２のＷ
／Ｌ比の割合ａ1 ／ａ2 を１／５程度、Ｐ型ＭＯＳトラ
ンジスタ３４とＮ型ＭＯＳトランジスタ３３のＷ／Ｌ比
の割合ａ3 ／ａ4 を１程度としたが、ａ1 ／ａ2 は１／
４以下とすればよい。ａ1 ／ａ2 のより好ましい割合は
１／１０程度である。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
単一の電圧で駆動可能なレベルシフト回路が実現でき
る。これにより、例えば周辺回路一体型アクティブマト
リクス液晶表示装置のドライバに適用した場合に、素子
数及び配線数を削減することができ、製造歩留まりの向
上及び製品コストの低減が可能になるという効果を奏す
る。
単一の電圧で駆動可能なレベルシフト回路が実現でき
る。これにより、例えば周辺回路一体型アクティブマト
リクス液晶表示装置のドライバに適用した場合に、素子
数及び配線数を削減することができ、製造歩留まりの向
上及び製品コストの低減が可能になるという効果を奏す
る。
【図１】図１は本発明の第１の実施の形態のレベルシフ
ト回路を示す回路図である。
ト回路を示す回路図である。
【図２】図２は第１の実施の形態のレベルシフト回路の
動作をシミュレーションした結果を示す図である。
動作をシミュレーションした結果を示す図である。
【図３】図３は本発明の第３の実施の形態のレベルシフ
ト回路を示す回路図である。
ト回路を示す回路図である。
【図４】図４は第３の実施の形態のレベルシフト回路の
動作をシミュレーションした結果を示す図である。
動作をシミュレーションした結果を示す図である。
【図５】図５は本発明の第３の実施の形態のレベルシフ
ト回路を示す回路図である。
ト回路を示す回路図である。
【図６】図６は第３の実施の形態のレベルシフト回路の
動作をシミュレーションした結果を示す図である。
動作をシミュレーションした結果を示す図である。
【図７】図７は液晶表示装置のＴＦＴ基板を示す模式図
である。
である。
【図８】図８は液晶表示装置の表示領域の一部を拡大し
て示す平面図である。
て示す平面図である。
【図９】図９は従来の一般的なレベルシフト回路の例を
示す回路図である。
示す回路図である。
【図１０】図１０は従来のレベルシフト回路の動作をシ
ミュレーションした結果を示す図である。
ミュレーションした結果を示す図である。
【図１１】図１１はレベルシフト回路を内蔵した線順次
型データドライバの例を示すブロック図である。
型データドライバの例を示すブロック図である。
１１，１４，１５，２１，２４，２５，３１，３４，３
５，６１，６３，６５，６７ Ｐ型ＭＯＳトランジス
タ、 １２，１３，１６，２２，２３，２６，３２，３３，３
６，６２，６４，６６，６８ Ｎ型ＭＯＳトランジス
タ、 ４０ ガラス基板、 ４１ 表示領域、 ４２ データドライバ、 ４３ ゲートドライバ、 ４４ 端子電極、 ５１ データバスライン、 ５２ ゲートバスライン、 ５３ ＴＦＴ、 ５４ 画素電極、 ７１ シフトレジスタ部、 ７２ データレジスタ部、 ７３ ラッチ回路部、 ７４ レベルシフタ部、 ７５ Ｄ／Ａ変換回路部、 ７６ アナログバッファ部。
５，６１，６３，６５，６７ Ｐ型ＭＯＳトランジス
タ、 １２，１３，１６，２２，２３，２６，３２，３３，３
６，６２，６４，６６，６８ Ｎ型ＭＯＳトランジス
タ、 ４０ ガラス基板、 ４１ 表示領域、 ４２ データドライバ、 ４３ ゲートドライバ、 ４４ 端子電極、 ５１ データバスライン、 ５２ ゲートバスライン、 ５３ ＴＦＴ、 ５４ 画素電極、 ７１ シフトレジスタ部、 ７２ データレジスタ部、 ７３ ラッチ回路部、 ７４ レベルシフタ部、 ７５ Ｄ／Ａ変換回路部、 ７６ アナログバッファ部。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NC09 NC11 NC21 NC34 ND49 ND53 ND54 5C006 AA22 AF83 BB16 BC20 BF03 BF04 BF34 BF46 FA43 5C080 AA10 BB05 CC03 DD22 FF11 JJ02 JJ03 JJ04 5J056 AA00 AA11 BB55 BB59 CC21 DD13 DD28 EE07 FF08 HH01 HH02
Claims (3)
- 【請求項１】 ソースが高電位側電源ラインに接続され
た第１のＰ型ＭＯＳトランジスタと、 ソースが低電位側電源ラインに接続され、ゲートが入力
端子に接続され、ドレインが前記第１のＰ型ＭＯＳトラ
ンジスタのドレインに接続された第１のＮ型ＭＯＳトラ
ンジスタと、 ソースが前記高電位側電源ラインに接続され、ゲートが
前記第１のＰ型ＭＯＳトランジスタのドレインに接続さ
れ、ドレインが前記第１のＰ型ＭＯＳトランジスタのゲ
ートに接続された第２のＮ型ＭＯＳトランジスタと、 ソースが前記低電位側電源ラインに接続され、ゲートが
前記入力端子に接続され、ドレインが前記第２のＮ型Ｍ
ＯＳトランジスタのドレインに接続された第２のＰ型Ｍ
ＯＳトランジスタとを有し、 前記第１のＰ型ＭＯＳトランジスタのドレインから次段
回路に信号が出力されることを特徴とするレベルシフト
回路。 - 【請求項２】 ソースが高電位側電源ラインに接続され
た第１のＰ型ＭＯＳトランジスタと、 ソースが低電位側電源ラインに接続され、ゲートが入力
端子に接続され、ドレインが前記第１のＰ型ＭＯＳトラ
ンジスタのドレインに接続された第１のＮ型ＭＯＳトラ
ンジスタと、 ソースが前記高電位側電源ラインに接続され、ゲートが
前記入力端子に接続され、ドレインが前記第１のＰ型Ｍ
ＯＳトランジスタのゲートに接続された第２のＮ型ＭＯ
Ｓトランジスタと、 ソースが前記低電位側電源ラインに接続され、ゲートが
前記第１のＰ型ＭＯＳトランジスタのドレインに接続さ
れ、ドレインが前記第２のＮ型ＭＯＳトランジスタのド
レインに接続された第２のＰ型ＭＯＳトランジスタとを
有し、 前記第１のＰ型ＭＯＳトランジスタのドレインから次段
の回路に信号が出力されることを特徴とするレベルシフ
ト回路。 - 【請求項３】 ソースが高電位側電源ラインに接続され
た第１のＰ型ＭＯＳトランジスタと、 ソースが低電位側電源ラインに接続され、ゲートが入力
端子に接続され、ドレインが前記第１のＰ型ＭＯＳトラ
ンジスタのドレインに接続された第１のＮ型ＭＯＳトラ
ンジスタと、 ソースが前記高電位側電源ラインに接続され、ゲートが
前記第１のＰ型ＭＯＳトランジスタのドレインに接続さ
れ、ドレインが前記第１のＰ型ＭＯＳトランジスタのゲ
ートに接続された第２のＮ型ＭＯＳトランジスタと、 ソースが前記低電位側電源ラインに接続され、ゲートが
前記第１のＰ型ＭＯＳトランジスタのドレインに接続さ
れ、ドレインが前記第２のＮ型ＭＯＳトランジスタのド
レインに接続された第２のＰ型ＭＯＳトランジスタとを
有し、 前記第２のＮ型ＭＯＳトランジスタのドレインから次段
の回路に信号が出力されることを特徴とするレベルシフ
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11231971A JP2001057518A (ja) | 1999-08-18 | 1999-08-18 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11231971A JP2001057518A (ja) | 1999-08-18 | 1999-08-18 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001057518A true JP2001057518A (ja) | 2001-02-27 |
Family
ID=16931930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11231971A Withdrawn JP2001057518A (ja) | 1999-08-18 | 1999-08-18 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001057518A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003103144A1 (ja) * | 2002-05-30 | 2003-12-11 | ソニー株式会社 | レベルシフト回路、表示装置および携帯端末 |
| US7397278B2 (en) | 2005-01-31 | 2008-07-08 | Sharp Kabushiki Kaisha | Level shifting circuit and display element driving circuit using same |
| KR101058865B1 (ko) | 2008-12-24 | 2011-08-23 | 포항공과대학교 산학협력단 | 다중 전원 전압 시스템을 위한 단일 전원 전압 패스 게이트레벨 변환기 |
-
1999
- 1999-08-18 JP JP11231971A patent/JP2001057518A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003103144A1 (ja) * | 2002-05-30 | 2003-12-11 | ソニー株式会社 | レベルシフト回路、表示装置および携帯端末 |
| CN1316742C (zh) * | 2002-05-30 | 2007-05-16 | 索尼株式会社 | 电平移动电路、显示装置及便携式终端 |
| US7224200B2 (en) | 2002-05-30 | 2007-05-29 | Sony Corporation | Level shift circuit, display apparatus, and portable terminal |
| US7397278B2 (en) | 2005-01-31 | 2008-07-08 | Sharp Kabushiki Kaisha | Level shifting circuit and display element driving circuit using same |
| KR101058865B1 (ko) | 2008-12-24 | 2011-08-23 | 포항공과대학교 산학협력단 | 다중 전원 전압 시스템을 위한 단일 전원 전압 패스 게이트레벨 변환기 |
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