JP3872747B2 - カスケード接続回路およびその回路を備えた電子装置 - Google Patents
カスケード接続回路およびその回路を備えた電子装置 Download PDFInfo
- Publication number
- JP3872747B2 JP3872747B2 JP2002341678A JP2002341678A JP3872747B2 JP 3872747 B2 JP3872747 B2 JP 3872747B2 JP 2002341678 A JP2002341678 A JP 2002341678A JP 2002341678 A JP2002341678 A JP 2002341678A JP 3872747 B2 JP3872747 B2 JP 3872747B2
- Authority
- JP
- Japan
- Prior art keywords
- start signal
- flip
- semiconductor integrated
- integrated circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はカスケード接続回路およびそのカスケード接続回路を備えた電子装置に関し、特に複数の半導体集積回路装置にスタート信号を順次読込むカスケード接続回路およびそのカスケード接続回路を備えた電子装置に関する。
【０００２】
【従来の技術】
ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。
【０００３】
この種の液晶表示装置の液晶表示モジュールは、図６に示すように、液晶パネル（ＬＣＤパネル）１と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）２と、ＩＣからなる複数個の走査側駆動回路（以下、走査側ドライバという）３およびデータ側駆動回路（以下、データ側ドライバという）４とを具備している。液晶パネル１は、詳細を図示しないが、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させて画像を表示するものである。半導体基板上には、各画素電極へ印加する階調電圧を送るデータ線と、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線とが配線されている。
【０００４】
コントローラ２は、入力側がＰＣ（パソコン）５に接続され、出力側が走査側ドライバ３およびデータ側ドライバ４に接続されている。走査側ドライバ３およびデータ側ドライバ４の出力側は、液晶パネル１の走査線およびデータ線にそれぞれ接続されている。走査側ドライバ３およびデータ側ドライバ４は、製造上の制限よりチップサイズが制限され、従って、ＩＣ１個で出力できる走査線およびデータ線に対応する出力数も制限され、液晶パネル１のサイズが大きい場合、それぞれ複数個を液晶パネル１の外周に配置する必要がある。例えばＸＧＡ（１０２４×７６８画素）カラー表示の液晶パネルの場合の各ドライバ３，４のモジュールへの実装は、
▲１▼走査側ドライバ３は、７６８本のゲート線を駆動する必要があり、例えば１９２本分の駆動能力を有する場合、４個必要とし、液晶パネル１の左側外周にカスケード接続で片側配置される。
▲２▼データ側ドライバ４は、１画素をカラー表示するためにデータ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が必要なため、１０２４×３＝３０７２本のデータ線を駆動する必要があり、例えば、３８４本分の駆動能力を有する場合、液晶パネル１の上側外周にカスケード接続の８個（Ａ、Ｂ、…、Ｈ）で片側配置される。
【０００５】
ＰＣ５から画像データが液晶表示モジュールのコントローラ２に送られ、コントローラ２から走査側ドライバ３には、クロック信号等が各走査側ドライバ３に並列に送られ、垂直同期用のスタート信号ＳＴＶが初段の走査側ドライバ３に送られ、カスケード接続された次段以降の走査側ドライバ３に順次転送されていく。また、コントローラ２からデータ側ドライバ４には、クロック信号ＣＬＫ等のタイミング信号やデータ信号ＤＡＴＡが各データ側ドライバ４に並列に送られ、水平同期用のスタート信号ＳＴＨが初段のデータ側ドライバＡに送られ、カスケード接続された次段以降のデータ側ドライバＢ、Ｃ、…、Ｈに順次転送されていく。そして、走査側ドライバ３から各走査線にはパルス状の走査信号が送られ、走査線に印加された走査信号がハイレベルのとき、その走査線につながるＴＦＴが全てオンとなり、そのときデータ側ドライバ４からデータ線に送られた階調電圧が、オンとなったＴＦＴを介して画素電極に印加される。そして、走査信号がローレベルとなり、ＴＦＴがオフ状態に変化すると、画素電極と対向基板電極との電位差は、次の階調電圧が画素電極に印加されるまでの間保持される。そして、各走査線に順次走査信号を送ることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。
【０００６】
データ側ドライバ４は、カスケード接続によりスタート信号ＳＴＨを順次転送するために、小さなカスケード出力遅延で駆動させる必要があり、本出願人は、この種の改善をしたデータ側ドライバに関して出願している（特許文献１を参照。）。以下、特許文献１を参考に従来のデータ側ドライバ４に含まれるカスケード接続によりスタート信号ＳＴＨを順次転送するための回路について図７を参照して説明する。データ側ドライバ４は、カスケード接続によりスタート信号ＳＴＨを順次転送するための回路として、外部クロック信号ＣＬＫＡの入力端子６、スタート信号ＳＴＨの入力端子７およびスタート信号ＳＴＨの出力端子８と、入力端子６に供給された外部クロック信号ＣＬＫＡを所定時間ｔｄ１だけ遅延させて内部クロック信号ＣＬＫＢとして出力するクロックストップ回路を有するクロック信号の入出力回路９と、シフトレジスタ１０とを有している。
【０００７】
シフトレジスタ１０は、例えば、６４段のフリップフロップを有し、１段目に初段のフリップフロップ１１、２〜６３段目に中間段のフリップフロップ１２，１２，…，１２，１２、６４段目に最終段のフリップフロップ１３を有している。初段及び中間段の各フリップフロップ１１，１２のクロック入力端子（Ｃ）は入出力回路９を介して入力端子６に接続されている。初段のフリップフロップ１１のデータ入力端子（Ｄ）は入力端子７に接続され、中間段の各フリップフロップ１２のデータ入力端子（Ｄ）は各手前の段のフリップフロップ１１，１２の正規出力端子（Ｑ）に接続されている。初段及び中間段の各フリップフロップ１１，１２の相補出力端子（Ｑバー）は各フリップフロップ１１，１２と対応して設けられた後段の図示しないデータレジスタ回路の各レジスタにそれぞれ接続されている。最終段のフリップフロップ１３は第１のフリップフロップ１３ａと第２のフリップフロップ１３ｂとに分割構成され、第１のフリップフロップ１３ａのクロック入力端子（Ｃ）が入出力回路９を介して入力端子６、データ入力端子（Ｄ）が６３段目のフリップフロップ１２の正規出力端子（Ｑ）及び相補出力端子（Ｑバー）がフリップフロップ１３ａと対応して設けられた後段の図示しないデータレジスタ回路のレジスタにそれぞれ接続され、第２のフリップフロップ１３ｂのクロック入力端子（Ｃ）が入出力回路９を介さずに直接、入力端子６、データ入力端子（Ｄ）が６３段目のフリップフロップ１２の正規出力端子（Ｑ）及び正規出力端子（Ｑ）が出力端子８にそれぞれ接続されている。
【０００８】
上記構成回路の動作を図８を参照して説明する。外部クロック信号ＣＬＫＡが入力端子６に供給されると、入出力回路９を介して内部クロック信号ＣＬＫＢとしてシフトレジスタ１０の初段及び中間段の各フリップフロップ１１，１２と最終段の第１のフリップフロップ１３ａに供給されるとともに、直接、最終段の第２のフリップフロップ１３ｂに供給される。この状態でスタート信号ＳＴＨが入力端子７に供給されると、このスタート信号ＳＴＨが初段のフリップフロップ１１から最終段の第１のフリップフロップ１３ａまで順に内部クロック信号ＣＬＫＢによりサンプリングされて転送され、初段及び中間段のフリップフロップ１１，１２と最終段の第１のフリップフロップ１３ａとから後段の図示しないデータレジスタ回路にデータ信号を取り込む制御信号を出力するとともに、６３段目のフリップフロップ１２からの転送信号が最終段の第２のフリップフロップ１３ｂに転送され、直接、外部クロック信号ＣＬＫＡによりサンプリングされて、最終段の第２のフリップフロップ１３ｂから次段にカスケード接続されるデータ側ドライバ４のスタート信号ＳＴＨとして出力端子８に出力される。
【０００９】
従って、最終段の第２のフリップフロップ１３ｂの出力であるスタート信号ＳＴＨが次段のデータ側ドライバ４に入力されるときの外部クロック信号ＣＬＫＡに対する遅延時間（以下、カスケード遅延時間という）ｔｄには、外部クロック信号ＣＬＫＡに対する内部クロック信号ＣＬＫＢの遅延時間ｔｄ１は加わらず、カスケード接続されるデータ側ドライバ４間の寄生抵抗および寄生容量による遅延時間ｔd2が加わるだけなのでカスケード遅延時間ｔd＝ｔd2となる。
【００１０】
以上のように、シフトレジスタ１０内の最終段のフリップフロップ１３を、クロック入力端子（Ｃ）に内部クロック信号ＣＬＫＢが入力される第１のフリップフロップ１３ａと、クロック入力端子（Ｃ）に外部クロック信号ＣＬＫＡが直接入力され正規出力端子（Ｑ）が出力端子８に接続されるフリップフロップ１３ｂとで分割構成することにより、出力端子８への信号出力タイミングは外部クロック信号ＣＬＫＡに直接同期させることができ、カスケード遅延時間ｔdを短くできる。そして、カスケード接続時の最大クロック周波数（以下ｆmax と省略する）はデータ側ドライバ４間の信号読み込み時間ｔsと上記のカスケード遅延時間ｔd により決まり、下記（１）式で表され、カスケード遅延時間ｔdを短くできることによりｆmax を大きくすることができる。
ｆmax ＝１／（ｔs ＋ｔd）……… （１）
【００１１】
【特許文献１】
特開平９−２８１９２４号公報
【００１２】
【発明が解決しようとする課題】
ところで、上述のデータ側ドライバ４は、カスケード接続された次段以降のデータ側ドライバＢ、Ｃ、…、Ｈにてスタート信号ＳＴＨをクロック信号の立ち上がりエッジで読込むとき、入力端子６に供給された外部クロック信号ＣＬＫＡをそのまま直に用いた場合、パルスｂの立ち上がりエッジで読込む必要があるが、データ側ドライバ４間でのスタート信号ＳＴＨの遅延時間ｔｄ２の大きさによっては、本来の読込み用のパルスｂの立ち上がりエッジで読込むことができず、１つ後のパルスｃの立ち上がりエッジで読込む虞があるため、このスタート信号ＳＴＨの遅延時間ｔｄ２を考慮して、外部クロック信号ＣＬＫＡを時間ｔｄ１だけ遅延させた内部クロック信号ＣＬＫＢのパルスｂ’の立ち上がりエッジで読込むようにしている。しかし、液晶パネル１が今後更に大型化し、画素数が増加してくると、更に高速動作が必要となり、それに伴い、クロック信号ＣＬＫＢのパルス幅に対するスタート信号ＳＴＨの遅延時間ｔｄ２の比率が高くなり、内部クロック信号ＣＬＫＢの立ち上がりエッジで読込むとき、更に１つ後のパルスｃ’の立ち上がりエッジで読込む虞があり、スタート信号ＳＴＨのデータ側ドライバ４間の転送が不確実となる虞があるという問題がある。
従って、本発明の目的は、複数のカスケード接続された半導体集積回路装置間でスタート信号ＳＴＨの転送が確実に行われるカスケード接続回路およびその回路を備えた電子装置を提供することである。
【００１３】
【課題を解決するための手段】
本発明のカスケード接続回路は、カスケード接続された複数の半導体集積回路装置にスタート信号が順次読込まれ、スタート信号がカスケード接続の前段側の半導体集積回路装置に読込まれてからカスケード接続の後段側の半導体集積回路装置に読込まれるまでの期間に、前記前段側の半導体集積回路装置にデータが読み込まれるカスケード接続回路において、前記各半導体集積回路装置が、イネーブル信号の入力によりスタート信号を読込むスタート信号読込み回路と、スタート信号読込み回路からのスタート信号をクロック信号のエッジで内部の複数段のフリップフロップを順次シフトさせるシフトレジスタとを備え、前記フリップフロップの初段から最終段より１乃至２段前までのフリップフロップのうち１つの出力が後段側の半導体集積回路装置へのイネーブル信号として出力されることを特徴とする。
本発明の電子装置は、カスケード接続された複数の半導体集積回路装置にスタート信号が順次読込まれ、スタート信号がカスケード接続の前段側の半導体集積回路装置に読込まれてからカスケード接続の後段側の半導体集積回路装置に読込まれるまでの期間に、前記前段側の半導体集積回路装置にデータが読み込まれる電子装置において、前記各半導体集積回路装置が、イネーブル信号の入力によりスタート信号を読込むスタート信号読込み回路と、スタート信号読込み回路からのスタート信号をクロック信号のエッジで内部の複数段のフリップフロップを順次シフトさせるシフトレジスタとを備え、前記フリップフロップの初段から最終段より１乃至２段前までのフリップフロップのうち１つの出力が後段側の半導体集積回路装置へのイネーブル信号として出力されることを特徴とする。
上記電子装置は、表示装置として用いられ、半導体集積回路装置がデータ側駆動回路であることを特徴とする。
上記表示装置は、液晶表示装置として用いられることを特徴とする。
【００１４】
【発明の実施の形態】
以下に、本発明の一実施例について、図１乃至図５を参照して説明する。尚、図６および図７と同一のものは同一符号を付して、その説明を省略する。図１において、液晶表示装置の液晶表示モジュールは、液晶パネル１と、コントローラ２と、複数個の走査側ドライバ３およびデータ側ドライバ４０とを具備している。コントローラ２からデータ側ドライバ４０に送られるスタート信号ＳＴＨは、各データ側ドライバ４０に並列に送られる。
【００１５】
データ側ドライバ４０は、カスケード接続によりスタート信号ＳＴＨを順次転送するための回路として、図２に示すように、図７に示した入力端子６、７および入出力回路９の外に、シフトレジスタ４１と、シフトレジスタ４１にスタート信号ＳＴＨを読込むスタート信号読込み回路４２と、スタート信号読込み回路４２を制御するイネーブル信号ＥＮの入力端子４３と、次段のデータ側ドライバ４０へのイネーブル信号ＥＮの出力端子４４とを備えている。
【００１６】
シフトレジスタ４１は、例えば、Ｄフリフロで構成される６４段のフリップフロップ４５を有している。各フリップフロップ４５のクロック入力端子（Ｃ）は入出力回路９を介して入力端子６に接続されている。初段のフリップフロップ４５のデータ入力端子（Ｄ）はスタート信号読込み回路４２を介して入力端子７に接続され、次段以降の各フリップフロップ４５のデータ入力端子（Ｄ）は各手前の段のフリップフロップ４５の正規出力端子（Ｑ）に接続されている。各フリップフロップ４５の相補出力端子（Ｑバー）は各フリップフロップ４５と対応して設けられた後段の図示しないデータレジスタ回路の各レジスタにそれぞれ接続されている。また、初段のフリップフロップ４５の正規出力端子（Ｑ）は出力端子４４に接続されている。尚、各フリップフロップ４５からデータレジスタ回路への出力は、相補出力端子（Ｑバーから）ではなく正規出力端子（Ｑ）からでもよい。また、出力端子４４に正規出力端子（Ｑ）が接続されるフリップフロップ４５は、イネーブル信号ＥＮ入力とスタート信号ＳＴＨＡのパルスのタイミングが重ならなければ、初段のフリップフロップ４５ではなく、次段から最終段の１つ乃至２つ手前までのフリップフロップ４５でもよい。
【００１７】
スタート信号読込み回路４２は、図３に示すように、ＲＳラッチ４６と、ＲＳラッチ４６からの出力により内部スタート信号ＳＴＨＢを生成する内部スタート信号生成回路４７とを有している。ＲＳラッチ４６は、セット端子（Ｓ）がスタート信号ＳＴＨＡの入力端子７に接続され、リセット入力端子（Ｒ）がイネーブル信号ＥＮの入力端子４３に接続され、正規出力端子（Ｑ）が内部スタート信号生成回路４７の入力端に接続される。ＲＳラッチ４６にスタート信号ＳＴＨＡおよびイネーブル信号ＥＮが入力されると、ＲＳラッチ４６の正規出力端子（Ｑ）の出力は、図４に示すように、イネーブル信号ＥＮが時刻Ｔ１に“Ｈ”レベルになると“Ｌ”レベルになり、時刻Ｔ２に“Ｌ”レベルになってもそのまま“Ｌ”レベルが保持される。そして、スタート信号ＳＴＨＡが時刻Ｔ３に“Ｈ”レベルになると“Ｈ”レベルになり、イネーブル信号ＥＮが再び“Ｈ”レベルになるまで“Ｈ”レベルが保持される。ＲＳラッチ４６の正規出力端子（Ｑ）からの出力が内部スタート信号生成回路４７に入力されると、内部スタート信号生成回路４７の出力は、図４に示すように、時刻Ｔ３に“Ｈ”レベルになり、時刻Ｔ３から１クロック周期分の時刻Ｔ４に“Ｌ”レベルになり、内部スタート信号ＳＴＨＢとして出力される。
【００１８】
次に、データ側ドライバ４０のカスケード接続における動作を図５を参照して説明する。コントローラ２から各データ側ドライバ４０の入力端子６に外部クロック信号ＣＬＫＡが供給される。入力端子６に供給された外部クロック信号ＣＬＫＡは、入出力回路９に供給され、入出力回路９に供給されたクロック信号ＣＬＫＡは、所定時間ｔｄ１だけ遅延され内部クロック信号ＣＬＫＢとして各フリップフロップ４５のデータ入力端子（Ｄ）に供給される。
【００１９】
コントローラ２からデータ側ドライバＡの入力端子４３に時刻ｔ０の“Ｈ”レベルへの立ち上がりでイネーブル信号ＥＮが供給され、データ側ドライバＡのスタート信号読込み回路４２のＲＳラッチ４６がリセットされる。この状態でコントローラ２から各データ側ドライバ４０の入力端子７にスタート信号ＳＴＨＡが、時刻ｔ１の“Ｈ”レベルへの立ち上がりで供給されると、それに同期してデータ側ドライバＡのスタート信号読込み回路４２のＲＳラッチ４６がセットされ、データ側ドライバＡのスタート信号読込み回路４２の内部スタート信号生成回路４７で内部スタート信号ＳＴＨＢが生成される。この内部スタート信号ＳＴＨＢは、データ側ドライバＡの初段のフリップフロップ４５のデータ入力端子（Ｄ）に供給され、この内部スタート信号ＳＴＨＢが時刻ｔ３に内部クロック信号ＣＬＫＢのパルスｂ’の立ち上がりによりサンプリングされてデータ側ドライバＡの各フリップフロップ４５を順次転送され、各フリップフロップ４５から後段の図示しないデータレジスタ回路にデータ信号を取り込む制御信号を出力する。そして、データ側ドライバＡの１段目のフリップフロップ４５の正規出力端子（Ｑ）から時刻ｔ３の内部クロック信号ＣＬＫＢのパルスｂ’の立ち上がりに同期して出力端子４４に次段のデータ側ドライバＢへのイネーブル信号ＥＮが出力される。
【００２０】
次に、次段のデータ側ドライバＢの入力端子４３に、時刻ｔ３から所定時間遅延した時刻ｔ０’の“Ｈ”レベルへの立ち上がりでイネーブル信号ＥＮが供給され、それに同期してデータ側ドライバＢのスタート信号読込み回路４２のＲＳラッチ４６がリセットされる。この状態でコントローラ２から各データ側ドライバ４０の入力端子７にスタート信号ＳＴＨＡが、時刻ｔ１’の“Ｈ”レベルへの立ち上がりで供給されると、それに同期してデータ側ドライバＢのスタート信号読込み回路４２のＲＳラッチ４６がセットされ、データ側ドライバＢのスタート信号読込み回路４２の内部スタート信号生成回路４７で内部スタート信号ＳＴＨＢが生成される。この内部スタート信号ＳＴＨＢは、データ側ドライバＢの初段のフリップフロップ４５のデータ入力端子（Ｄ）に供給され、この内部スタート信号ＳＴＨＢが時刻ｔ３’に内部クロック信号ＣＬＫＢのパルスｂ’の立ち上がりによりサンプリングされてデータ側ドライバＢの各フリップフロップ４５を順次転送され、データ側ドライバＢの各フリップフロップ４５から後段の図示しないデータレジスタ回路にデータ信号を取り込む制御信号を出力する。そして、データ側ドライバＢの１段目のフリップフロップ４５の正規出力端子（Ｑ）から時刻ｔ３’の内部クロック信号ＣＬＫＢのパルスｂ’の立ち上がりに同期して出力端子４４に次段のデータ側ドライバＣへのイネーブル信号ＥＮが出力される。
【００２１】
以下、同様にして、３段目以降のデータ側ドライバＣ、Ｄ、…、Ｇ、Ｈの入力端子４３にイネーブル信号ＥＮが供給され、内部スタート信号ＳＴＨＢが各データ側ドライバＣ、Ｄ、…、Ｇ、Ｈの各フリップフロップ４５を順次転送されていく。そしてデータ側ドライバＨまでの転送が完了すると、再度イネーブル信号ＥＮがデータ側ドライバＡに送られることで、同様の動作が開始される。
【００２２】
以上に説明したように、スタート信号ＳＴＨＡを読込み制御するためのイネーブル信号ＥＮをデータ側ドライバＡの入力端子４３に供給し、以下、データ側ドライバＢ、Ｃ、…、Ｇ、Ｈの入力端子４３へと転送していくことにより、各データ側ドライバＢ、Ｃ、…、Ｇ、Ｈのスタート信号読込み回路４２のＲＳラッチ４６が順にリセットされ、スタート信号ＳＴＨＡが各データ側ドライバＡ、Ｂ、…、Ｇ、Ｈに順に読込まれ、データ側ドライバＡ、Ｂ、…、Ｇ、Ｈの各フリップフロップ４５を順に転送されていく。スタート信号ＳＴＨＡは、コントローラ２から各データ側ドライバＡ、Ｂ、…、Ｇ、Ｈに並列に供給されるため、各データ側ドライバＡ、Ｂ、…、Ｇ、Ｈにおいて内部スタート信号ＳＴＨＢの入力タイミングが同条件となり、各データ側ドライバＡ、Ｂ、…、Ｇ、Ｈとも内部クロック信号ＣＬＫＢの本来の読込み用のパルスｂ’の立ち上がりエッジで、それぞれ内部スタート信号ＳＴＨＢを正常に読込むことができる。
【００２３】
尚、上記実施例では、スタート信号の読込みおよび転送を内部クロック信号の立ち上がりエッジで行うことで説明したが、立ち下がりエッジまたは立ち上がりエッジおよび立ち下がりエッジのダブルエッジで行ってもよい。また、液晶表示装置を例として説明したが、これに限定されることなく、他の表示装置のデータ側ドライバ間をカスケード接続してスタート信号を転送する場合にも用いることができる。また、さらに、表示装置に限定されることなく、データが転送される他の電子装置において、半導体集積回路装置間をカスケード接続してスタート信号を転送する場合にも用いることができる。
【００２４】
【発明の効果】
以上説明したように本発明によれば、半導体集積回路装置を複数使用し、半導体集積回路装置間をカスケード接続によりスタート信号を転送する時、スタート信号を読込み制御するためのイネーブル信号ＥＮを初段の半導体集積回路装置に供給し、以下次段以降の半導体集積回路装置へと転送していくことにより、各半導体集積回路装置に並列に供給されるスタート信号が各半導体集積回路装置に順に読込まれるので、各半導体集積回路装置においてスタート信号の入力タイミングが同条件となり、各半導体集積回路装置ともクロック信号の本来の読込み用のパルスの立ち上がりエッジで、それぞれスタート信号を正常に読込むことができ、スタート信号の確実な転送が可能になり安定した動作が保証される。
【図面の簡単な説明】
【図１】 本発明の一実施例の液晶表示装置の回路を示す回路図。
【図２】 図１に示すデータ側ドライバの要部回路図。
【図３】 図２に示すデータ側ドライバに使用されるスタート信号読込み回路の一例を示す回路図。
【図４】 図３に示すスタート信号読込み回路の動作を説明する波形図。
【図５】 図１に示すデータ側ドライバの動作を説明する波形図。
【図６】 従来の液晶表示装置の回路を示す回路図。
【図７】 図６に示すデータ側ドライバの要部回路図。
【図８】 図７に示すデータ側ドライバの動作を説明する波形図。
【符号の説明】
１ 液晶パネル
６ クロック信号入力端子
７ スタート信号入力端子
９ 入出力回路
４０ データ側ドライバ
４１ シフトレジスタ
４２ スタート信号読込み回路
４３ イネーブル信号の入力端子
４４ イネーブル信号の出力端子
４５ フリップフロップ
４６ ＲＳラッチ
４７ 内部スタート信号生成回路
【発明の属する技術分野】
本発明はカスケード接続回路およびそのカスケード接続回路を備えた電子装置に関し、特に複数の半導体集積回路装置にスタート信号を順次読込むカスケード接続回路およびそのカスケード接続回路を備えた電子装置に関する。
【０００２】
【従来の技術】
ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。
【０００３】
この種の液晶表示装置の液晶表示モジュールは、図６に示すように、液晶パネル（ＬＣＤパネル）１と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）２と、ＩＣからなる複数個の走査側駆動回路（以下、走査側ドライバという）３およびデータ側駆動回路（以下、データ側ドライバという）４とを具備している。液晶パネル１は、詳細を図示しないが、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させて画像を表示するものである。半導体基板上には、各画素電極へ印加する階調電圧を送るデータ線と、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線とが配線されている。
【０００４】
コントローラ２は、入力側がＰＣ（パソコン）５に接続され、出力側が走査側ドライバ３およびデータ側ドライバ４に接続されている。走査側ドライバ３およびデータ側ドライバ４の出力側は、液晶パネル１の走査線およびデータ線にそれぞれ接続されている。走査側ドライバ３およびデータ側ドライバ４は、製造上の制限よりチップサイズが制限され、従って、ＩＣ１個で出力できる走査線およびデータ線に対応する出力数も制限され、液晶パネル１のサイズが大きい場合、それぞれ複数個を液晶パネル１の外周に配置する必要がある。例えばＸＧＡ（１０２４×７６８画素）カラー表示の液晶パネルの場合の各ドライバ３，４のモジュールへの実装は、
▲１▼走査側ドライバ３は、７６８本のゲート線を駆動する必要があり、例えば１９２本分の駆動能力を有する場合、４個必要とし、液晶パネル１の左側外周にカスケード接続で片側配置される。
▲２▼データ側ドライバ４は、１画素をカラー表示するためにデータ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が必要なため、１０２４×３＝３０７２本のデータ線を駆動する必要があり、例えば、３８４本分の駆動能力を有する場合、液晶パネル１の上側外周にカスケード接続の８個（Ａ、Ｂ、…、Ｈ）で片側配置される。
【０００５】
ＰＣ５から画像データが液晶表示モジュールのコントローラ２に送られ、コントローラ２から走査側ドライバ３には、クロック信号等が各走査側ドライバ３に並列に送られ、垂直同期用のスタート信号ＳＴＶが初段の走査側ドライバ３に送られ、カスケード接続された次段以降の走査側ドライバ３に順次転送されていく。また、コントローラ２からデータ側ドライバ４には、クロック信号ＣＬＫ等のタイミング信号やデータ信号ＤＡＴＡが各データ側ドライバ４に並列に送られ、水平同期用のスタート信号ＳＴＨが初段のデータ側ドライバＡに送られ、カスケード接続された次段以降のデータ側ドライバＢ、Ｃ、…、Ｈに順次転送されていく。そして、走査側ドライバ３から各走査線にはパルス状の走査信号が送られ、走査線に印加された走査信号がハイレベルのとき、その走査線につながるＴＦＴが全てオンとなり、そのときデータ側ドライバ４からデータ線に送られた階調電圧が、オンとなったＴＦＴを介して画素電極に印加される。そして、走査信号がローレベルとなり、ＴＦＴがオフ状態に変化すると、画素電極と対向基板電極との電位差は、次の階調電圧が画素電極に印加されるまでの間保持される。そして、各走査線に順次走査信号を送ることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。
【０００６】
データ側ドライバ４は、カスケード接続によりスタート信号ＳＴＨを順次転送するために、小さなカスケード出力遅延で駆動させる必要があり、本出願人は、この種の改善をしたデータ側ドライバに関して出願している（特許文献１を参照。）。以下、特許文献１を参考に従来のデータ側ドライバ４に含まれるカスケード接続によりスタート信号ＳＴＨを順次転送するための回路について図７を参照して説明する。データ側ドライバ４は、カスケード接続によりスタート信号ＳＴＨを順次転送するための回路として、外部クロック信号ＣＬＫＡの入力端子６、スタート信号ＳＴＨの入力端子７およびスタート信号ＳＴＨの出力端子８と、入力端子６に供給された外部クロック信号ＣＬＫＡを所定時間ｔｄ１だけ遅延させて内部クロック信号ＣＬＫＢとして出力するクロックストップ回路を有するクロック信号の入出力回路９と、シフトレジスタ１０とを有している。
【０００７】
シフトレジスタ１０は、例えば、６４段のフリップフロップを有し、１段目に初段のフリップフロップ１１、２〜６３段目に中間段のフリップフロップ１２，１２，…，１２，１２、６４段目に最終段のフリップフロップ１３を有している。初段及び中間段の各フリップフロップ１１，１２のクロック入力端子（Ｃ）は入出力回路９を介して入力端子６に接続されている。初段のフリップフロップ１１のデータ入力端子（Ｄ）は入力端子７に接続され、中間段の各フリップフロップ１２のデータ入力端子（Ｄ）は各手前の段のフリップフロップ１１，１２の正規出力端子（Ｑ）に接続されている。初段及び中間段の各フリップフロップ１１，１２の相補出力端子（Ｑバー）は各フリップフロップ１１，１２と対応して設けられた後段の図示しないデータレジスタ回路の各レジスタにそれぞれ接続されている。最終段のフリップフロップ１３は第１のフリップフロップ１３ａと第２のフリップフロップ１３ｂとに分割構成され、第１のフリップフロップ１３ａのクロック入力端子（Ｃ）が入出力回路９を介して入力端子６、データ入力端子（Ｄ）が６３段目のフリップフロップ１２の正規出力端子（Ｑ）及び相補出力端子（Ｑバー）がフリップフロップ１３ａと対応して設けられた後段の図示しないデータレジスタ回路のレジスタにそれぞれ接続され、第２のフリップフロップ１３ｂのクロック入力端子（Ｃ）が入出力回路９を介さずに直接、入力端子６、データ入力端子（Ｄ）が６３段目のフリップフロップ１２の正規出力端子（Ｑ）及び正規出力端子（Ｑ）が出力端子８にそれぞれ接続されている。
【０００８】
上記構成回路の動作を図８を参照して説明する。外部クロック信号ＣＬＫＡが入力端子６に供給されると、入出力回路９を介して内部クロック信号ＣＬＫＢとしてシフトレジスタ１０の初段及び中間段の各フリップフロップ１１，１２と最終段の第１のフリップフロップ１３ａに供給されるとともに、直接、最終段の第２のフリップフロップ１３ｂに供給される。この状態でスタート信号ＳＴＨが入力端子７に供給されると、このスタート信号ＳＴＨが初段のフリップフロップ１１から最終段の第１のフリップフロップ１３ａまで順に内部クロック信号ＣＬＫＢによりサンプリングされて転送され、初段及び中間段のフリップフロップ１１，１２と最終段の第１のフリップフロップ１３ａとから後段の図示しないデータレジスタ回路にデータ信号を取り込む制御信号を出力するとともに、６３段目のフリップフロップ１２からの転送信号が最終段の第２のフリップフロップ１３ｂに転送され、直接、外部クロック信号ＣＬＫＡによりサンプリングされて、最終段の第２のフリップフロップ１３ｂから次段にカスケード接続されるデータ側ドライバ４のスタート信号ＳＴＨとして出力端子８に出力される。
【０００９】
従って、最終段の第２のフリップフロップ１３ｂの出力であるスタート信号ＳＴＨが次段のデータ側ドライバ４に入力されるときの外部クロック信号ＣＬＫＡに対する遅延時間（以下、カスケード遅延時間という）ｔｄには、外部クロック信号ＣＬＫＡに対する内部クロック信号ＣＬＫＢの遅延時間ｔｄ１は加わらず、カスケード接続されるデータ側ドライバ４間の寄生抵抗および寄生容量による遅延時間ｔd2が加わるだけなのでカスケード遅延時間ｔd＝ｔd2となる。
【００１０】
以上のように、シフトレジスタ１０内の最終段のフリップフロップ１３を、クロック入力端子（Ｃ）に内部クロック信号ＣＬＫＢが入力される第１のフリップフロップ１３ａと、クロック入力端子（Ｃ）に外部クロック信号ＣＬＫＡが直接入力され正規出力端子（Ｑ）が出力端子８に接続されるフリップフロップ１３ｂとで分割構成することにより、出力端子８への信号出力タイミングは外部クロック信号ＣＬＫＡに直接同期させることができ、カスケード遅延時間ｔdを短くできる。そして、カスケード接続時の最大クロック周波数（以下ｆmax と省略する）はデータ側ドライバ４間の信号読み込み時間ｔsと上記のカスケード遅延時間ｔd により決まり、下記（１）式で表され、カスケード遅延時間ｔdを短くできることによりｆmax を大きくすることができる。
ｆmax ＝１／（ｔs ＋ｔd）……… （１）
【００１１】
【特許文献１】
特開平９−２８１９２４号公報
【００１２】
【発明が解決しようとする課題】
ところで、上述のデータ側ドライバ４は、カスケード接続された次段以降のデータ側ドライバＢ、Ｃ、…、Ｈにてスタート信号ＳＴＨをクロック信号の立ち上がりエッジで読込むとき、入力端子６に供給された外部クロック信号ＣＬＫＡをそのまま直に用いた場合、パルスｂの立ち上がりエッジで読込む必要があるが、データ側ドライバ４間でのスタート信号ＳＴＨの遅延時間ｔｄ２の大きさによっては、本来の読込み用のパルスｂの立ち上がりエッジで読込むことができず、１つ後のパルスｃの立ち上がりエッジで読込む虞があるため、このスタート信号ＳＴＨの遅延時間ｔｄ２を考慮して、外部クロック信号ＣＬＫＡを時間ｔｄ１だけ遅延させた内部クロック信号ＣＬＫＢのパルスｂ’の立ち上がりエッジで読込むようにしている。しかし、液晶パネル１が今後更に大型化し、画素数が増加してくると、更に高速動作が必要となり、それに伴い、クロック信号ＣＬＫＢのパルス幅に対するスタート信号ＳＴＨの遅延時間ｔｄ２の比率が高くなり、内部クロック信号ＣＬＫＢの立ち上がりエッジで読込むとき、更に１つ後のパルスｃ’の立ち上がりエッジで読込む虞があり、スタート信号ＳＴＨのデータ側ドライバ４間の転送が不確実となる虞があるという問題がある。
従って、本発明の目的は、複数のカスケード接続された半導体集積回路装置間でスタート信号ＳＴＨの転送が確実に行われるカスケード接続回路およびその回路を備えた電子装置を提供することである。
【００１３】
【課題を解決するための手段】
本発明のカスケード接続回路は、カスケード接続された複数の半導体集積回路装置にスタート信号が順次読込まれ、スタート信号がカスケード接続の前段側の半導体集積回路装置に読込まれてからカスケード接続の後段側の半導体集積回路装置に読込まれるまでの期間に、前記前段側の半導体集積回路装置にデータが読み込まれるカスケード接続回路において、前記各半導体集積回路装置が、イネーブル信号の入力によりスタート信号を読込むスタート信号読込み回路と、スタート信号読込み回路からのスタート信号をクロック信号のエッジで内部の複数段のフリップフロップを順次シフトさせるシフトレジスタとを備え、前記フリップフロップの初段から最終段より１乃至２段前までのフリップフロップのうち１つの出力が後段側の半導体集積回路装置へのイネーブル信号として出力されることを特徴とする。
本発明の電子装置は、カスケード接続された複数の半導体集積回路装置にスタート信号が順次読込まれ、スタート信号がカスケード接続の前段側の半導体集積回路装置に読込まれてからカスケード接続の後段側の半導体集積回路装置に読込まれるまでの期間に、前記前段側の半導体集積回路装置にデータが読み込まれる電子装置において、前記各半導体集積回路装置が、イネーブル信号の入力によりスタート信号を読込むスタート信号読込み回路と、スタート信号読込み回路からのスタート信号をクロック信号のエッジで内部の複数段のフリップフロップを順次シフトさせるシフトレジスタとを備え、前記フリップフロップの初段から最終段より１乃至２段前までのフリップフロップのうち１つの出力が後段側の半導体集積回路装置へのイネーブル信号として出力されることを特徴とする。
上記電子装置は、表示装置として用いられ、半導体集積回路装置がデータ側駆動回路であることを特徴とする。
上記表示装置は、液晶表示装置として用いられることを特徴とする。
【００１４】
【発明の実施の形態】
以下に、本発明の一実施例について、図１乃至図５を参照して説明する。尚、図６および図７と同一のものは同一符号を付して、その説明を省略する。図１において、液晶表示装置の液晶表示モジュールは、液晶パネル１と、コントローラ２と、複数個の走査側ドライバ３およびデータ側ドライバ４０とを具備している。コントローラ２からデータ側ドライバ４０に送られるスタート信号ＳＴＨは、各データ側ドライバ４０に並列に送られる。
【００１５】
データ側ドライバ４０は、カスケード接続によりスタート信号ＳＴＨを順次転送するための回路として、図２に示すように、図７に示した入力端子６、７および入出力回路９の外に、シフトレジスタ４１と、シフトレジスタ４１にスタート信号ＳＴＨを読込むスタート信号読込み回路４２と、スタート信号読込み回路４２を制御するイネーブル信号ＥＮの入力端子４３と、次段のデータ側ドライバ４０へのイネーブル信号ＥＮの出力端子４４とを備えている。
【００１６】
シフトレジスタ４１は、例えば、Ｄフリフロで構成される６４段のフリップフロップ４５を有している。各フリップフロップ４５のクロック入力端子（Ｃ）は入出力回路９を介して入力端子６に接続されている。初段のフリップフロップ４５のデータ入力端子（Ｄ）はスタート信号読込み回路４２を介して入力端子７に接続され、次段以降の各フリップフロップ４５のデータ入力端子（Ｄ）は各手前の段のフリップフロップ４５の正規出力端子（Ｑ）に接続されている。各フリップフロップ４５の相補出力端子（Ｑバー）は各フリップフロップ４５と対応して設けられた後段の図示しないデータレジスタ回路の各レジスタにそれぞれ接続されている。また、初段のフリップフロップ４５の正規出力端子（Ｑ）は出力端子４４に接続されている。尚、各フリップフロップ４５からデータレジスタ回路への出力は、相補出力端子（Ｑバーから）ではなく正規出力端子（Ｑ）からでもよい。また、出力端子４４に正規出力端子（Ｑ）が接続されるフリップフロップ４５は、イネーブル信号ＥＮ入力とスタート信号ＳＴＨＡのパルスのタイミングが重ならなければ、初段のフリップフロップ４５ではなく、次段から最終段の１つ乃至２つ手前までのフリップフロップ４５でもよい。
【００１７】
スタート信号読込み回路４２は、図３に示すように、ＲＳラッチ４６と、ＲＳラッチ４６からの出力により内部スタート信号ＳＴＨＢを生成する内部スタート信号生成回路４７とを有している。ＲＳラッチ４６は、セット端子（Ｓ）がスタート信号ＳＴＨＡの入力端子７に接続され、リセット入力端子（Ｒ）がイネーブル信号ＥＮの入力端子４３に接続され、正規出力端子（Ｑ）が内部スタート信号生成回路４７の入力端に接続される。ＲＳラッチ４６にスタート信号ＳＴＨＡおよびイネーブル信号ＥＮが入力されると、ＲＳラッチ４６の正規出力端子（Ｑ）の出力は、図４に示すように、イネーブル信号ＥＮが時刻Ｔ１に“Ｈ”レベルになると“Ｌ”レベルになり、時刻Ｔ２に“Ｌ”レベルになってもそのまま“Ｌ”レベルが保持される。そして、スタート信号ＳＴＨＡが時刻Ｔ３に“Ｈ”レベルになると“Ｈ”レベルになり、イネーブル信号ＥＮが再び“Ｈ”レベルになるまで“Ｈ”レベルが保持される。ＲＳラッチ４６の正規出力端子（Ｑ）からの出力が内部スタート信号生成回路４７に入力されると、内部スタート信号生成回路４７の出力は、図４に示すように、時刻Ｔ３に“Ｈ”レベルになり、時刻Ｔ３から１クロック周期分の時刻Ｔ４に“Ｌ”レベルになり、内部スタート信号ＳＴＨＢとして出力される。
【００１８】
次に、データ側ドライバ４０のカスケード接続における動作を図５を参照して説明する。コントローラ２から各データ側ドライバ４０の入力端子６に外部クロック信号ＣＬＫＡが供給される。入力端子６に供給された外部クロック信号ＣＬＫＡは、入出力回路９に供給され、入出力回路９に供給されたクロック信号ＣＬＫＡは、所定時間ｔｄ１だけ遅延され内部クロック信号ＣＬＫＢとして各フリップフロップ４５のデータ入力端子（Ｄ）に供給される。
【００１９】
コントローラ２からデータ側ドライバＡの入力端子４３に時刻ｔ０の“Ｈ”レベルへの立ち上がりでイネーブル信号ＥＮが供給され、データ側ドライバＡのスタート信号読込み回路４２のＲＳラッチ４６がリセットされる。この状態でコントローラ２から各データ側ドライバ４０の入力端子７にスタート信号ＳＴＨＡが、時刻ｔ１の“Ｈ”レベルへの立ち上がりで供給されると、それに同期してデータ側ドライバＡのスタート信号読込み回路４２のＲＳラッチ４６がセットされ、データ側ドライバＡのスタート信号読込み回路４２の内部スタート信号生成回路４７で内部スタート信号ＳＴＨＢが生成される。この内部スタート信号ＳＴＨＢは、データ側ドライバＡの初段のフリップフロップ４５のデータ入力端子（Ｄ）に供給され、この内部スタート信号ＳＴＨＢが時刻ｔ３に内部クロック信号ＣＬＫＢのパルスｂ’の立ち上がりによりサンプリングされてデータ側ドライバＡの各フリップフロップ４５を順次転送され、各フリップフロップ４５から後段の図示しないデータレジスタ回路にデータ信号を取り込む制御信号を出力する。そして、データ側ドライバＡの１段目のフリップフロップ４５の正規出力端子（Ｑ）から時刻ｔ３の内部クロック信号ＣＬＫＢのパルスｂ’の立ち上がりに同期して出力端子４４に次段のデータ側ドライバＢへのイネーブル信号ＥＮが出力される。
【００２０】
次に、次段のデータ側ドライバＢの入力端子４３に、時刻ｔ３から所定時間遅延した時刻ｔ０’の“Ｈ”レベルへの立ち上がりでイネーブル信号ＥＮが供給され、それに同期してデータ側ドライバＢのスタート信号読込み回路４２のＲＳラッチ４６がリセットされる。この状態でコントローラ２から各データ側ドライバ４０の入力端子７にスタート信号ＳＴＨＡが、時刻ｔ１’の“Ｈ”レベルへの立ち上がりで供給されると、それに同期してデータ側ドライバＢのスタート信号読込み回路４２のＲＳラッチ４６がセットされ、データ側ドライバＢのスタート信号読込み回路４２の内部スタート信号生成回路４７で内部スタート信号ＳＴＨＢが生成される。この内部スタート信号ＳＴＨＢは、データ側ドライバＢの初段のフリップフロップ４５のデータ入力端子（Ｄ）に供給され、この内部スタート信号ＳＴＨＢが時刻ｔ３’に内部クロック信号ＣＬＫＢのパルスｂ’の立ち上がりによりサンプリングされてデータ側ドライバＢの各フリップフロップ４５を順次転送され、データ側ドライバＢの各フリップフロップ４５から後段の図示しないデータレジスタ回路にデータ信号を取り込む制御信号を出力する。そして、データ側ドライバＢの１段目のフリップフロップ４５の正規出力端子（Ｑ）から時刻ｔ３’の内部クロック信号ＣＬＫＢのパルスｂ’の立ち上がりに同期して出力端子４４に次段のデータ側ドライバＣへのイネーブル信号ＥＮが出力される。
【００２１】
以下、同様にして、３段目以降のデータ側ドライバＣ、Ｄ、…、Ｇ、Ｈの入力端子４３にイネーブル信号ＥＮが供給され、内部スタート信号ＳＴＨＢが各データ側ドライバＣ、Ｄ、…、Ｇ、Ｈの各フリップフロップ４５を順次転送されていく。そしてデータ側ドライバＨまでの転送が完了すると、再度イネーブル信号ＥＮがデータ側ドライバＡに送られることで、同様の動作が開始される。
【００２２】
以上に説明したように、スタート信号ＳＴＨＡを読込み制御するためのイネーブル信号ＥＮをデータ側ドライバＡの入力端子４３に供給し、以下、データ側ドライバＢ、Ｃ、…、Ｇ、Ｈの入力端子４３へと転送していくことにより、各データ側ドライバＢ、Ｃ、…、Ｇ、Ｈのスタート信号読込み回路４２のＲＳラッチ４６が順にリセットされ、スタート信号ＳＴＨＡが各データ側ドライバＡ、Ｂ、…、Ｇ、Ｈに順に読込まれ、データ側ドライバＡ、Ｂ、…、Ｇ、Ｈの各フリップフロップ４５を順に転送されていく。スタート信号ＳＴＨＡは、コントローラ２から各データ側ドライバＡ、Ｂ、…、Ｇ、Ｈに並列に供給されるため、各データ側ドライバＡ、Ｂ、…、Ｇ、Ｈにおいて内部スタート信号ＳＴＨＢの入力タイミングが同条件となり、各データ側ドライバＡ、Ｂ、…、Ｇ、Ｈとも内部クロック信号ＣＬＫＢの本来の読込み用のパルスｂ’の立ち上がりエッジで、それぞれ内部スタート信号ＳＴＨＢを正常に読込むことができる。
【００２３】
尚、上記実施例では、スタート信号の読込みおよび転送を内部クロック信号の立ち上がりエッジで行うことで説明したが、立ち下がりエッジまたは立ち上がりエッジおよび立ち下がりエッジのダブルエッジで行ってもよい。また、液晶表示装置を例として説明したが、これに限定されることなく、他の表示装置のデータ側ドライバ間をカスケード接続してスタート信号を転送する場合にも用いることができる。また、さらに、表示装置に限定されることなく、データが転送される他の電子装置において、半導体集積回路装置間をカスケード接続してスタート信号を転送する場合にも用いることができる。
【００２４】
【発明の効果】
以上説明したように本発明によれば、半導体集積回路装置を複数使用し、半導体集積回路装置間をカスケード接続によりスタート信号を転送する時、スタート信号を読込み制御するためのイネーブル信号ＥＮを初段の半導体集積回路装置に供給し、以下次段以降の半導体集積回路装置へと転送していくことにより、各半導体集積回路装置に並列に供給されるスタート信号が各半導体集積回路装置に順に読込まれるので、各半導体集積回路装置においてスタート信号の入力タイミングが同条件となり、各半導体集積回路装置ともクロック信号の本来の読込み用のパルスの立ち上がりエッジで、それぞれスタート信号を正常に読込むことができ、スタート信号の確実な転送が可能になり安定した動作が保証される。
【図面の簡単な説明】
【図１】 本発明の一実施例の液晶表示装置の回路を示す回路図。
【図２】 図１に示すデータ側ドライバの要部回路図。
【図３】 図２に示すデータ側ドライバに使用されるスタート信号読込み回路の一例を示す回路図。
【図４】 図３に示すスタート信号読込み回路の動作を説明する波形図。
【図５】 図１に示すデータ側ドライバの動作を説明する波形図。
【図６】 従来の液晶表示装置の回路を示す回路図。
【図７】 図６に示すデータ側ドライバの要部回路図。
【図８】 図７に示すデータ側ドライバの動作を説明する波形図。
【符号の説明】
１ 液晶パネル
６ クロック信号入力端子
７ スタート信号入力端子
９ 入出力回路
４０ データ側ドライバ
４１ シフトレジスタ
４２ スタート信号読込み回路
４３ イネーブル信号の入力端子
４４ イネーブル信号の出力端子
４５ フリップフロップ
４６ ＲＳラッチ
４７ 内部スタート信号生成回路
Claims (4)
- カスケード接続された複数の半導体集積回路装置にスタート信号が順次読込まれ、スタート信号がカスケード接続の前段側の半導体集積回路装置に読込まれてからカスケード接続の後段側の半導体集積回路装置に読込まれるまでの期間に、前記前段側の半導体集積回路装置にデータが読み込まれるカスケード接続回路において、
前記各半導体集積回路装置が、イネーブル信号の入力によりスタート信号を読込むスタート信号読込み回路と、スタート信号読込み回路からのスタート信号をクロック信号のエッジで内部の複数段のフリップフロップを順次シフトさせるシフトレジスタとを備え、前記フリップフロップの初段から最終段より１乃至２段前までのフリップフロップのうち１つの出力が後段側の半導体集積回路装置へのイネーブル信号として出力されることを特徴とするカスケード接続回路。 - カスケード接続された複数の半導体集積回路装置にスタート信号が順次読込まれ、スタート信号がカスケード接続の前段側の半導体集積回路装置に読込まれてからカスケード接続の後段側の半導体集積回路装置に読込まれるまでの期間に、前記前段側の半導体集積回路装置にデータが読み込まれる電子装置において、
前記各半導体集積回路装置が、イネーブル信号の入力によりスタート信号を読込むスタート信号読込み回路と、スタート信号読込み回路からのスタート信号をクロック信号のエッジで内部の複数段のフリップフロップを順次シフトさせるシフトレジスタとを備え、前記フリップフロップの初段から最終段より１乃至２段前までのフリップフロップのうち１つの出力が後段側の半導体集積回路装置へのイネーブル信号として出力されることを特徴とする電子装置。 - 表示装置として用いられ、前記半導体集積回路装置がデータ側駆動回路であることを特徴とする請求項２記載の電子装置。
- 液晶表示装置として用いられることを特徴とする請求項３記載の電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002341678A JP3872747B2 (ja) | 2002-11-26 | 2002-11-26 | カスケード接続回路およびその回路を備えた電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002341678A JP3872747B2 (ja) | 2002-11-26 | 2002-11-26 | カスケード接続回路およびその回路を備えた電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004177532A JP2004177532A (ja) | 2004-06-24 |
| JP3872747B2 true JP3872747B2 (ja) | 2007-01-24 |
Family
ID=32703935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002341678A Expired - Fee Related JP3872747B2 (ja) | 2002-11-26 | 2002-11-26 | カスケード接続回路およびその回路を備えた電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3872747B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4549096B2 (ja) * | 2004-04-23 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP4617132B2 (ja) * | 2004-10-15 | 2011-01-19 | シャープ株式会社 | 液晶表示装置及び液晶表示装置における誤動作防止方法 |
| KR100666637B1 (ko) | 2005-08-26 | 2007-01-10 | 삼성에스디아이 주식회사 | 유기 전계발광 표시장치의 발광제어 구동장치 |
-
2002
- 2002-11-26 JP JP2002341678A patent/JP3872747B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004177532A (ja) | 2004-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8232941B2 (en) | Liquid crystal display device, system and methods of compensating for delays of gate driving signals thereof | |
| US7999799B2 (en) | Data transfer method and electronic device | |
| KR101032945B1 (ko) | 시프트 레지스터 및 이를 포함하는 표시 장치 | |
| JP4987043B2 (ja) | シフトレジスタ、該シフトレジスタを用いた液晶表示装置、及び液晶装置のスキャンライン駆動方法 | |
| KR101252572B1 (ko) | 액정표시장치의 게이트구동회로 및 그 구동방법 | |
| US7499056B2 (en) | Display device and display control circuit | |
| JP2006267999A (ja) | 駆動回路チップ及び表示装置 | |
| JP4466710B2 (ja) | 電気光学装置および電子機器 | |
| US9343029B2 (en) | Gate driving circuit and related LCD device capable of separating time for each channel to turn on thin film transistor | |
| JP2009025804A (ja) | 表示装置及びその駆動方法 | |
| KR20090002994A (ko) | 표시 장치의 구동 장치 및 구동 방법과 표시 장치 | |
| JP4390451B2 (ja) | 表示装置およびデータ側駆動回路 | |
| JP2001282170A (ja) | 画像表示装置の行電極駆動装置 | |
| KR100764961B1 (ko) | 액정 표시 장치 및 그 드라이버 | |
| JP3613942B2 (ja) | 画像表示装置、画像表示方法及びそれを用いた電子機器並びに投写型表示装置 | |
| US6727876B2 (en) | TFT LCD driver capable of reducing current consumption | |
| KR20040024915A (ko) | 액정표시장치 | |
| JP2003084721A (ja) | 表示装置用駆動回路装置とそれを利用した表示装置 | |
| JP3872747B2 (ja) | カスケード接続回路およびその回路を備えた電子装置 | |
| JP2002108287A (ja) | 液晶駆動用半導体集積回路装置 | |
| JP2003347919A (ja) | カスケード接続回路およびその回路を備えた電子装置 | |
| JP3942490B2 (ja) | インターフェース回路およびそれを備えた電子装置 | |
| KR101054328B1 (ko) | 액정표시장치용 레벨쉬프터 패키지 | |
| JP2004328556A (ja) | パルス信号伝送回路およびその回路を用いた駆動回路 | |
| JP2004325978A (ja) | 液晶駆動用半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041007 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050119 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050511 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060912 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060926 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061020 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 4 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131027 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |