JP2002108287A - 液晶駆動用半導体集積回路装置 - Google Patents
液晶駆動用半導体集積回路装置Info
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- JP2002108287A JP2002108287A JP2000293193A JP2000293193A JP2002108287A JP 2002108287 A JP2002108287 A JP 2002108287A JP 2000293193 A JP2000293193 A JP 2000293193A JP 2000293193 A JP2000293193 A JP 2000293193A JP 2002108287 A JP2002108287 A JP 2002108287A
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Abstract
(57)【要約】
【課題】 ラッチの動作時に流れる電源電流のピーク値
を低くする。 【解決手段】 外部からのストローブ信号ＳＴＢに同期
して、水平ドライバＩＣ３０内に設けたラッチ信号生成
回路３３から、タイミングの異なる２つのラッチ信号Ｌ
ＡＡ，ＬＡＢをラッチ３４ａ,３４ｂにそれぞれ供給す
るようにしたので、出力分のデータ信号の半分ずつが異
なるタイミングで、レベルシフタ３５に出力されるの
で、ＩＣに供給される電源電流のピークは、２回に分散
され、ピーク値は小さくなる。
を低くする。 【解決手段】 外部からのストローブ信号ＳＴＢに同期
して、水平ドライバＩＣ３０内に設けたラッチ信号生成
回路３３から、タイミングの異なる２つのラッチ信号Ｌ
ＡＡ，ＬＡＢをラッチ３４ａ,３４ｂにそれぞれ供給す
るようにしたので、出力分のデータ信号の半分ずつが異
なるタイミングで、レベルシフタ３５に出力されるの
で、ＩＣに供給される電源電流のピークは、２回に分散
され、ピーク値は小さくなる。
Description
【０００１】
【発明の属する技術分野】本発明は液晶駆動用半導体集
積回路装置に関し、特に液晶パネルのデータ線に対応し
てシリアル／パラレル変換され、ラッチ信号を介して供
給されたデータ信号に基づいて、液晶パネルのデータ線
を駆動する液晶駆動用半導体集積回路装置する。
積回路装置に関し、特に液晶パネルのデータ線に対応し
てシリアル／パラレル変換され、ラッチ信号を介して供
給されたデータ信号に基づいて、液晶パネルのデータ線
を駆動する液晶駆動用半導体集積回路装置する。
【０００２】
【従来の技術】アクティブマトリックス方式の液晶表示
装置の液晶表示モジュールは、図３に示すように液晶パ
ネル１００と液晶パネル１００の外周に配置した駆動装
置２００とを具備している。液晶パネル１００は、画素
を構成する画素電極およびＴＦＴ（薄膜トランジスタ）
がマトリックス状に形成されたリア側のガラス基板と、
コモン電極およびカラーフィルタが形成されたフロント
側のガラス基板とが液晶を介して互いに対向配置され、
ＴＦＴと画素電極に、水平方向に延在し垂直方向に並設
される走査線と、垂直方向に延在し水平方向に並設され
るデータ線が接続されて構成されている。駆動装置２０
０は、液晶パネル１００のデータ線に接続される水平ド
ライバＩＣ２１０と、走査線に接続される垂直ドライバ
ＩＣ２２０とで構成されている。垂直ドライバＩＣ２２
０から各走査線に線順次に走査信号が供給されることに
より、走査信号が供給された走査線に接続されている各
ＴＦＴがオンし、水平ドライバＩＣ２１０から各データ
線に供給された駆動電圧がこのオンしたＴＦＴを介して
対応する画素電極に供給され、コモン電極に供給される
電圧との電位差で液晶を駆動する。
装置の液晶表示モジュールは、図３に示すように液晶パ
ネル１００と液晶パネル１００の外周に配置した駆動装
置２００とを具備している。液晶パネル１００は、画素
を構成する画素電極およびＴＦＴ（薄膜トランジスタ）
がマトリックス状に形成されたリア側のガラス基板と、
コモン電極およびカラーフィルタが形成されたフロント
側のガラス基板とが液晶を介して互いに対向配置され、
ＴＦＴと画素電極に、水平方向に延在し垂直方向に並設
される走査線と、垂直方向に延在し水平方向に並設され
るデータ線が接続されて構成されている。駆動装置２０
０は、液晶パネル１００のデータ線に接続される水平ド
ライバＩＣ２１０と、走査線に接続される垂直ドライバ
ＩＣ２２０とで構成されている。垂直ドライバＩＣ２２
０から各走査線に線順次に走査信号が供給されることに
より、走査信号が供給された走査線に接続されている各
ＴＦＴがオンし、水平ドライバＩＣ２１０から各データ
線に供給された駆動電圧がこのオンしたＴＦＴを介して
対応する画素電極に供給され、コモン電極に供給される
電圧との電位差で液晶を駆動する。
【０００３】各ドライバＩＣ２１０，２２０のモジュー
ルへの実装は、例えばＸＧＡ（１０２４×７６８画素）
表示の場合、 水平ドライバＩＣ２１０は、１画素を表示するために
データ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が必
要なため、１０２４×３＝３０７２本のデータ線を駆動
する必要があり、例えば、データ線３８４本分の駆動能
力を有する水平ドライバＩＣ２１０を液晶パネル１００
の上側外周に８個をカスケード接続で片側配置される。 垂直ドライバＩＣ２２０は、７６８本のゲート線を駆
動する必要があり、例えば１９２本分の駆動能力を有す
る垂直ドライバＩＣ２２０を液晶パネル１００の左側外
周に４個をカスケード接続で片側配置される。
ルへの実装は、例えばＸＧＡ（１０２４×７６８画素）
表示の場合、 水平ドライバＩＣ２１０は、１画素を表示するために
データ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が必
要なため、１０２４×３＝３０７２本のデータ線を駆動
する必要があり、例えば、データ線３８４本分の駆動能
力を有する水平ドライバＩＣ２１０を液晶パネル１００
の上側外周に８個をカスケード接続で片側配置される。 垂直ドライバＩＣ２２０は、７６８本のゲート線を駆
動する必要があり、例えば１９２本分の駆動能力を有す
る垂直ドライバＩＣ２２０を液晶パネル１００の左側外
周に４個をカスケード接続で片側配置される。
【０００４】以下に、上記水平ドライバＩＣ２１０とし
ての従来のドット反転駆動の水平ドライバＩＣ１０の概
略構成について、６４階調表示で、データ線３８４本分
の駆動能力を有するものとして、図４を参照して説明す
る。水平ドライバＩＣ１０は表示データとしてＲ、Ｇ、
Ｂ各色６ビットのデータ信号を供給することにより６４
階調の正極性および負極性階調電圧を駆動電圧として３
８４本のデータ線に奇数線と偶数線とで極性が互い違い
となるようにして１走査期間ごとに交互に出力するもの
で、主回路としてシフトレジスタ１１、データレジスタ
１２、ラッチ信号生成回路１３、ラッチ１４、レベルシ
フタ１５、Ｄ／Ａコンバータ１６およびボルテージフォ
ロア出力回路１７を有している。
ての従来のドット反転駆動の水平ドライバＩＣ１０の概
略構成について、６４階調表示で、データ線３８４本分
の駆動能力を有するものとして、図４を参照して説明す
る。水平ドライバＩＣ１０は表示データとしてＲ、Ｇ、
Ｂ各色６ビットのデータ信号を供給することにより６４
階調の正極性および負極性階調電圧を駆動電圧として３
８４本のデータ線に奇数線と偶数線とで極性が互い違い
となるようにして１走査期間ごとに交互に出力するもの
で、主回路としてシフトレジスタ１１、データレジスタ
１２、ラッチ信号生成回路１３、ラッチ１４、レベルシ
フタ１５、Ｄ／Ａコンバータ１６およびボルテージフォ
ロア出力回路１７を有している。
【０００５】シフトレジスタ１１は、例えば、６４ビッ
ト双方向性で、シフト方向切換え信号Ｒ／Ｌにより、例
えば、Ｒ／Ｌ＝“Ｈ”レベルのとき右シフトの方向とな
り、クロック信号ＣＬＫの立ち上がりエッジでスタート
パルスＳＴＨＲの“Ｈ”レベルを読込み、データ取込み
用の制御信号Ｃ１、Ｃ２、…、Ｃ６４を順次生成し、デ
ータレジスタ１２に出力するとともに、左シフト・スタ
ートパルス入出力ＳＴＨＬ端子から次段のドライバＩＣ
のスタートパルスＳＴＨＲとして出力する。
ト双方向性で、シフト方向切換え信号Ｒ／Ｌにより、例
えば、Ｒ／Ｌ＝“Ｈ”レベルのとき右シフトの方向とな
り、クロック信号ＣＬＫの立ち上がりエッジでスタート
パルスＳＴＨＲの“Ｈ”レベルを読込み、データ取込み
用の制御信号Ｃ１、Ｃ２、…、Ｃ６４を順次生成し、デ
ータレジスタ１２に出力するとともに、左シフト・スタ
ートパルス入出力ＳＴＨＬ端子から次段のドライバＩＣ
のスタートパルスＳＴＨＲとして出力する。
【０００６】データレジスタ１２は、シフトレジスタ１
１の制御信号Ｃ１、Ｃ２、…、Ｃ６４に基づき、６ビッ
ト（６４階調）×６ドット（ＲＧＢ×２）の３６ビット
幅で供給されるデータ信号を取込む。
１の制御信号Ｃ１、Ｃ２、…、Ｃ６４に基づき、６ビッ
ト（６４階調）×６ドット（ＲＧＢ×２）の３６ビット
幅で供給されるデータ信号を取込む。
【０００７】ラッチ信号生成回路１３は、クロック信号
ＣＬＫとストローブ信号ＳＴＢとが供給され、図５に示
すように、クロック信号ＣＬＫの立ち下がりに同期して
ストローブ信号ＳＴＢが立ち上がると、ストローブ信号
ＳＴＢの立ち上がり後の最初のクロック信号ＣＬＫの立
ち上がりに立ち上がりが、および、次のクロック信号Ｃ
ＬＫの立ち上がりに立ち下りが同期したラッチ信号ＬＡ
をラッチ１４に供給する。
ＣＬＫとストローブ信号ＳＴＢとが供給され、図５に示
すように、クロック信号ＣＬＫの立ち下がりに同期して
ストローブ信号ＳＴＢが立ち上がると、ストローブ信号
ＳＴＢの立ち上がり後の最初のクロック信号ＣＬＫの立
ち上がりに立ち上がりが、および、次のクロック信号Ｃ
ＬＫの立ち上がりに立ち下りが同期したラッチ信号ＬＡ
をラッチ１４に供給する。
【０００８】ラッチ１４は、データレジスタ１２に取込
まれた６ビット×３８４出力分のデータ信号をラッチ信
号ＬＡの立ち上がりに同期して、レベルシフタ１５に１
走査期間ごとに同一タイミングで一括出力する。ＸＧＡ
（１０２４×７６８画素）表示の場合、水平ドライバＩ
Ｃ１０を８個カスケード接続することになり、８個のＩ
Ｃ１０のラッチ１４は、８個のＩＣ１０のデータレジス
タ１２に取込まれた６ビット×３８４×８出力分のデー
タ信号をラッチ信号ＬＡの立ち上がりに同期して、８個
のＩＣ１０のレベルシフタ１５に同一タイミングで一括
出力する。
まれた６ビット×３８４出力分のデータ信号をラッチ信
号ＬＡの立ち上がりに同期して、レベルシフタ１５に１
走査期間ごとに同一タイミングで一括出力する。ＸＧＡ
（１０２４×７６８画素）表示の場合、水平ドライバＩ
Ｃ１０を８個カスケード接続することになり、８個のＩ
Ｃ１０のラッチ１４は、８個のＩＣ１０のデータレジス
タ１２に取込まれた６ビット×３８４×８出力分のデー
タ信号をラッチ信号ＬＡの立ち上がりに同期して、８個
のＩＣ１０のレベルシフタ１５に同一タイミングで一括
出力する。
【０００９】レベルシフタ１５は、データレジスタ１２
からのデータ信号を電圧レベルを高めてＤ／Ａコンバー
タ１６に１走査期間ごとに出力する。
からのデータ信号を電圧レベルを高めてＤ／Ａコンバー
タ１６に１走査期間ごとに出力する。
【００１０】Ｄ／Ａコンバータ１６は、３８４個の各出
力に対応するデータ信号に基づきγ補正電源入力により
内部の階調電圧発生回路で生成された６４階調の正極性
および負極性階調電圧のうち１つずつを内部のＲＯＭデ
コーダで選択してボルテージフォロア出力回路１７を介
して３８４本の各データ線に駆動電圧として奇数線と偶
数線とで極性が互い違いになるようにして１走査期間ご
とに交互に出力する。
力に対応するデータ信号に基づきγ補正電源入力により
内部の階調電圧発生回路で生成された６４階調の正極性
および負極性階調電圧のうち１つずつを内部のＲＯＭデ
コーダで選択してボルテージフォロア出力回路１７を介
して３８４本の各データ線に駆動電圧として奇数線と偶
数線とで極性が互い違いになるようにして１走査期間ご
とに交互に出力する。
【００１１】
【発明が解決しようとする課題】ところで、液晶パネル
が大型化および高諧調化するに従い、ラッチ信号の立ち
上がりに同期して、同一タイミングでラッチから一括出
力されるデータ信号量が増加し、図５に示すように、Ｉ
Ｃに供給される電源電流のピーク値が大きくなり、ＩＣ
電源の配線抵抗による電圧降下も大きくなる。そのた
め、レベルシフタが動作しなくなり、ＩＣが誤動作を起
こすという問題があった。本発明は上記問題点に鑑みて
なされたものであり、ラッチからの出力を複数のラッチ
信号による複数タイミングで行うことにより、電源電圧
降下によるＩＣの誤動作を防止した液晶駆動用半導体集
積回路装置を提供することである。
が大型化および高諧調化するに従い、ラッチ信号の立ち
上がりに同期して、同一タイミングでラッチから一括出
力されるデータ信号量が増加し、図５に示すように、Ｉ
Ｃに供給される電源電流のピーク値が大きくなり、ＩＣ
電源の配線抵抗による電圧降下も大きくなる。そのた
め、レベルシフタが動作しなくなり、ＩＣが誤動作を起
こすという問題があった。本発明は上記問題点に鑑みて
なされたものであり、ラッチからの出力を複数のラッチ
信号による複数タイミングで行うことにより、電源電圧
降下によるＩＣの誤動作を防止した液晶駆動用半導体集
積回路装置を提供することである。
【００１２】
【課題を解決するための手段】（１）本発明の液晶駆動
用半導体集積回路装置は、ラッチ信号によりラッチされ
たデータ信号に基づいて、液晶パネルのデータ線を駆動
する液晶駆動用半導体集積回路装置において、前記ラッ
チ信号が、外部からのストローブ信号に同期して少なく
とも２つの異なるタイミングに生成されることを特徴と
する。 （２）本発明の液晶駆動用半導体集積回路装置は、外部
からのストローブ信号に同期して少なくとも２つの異な
るタイミングのラッチ信号を生成するラッチ信号生成回
路と、液晶パネルのデータ線に対応してシリアル／パラ
レル変換されたデータ信号を、前記異なるタイミング数
に分割して、前記ラッチ信号によりタイミングをずらし
て出力するラッチとを具備している。
用半導体集積回路装置は、ラッチ信号によりラッチされ
たデータ信号に基づいて、液晶パネルのデータ線を駆動
する液晶駆動用半導体集積回路装置において、前記ラッ
チ信号が、外部からのストローブ信号に同期して少なく
とも２つの異なるタイミングに生成されることを特徴と
する。 （２）本発明の液晶駆動用半導体集積回路装置は、外部
からのストローブ信号に同期して少なくとも２つの異な
るタイミングのラッチ信号を生成するラッチ信号生成回
路と、液晶パネルのデータ線に対応してシリアル／パラ
レル変換されたデータ信号を、前記異なるタイミング数
に分割して、前記ラッチ信号によりタイミングをずらし
て出力するラッチとを具備している。
【００１３】
【発明の実施の形態】以下に、本発明に基づき、一実施
例の水平ドライバＩＣ２１０としてのドット反転駆動の
水平ドライバＩＣ３０について、６４階調表示で、デー
タ線３８４本分の駆動能力を有するものとして、図１を
参照して説明する。水平ドライバＩＣ３０は、データ線
３８４本分に対応する６ビットのデータ信号を供給する
ことにより、各データ線に対応して２の６乗＝６４階調
の階調電圧のうち１つの階調電圧が選択され、この選択
された各階調電圧を３８４本のデータ線に１走査期間ご
とに奇数線と偶数線とで極性が互い違いとなるようにし
て出力するもので、主回路としてシフトレジスタ３１、
データレジスタ３２、ラッチ信号生成回路３３、ラッチ
３４ａ,３４ｂ、レベルシフタ３５、Ｄ／Ａコンバータ
３６およびボルテージフォロア出力回路３７を有してい
る。
例の水平ドライバＩＣ２１０としてのドット反転駆動の
水平ドライバＩＣ３０について、６４階調表示で、デー
タ線３８４本分の駆動能力を有するものとして、図１を
参照して説明する。水平ドライバＩＣ３０は、データ線
３８４本分に対応する６ビットのデータ信号を供給する
ことにより、各データ線に対応して２の６乗＝６４階調
の階調電圧のうち１つの階調電圧が選択され、この選択
された各階調電圧を３８４本のデータ線に１走査期間ご
とに奇数線と偶数線とで極性が互い違いとなるようにし
て出力するもので、主回路としてシフトレジスタ３１、
データレジスタ３２、ラッチ信号生成回路３３、ラッチ
３４ａ,３４ｂ、レベルシフタ３５、Ｄ／Ａコンバータ
３６およびボルテージフォロア出力回路３７を有してい
る。
【００１４】シフトレジスタ３１は、例えば、６４ビッ
ト双方向性でシフト方向切換え信号Ｒ／Ｌにより、例え
ば、Ｒ／Ｌ＝“Ｈ”レベルのとき右シフトの方向とな
り、クロック信号ＣＬＫのエッジでスタートパルスＳＴ
ＨＲの“Ｈ”レベルを読込み、データ取込み用の制御信
号Ｃ１、Ｃ２、…、Ｃ６４を順次生成し、データレジス
タ３２に出力するとともに、左シフト・スタート・パル
ス入出力ＳＴＨＬ端子から次段のドライバＩＣにスター
ト・パルスＳＴＨＲとして出力する。する。
ト双方向性でシフト方向切換え信号Ｒ／Ｌにより、例え
ば、Ｒ／Ｌ＝“Ｈ”レベルのとき右シフトの方向とな
り、クロック信号ＣＬＫのエッジでスタートパルスＳＴ
ＨＲの“Ｈ”レベルを読込み、データ取込み用の制御信
号Ｃ１、Ｃ２、…、Ｃ６４を順次生成し、データレジス
タ３２に出力するとともに、左シフト・スタート・パル
ス入出力ＳＴＨＬ端子から次段のドライバＩＣにスター
ト・パルスＳＴＨＲとして出力する。する。
【００１５】データレジスタ３２は、シフトレジスタ３
１の制御信号Ｃ１、Ｃ２、…、Ｃ６４に基づき、６ビッ
ト×６ドット（ＲＧＢ×２）の３６ビット幅で供給され
る６ビット×データ線３８４本分のデータ信号を取込
む。
１の制御信号Ｃ１、Ｃ２、…、Ｃ６４に基づき、６ビッ
ト×６ドット（ＲＧＢ×２）の３６ビット幅で供給され
る６ビット×データ線３８４本分のデータ信号を取込
む。
【００１６】ラッチ信号生成回路３３は、クロック信号
ＣＬＫとストローブ信号ＳＴＢとが供給され、図２に示
すように、クロック信号ＣＬＫの立ち下がりに同期して
ストローブ信号ＳＴＢが立ち上がると、ストローブ信号
ＳＴＢの立ち上がり後の最初のクロック信号ＣＬＫの立
ち上がりに立ち上がりが、および、次のクロック信号Ｃ
ＬＫの立ち上がりに立ち下りが同期したラッチ信号ＬＡ
Ａをラッチ３４ａに供給するとともに、最初のクロック
信号ＣＬＫの立ち下がりに立ち上がりが、および、次の
クロック信号ＣＬＫの立ち下がりに立ち下りが同期した
ラッチ信号ＬＡＢをラッチ３４ｂに供給する。
ＣＬＫとストローブ信号ＳＴＢとが供給され、図２に示
すように、クロック信号ＣＬＫの立ち下がりに同期して
ストローブ信号ＳＴＢが立ち上がると、ストローブ信号
ＳＴＢの立ち上がり後の最初のクロック信号ＣＬＫの立
ち上がりに立ち上がりが、および、次のクロック信号Ｃ
ＬＫの立ち上がりに立ち下りが同期したラッチ信号ＬＡ
Ａをラッチ３４ａに供給するとともに、最初のクロック
信号ＣＬＫの立ち下がりに立ち上がりが、および、次の
クロック信号ＣＬＫの立ち下がりに立ち下りが同期した
ラッチ信号ＬＡＢをラッチ３４ｂに供給する。
【００１７】ラッチ３４ａは、データレジスタ３２に取
込まれた６ビット×３８４出力分のデータ信号の半分を
ラッチ信号ＬＡＡの立ち上がりに同期して同一タイミン
グで、および、ラッチ３４ｂは、データレジスタ３２に
取込まれた６ビット×３８４出力分のデータ信号の残り
半分をラッチ信号ＬＡＢの立ち上がりに同期して同一タ
イミングで、レベルシフタ３５に１走査期間ごとに、そ
れぞれ一括出力する。
込まれた６ビット×３８４出力分のデータ信号の半分を
ラッチ信号ＬＡＡの立ち上がりに同期して同一タイミン
グで、および、ラッチ３４ｂは、データレジスタ３２に
取込まれた６ビット×３８４出力分のデータ信号の残り
半分をラッチ信号ＬＡＢの立ち上がりに同期して同一タ
イミングで、レベルシフタ３５に１走査期間ごとに、そ
れぞれ一括出力する。
【００１８】レベルシフタ３５は、データレジスタ３２
からのデータ信号を電圧レベルを高めてＤ／Ａコンバー
タ３６に１走査期間ごとに出力する。
からのデータ信号を電圧レベルを高めてＤ／Ａコンバー
タ３６に１走査期間ごとに出力する。
【００１９】Ｄ／Ａコンバータ３６は、３８４個の各出
力に対応する６ビットデータ信号に基づき、γ補正電源
入力により内部の階調電圧発生回路で生成された６４階
調の正極性および負極性階調電圧のうち１つずつを内部
のＲＯＭデコーダで選択してボルテージフォロア出力回
路３７を介して３８４本の各データ線に駆動電圧として
奇数線と偶数線とで極性が互い違いになるようにして１
走査期間ごとに交互に出力する。
力に対応する６ビットデータ信号に基づき、γ補正電源
入力により内部の階調電圧発生回路で生成された６４階
調の正極性および負極性階調電圧のうち１つずつを内部
のＲＯＭデコーダで選択してボルテージフォロア出力回
路３７を介して３８４本の各データ線に駆動電圧として
奇数線と偶数線とで極性が互い違いになるようにして１
走査期間ごとに交互に出力する。
【００２０】以上のように、水平ドライバＩＣ３０内に
ラッチ信号生成回路３３を設け、外部からのストローブ
信号ＳＴＢに同期して、タイミングの異なる２つのラッ
チ信号ＬＡＡ，ＬＡＢをラッチ３４ａ,３４ｂにそれぞ
れ供給するようにしたので、出力分のデータ信号の半分
ずつが異なるタイミングで、レベルシフタ３５に出力さ
れるので、ＩＣに供給される電源電流のピーク値は、図
２に示すように、２回に分散され、図５に示す場合の約
半分となるため、レベルシフタ３５の動作マージンを大
きくし、従来のように、レベルシフタが動作せずに、Ｉ
Ｃが誤動作を起こすという問題はなくなる。また、外部
からのストローブ信号ＳＴＢの１つのタイミングに同期
して、ＩＣ内部で２つのタイミングのラッチ信号を生成
できるので、ＩＣの外部から２つのタイミングのラッチ
信号を供給する必要がなく、ＩＣ外部への配線数（端子
数）を増やす必要がない。尚、上記実施例では、タイミ
ングの異なるラッチ信号数を２つで説明したが、３つ以
上でもよい。
ラッチ信号生成回路３３を設け、外部からのストローブ
信号ＳＴＢに同期して、タイミングの異なる２つのラッ
チ信号ＬＡＡ，ＬＡＢをラッチ３４ａ,３４ｂにそれぞ
れ供給するようにしたので、出力分のデータ信号の半分
ずつが異なるタイミングで、レベルシフタ３５に出力さ
れるので、ＩＣに供給される電源電流のピーク値は、図
２に示すように、２回に分散され、図５に示す場合の約
半分となるため、レベルシフタ３５の動作マージンを大
きくし、従来のように、レベルシフタが動作せずに、Ｉ
Ｃが誤動作を起こすという問題はなくなる。また、外部
からのストローブ信号ＳＴＢの１つのタイミングに同期
して、ＩＣ内部で２つのタイミングのラッチ信号を生成
できるので、ＩＣの外部から２つのタイミングのラッチ
信号を供給する必要がなく、ＩＣ外部への配線数（端子
数）を増やす必要がない。尚、上記実施例では、タイミ
ングの異なるラッチ信号数を２つで説明したが、３つ以
上でもよい。
【００２１】
【発明の効果】本発明によれば、外部からのストローブ
信号ＳＴＢに同期して、水平ドライバＩＣ内に設けたラ
ッチ信号生成回路からのタイミングの異なる少なくとも
２つのラッチ信号により、データ信号を異なるタイミン
グで、レベルシフタに出力するようにしたので、ＩＣの
誤動作を防止できる。
信号ＳＴＢに同期して、水平ドライバＩＣ内に設けたラ
ッチ信号生成回路からのタイミングの異なる少なくとも
２つのラッチ信号により、データ信号を異なるタイミン
グで、レベルシフタに出力するようにしたので、ＩＣの
誤動作を防止できる。
【図１】 本発明の一実施例である水平ドライバＩＣの
概略構成を示すブロック図。
概略構成を示すブロック図。
【図２】 図１の水平ドライバＩＣの動作の一部を説明
するタイムチャート。
するタイムチャート。
【図３】 液晶表示モジュールの概略構造図。
【図４】 従来の水平ドライバＩＣの概略構成を示すブ
ロック図。
ロック図。
【図５】 図４の水平ドライバＩＣの動作の一部を説明
するタイムチャート。
するタイムチャート。
３０ 水平ドライバＩＣ ３１ シフトレジスタ ３２ データレジスタ ３３ ラッチ信号生成回路 ３４ａ,３４ｂ ラッチ ３５ レベルシフタ ３６ Ｄ／Ａコンバータ ３７ ボルテージフォロア出力回路
Claims (2)
- 【請求項１】ラッチ信号によりラッチされたデータ信号
に基づいて、液晶パネルのデータ線を駆動する液晶駆動
用半導体集積回路装置において、 前記ラッチ信号が、外部からのストローブ信号に同期し
て少なくとも２つの異なるタイミングに生成されること
を特徴とする液晶駆動用半導体集積回路装置。 - 【請求項２】外部からのストローブ信号に同期して少な
くとも２つの異なるタイミングのラッチ信号を生成する
ラッチ信号生成回路と、 液晶パネルのデータ線に対応してシリアル／パラレル変
換されたデータ信号を、前記異なるタイミング数に分割
して、前記ラッチ信号によりタイミングをずらして出力
するラッチとを具備した液晶駆動用半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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