JP2008083703A - 液晶表示装置 - Google Patents
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Abstract
【解決手段】基板と、前記基板上に各々行列形態に配列される複数の画素を含む第1画素群及び第2画素群と、前記第1画素群の画素に接続され、第1方向に延長される複数のゲート線を含む第1ゲート線群と、前記第2画素群の画素に接続され、前記第1方向に延長される複数のゲート線を含む第2ゲート線群とを有し、前記第1と第2画素群は第1方向に隣接する。
【選択図】 図3
Description
前記第1画素群の画素に接続され、第2方向に延長される複数のデータ線を含む第1データ線群と、前記第2画素群の画素に接続され、前記第2方向に延長される複数のデータ線を含む第2データ線群とを更に有することが好ましい。
前記第1データ線群の各データ線と前記第2データ線群の各データ線とは一つずつ互いに接続されていることが好ましい。
前記第1データ線群の各データ線と前記第2データ線群の各データ線とは順次に接続されていることが好ましい。
前記第1データ線群の各データ線と前記第2データ線群の各データ線とは近いデータ線間で接続されていることが好ましい。
前記第1データ線群及び前記第2データ線群と接続され、前記第1及び第2データ線群にデータ電圧を伝達するデータ駆動部を更に有することが好ましい。
前記データ駆動部は、前記第1及び第2画素群の領域を基準としてその側方に配置されることが好ましい。
前記データ駆動部は、前記第1又は第2ゲート駆動部と同様の方向に配置されることが好ましい。
前記第1及び第2ゲート駆動部は、前記基板上に集積されることが好ましい。
前記第1及び第2ゲート駆動部は、前記第1及び第2画素群の領域を間に置いて対向して配置されることが好ましい。
前記ゲート信号は、ゲートオン電圧(Von)及びゲートオフ電圧(Voff)からなり、前記ゲートオン電圧(Von)の持続時間は1水平周期以上であることが好ましい。
前記ゲートオン電圧(Von)の持続時間は2水平周期であることが好ましい。
前記第1及び第2ゲート線群各々のゲート線のうちの同じ行に配列されている二つのゲート線に印加されるゲート信号のゲートオン電圧(Von)は所定時間互いに重畳することが好ましい。
前記所定時間は、1水平周期であることが好ましい。
しかしながら、本発明は多様に異なる形態で実現できるので、ここで説明する実施形態に限定されるものではない。
図1は、本発明の一実施形態による液晶表示装置のブロック図であり、図2は本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図であり、図3は本発明の一実施形態による液晶表示装置の画素、信号線及び駆動部の空間的配列の一例を示す図面であり、図4は本発明の他の実施形態による液晶表示装置の画素、信号線及び駆動部の空間的配列の一例を示す図面である。
各画素(PX)は信号線(Gi、Dj)に接続されたスイッチング素子(Q)とこれに接続された液晶キャパシタ(Clc)及びストレージキャパシタ(Cst)を含む。ストレージキャパシタ(Cst)は必要に応じて省略してもよい。
この時、各データ線(Da1、Da2、Da3…Dam−2、Dam−1、Dam、Db1、Db2、Db3…Dbm−2、Dbm−1、Dbm)を接続する延長線は画素(PX)を基準として液晶表示板組立体300の上部領域330又は下部領域340で交互に接続されるように形成されている。
液晶表示板組立体300の外側面には光を偏光させる少なくとも一つの偏光子(図示せず)が付着されている。
ゲート駆動部400は、各々液晶表示板300の右側と左側に配置される第1及び第2ゲート駆動部400a、400bを含む。第1ゲート駆動部400aは第1ゲート線群(Ga)に接続されており、第2ゲート駆動部400bは第2ゲート線群(Gb)に接続されている。第1及び第2ゲート駆動部400a、400bは第1画素群(PXa)及び第2画素群(PXb)の領域を中心に対向して左領域310及び右領域320に位置する。
しかしながら、データ駆動部500は第1ゲート駆動部400aと隣接するように配置されてもよい。データ駆動部500は、階調電圧生成部800からの階調電圧を選択してこれをデータ電圧としてデータ線(Da1〜Dam、Db1〜Dbm)に印加する。しかしながら、階調電圧生成部800が階調電圧を全て提供することでなく、限定された個数の基準階調電圧だけを提供する場合に、データ駆動部500は基準階調電圧を分圧して所望のデータ電圧を生成する。
信号制御部600は、ゲート駆動部400及びデータ駆動部500などを制御する。
信号制御部600は、外部のグラフィック制御器(図示せず)から入力画像信号(R、G、B)及びこの表示を制御する入力制御信号を受信する。入力画像信号(R、G、B)は各画素(PX)の輝度情報を含んでおり、輝度は決められた個数、例えば、1024(=210)、256(=28)又は64(=26)個の階調を有している。入力制御信号の例としては垂直同期信号(Vsync)と水平同期信号(Hsync)、メインクロック(MCLK)、データイネーブル信号(DE)などがある。
つまり、第1ゲート線群(Ga)の第1ゲート線(Ga1)、第2ゲート線群(Gb)の第1ゲート線(Gb1)、第1ゲート線群(Ga)の第2ゲート線(Ga2)、第2ゲート線群(Gb)の第2ゲート線(Gb2)、・・・というような順序にゲートオン電圧(Von)が印加される。
このような偏光の変化は表示板組立体300に付着された偏光子によって光の透過率変化として現れる。
図5は、本発明の一実施形態によるゲート駆動部のブロック図であり、図6は本発明の一実施形態によるゲート駆動部のj番目ステージの回路図であり、図7は図5に示したゲート駆動部のうちの第1及び第3ステージの概略的な配置図であり、図8は図5に示したゲート駆動部の信号波形図である。
各シフトレジスタ(400a、400b)で隣接した二つのステージ(ST1−ST3、ST2−ST4、・・・)のクロック端子(CK1、CK2)には互いに異なるクロック信号(LCLK1、LCLK2、RCLK1、RCLK2)が入力される。
また、右側シフトレジスタ400bで、第2ステージST2(410b)のクロック端子(CK1)には第3クロック信号(RCLK1)が入力され、クロック端子(CK2)は第4クロック信号(RCLK2)が入力される反面、第4ステージのクロック端子(CK1)には第4クロック信号(RCLK2)が入力され、クロック端子(CK2)は第3クロック信号(RCLK1)が入力される。
これらは少なくとも一つのNMOSトランジスタ(T1〜T14)を含み、プルアップ駆動部430と出力部450はキャパシタ(C1〜C3)を更に含む。しかしながら、NMOSトランジスタの代わりにPMOSトランジスタを使用してもよい。また、キャパシタ(C1〜C3)は、実際の製造工程時に形成されるゲートとドレイン/ソース間寄生容量であってもよい。
トランジスタ(T4)のゲートとドレインはセット端子(S)に共通に接続されており、ソースはノード(J1)に接続されており、トランジスタ(T12)のゲートとドレインはクロック端子(CK1)に共通に接続されており、ソースはノード(J3)に接続されている。トランジスタ(T7)のゲートはノード(J3)に接続されると同時にキャパシタ(C1)を通じてクロック端子(CK1)に接続されており、ドレインはクロック端子(CK1)に、ソースはノード(J4)に接続されており、ノード(J3)とノード(J4)との間にキャパシタ(C2)が接続されている。
トランジスタ(T6)のゲートはフレームリセット端子(FR)に、ドレインはノード(J1)に接続されており、トランジスタ(T9)のゲートはリセット端子(R)に、ドレインはノード(J1)に接続されており、トランジスタ(T13、T8)のゲートはノード(J2)に共通に接続されており、ドレインは各々ノード(J3、J4)に接続されている。トランジスタ(T3)のゲートはノード(J4)に、トランジスタ(T2)のゲートはリセット端子(R)に接続されており、二つのトランジスタ(T3、T2)のドレインはノード(J2)に接続されている。
説明の便宜のためにクロック信号(LCLK1、LCLK2、RCLK1、RCLK2)の“ハイ”レベルに相当する電圧を高電圧と言い、クロック信号(LCLK1、LCLK2、RCLK1、RCLK2)の“ロー”レベルに相当する電圧の大きさはゲートオフ電圧(Voff)と同一であり、これを低電圧という。
これによって、トランジスタ(T1、T14)が導通してクロック信号(CLK1)が出力端(OUT1、OUT2)に出力されるが、この時、ノード(J2)の電圧とクロック信号(LCLK1)が全て低電圧であるので、出力電圧[Gout(j)、Cout(j)]は低電圧になる。これと同時に、キャパシタ(C3)は高電圧と低電圧との差に相当する大きさの電圧を充電する。
次に、クロック信号(LCLK2)が“ロー”になればトランジスタ(T11、T5)が遮断し、これと同時にクロック信号(LCLK1)が“ハイ”になれば、トランジスタ(T1)の出力電圧及びノード(J2)の電圧が高電圧になる。この時、トランジスタ(T10)のゲートには高電圧が印加されるが、ノード(J2)に接続されているソースの電位がまた同一の高電圧であるので、ゲート−ソース間電位差が0になってトランジスタ(T10)は遮断状態を維持する。従って、ノード(J1)は浮遊状態になって、これによりキャパシタ(C3)によって高電圧ほど電位が更に上昇する。
ところで、トランジスタ(T13)の導通時抵抗状態の抵抗値がトランジスタ(T12)の導通時抵抗状態の抵抗値に比べて非常に大きく、例えば約10、000倍程度に設定されているとすればノード(J3)の電圧は高電圧と殆ど同一である。
この時、二つのトランジスタ(T7、T8)の抵抗状態の抵抗値が殆ど同一に設定されていれば、ノード(J4)の電位は高電圧と低電圧の中間値を有し、これによりトランジスタ(T3)は遮断状態を維持する。この時、次段ゲート出力Gout(j+2)が依然として“ロー”であるので、トランジスタ(T9、T2)まだ遮断状態を維持する。従って、出力端(OUT1、OUT2)はクロック信号(LCLK1)にだけ接続され、低電圧とは遮断されて高電圧を伝送する。
次に、次段ゲート出力Gout(j+2)及びクロック信号(LCLK2)が“ハイ”になってクロック信号(LCLK1)が“ロー”になれば、トランジスタ(T9、T2)が導通してノード(J1、J2)に低電圧を伝達する。この時、ノード(J1)の電圧はキャパシタ(C3)が放電しながら低電圧に落ちるが、キャパシタ(C3)の放電時間によって低電圧に完全に降りて行くにはある程度時間を必要とする。従って、二つのトランジスタ(T1、T14)は次段ゲート出力Gout(j+2)が“ハイ”になってもしばらくの間導通状態を維持するようになり、これにより出力端(OUT1、OUT2)がクロック信号(LCLK1)と接続されて低電圧を伝送する。
従って、クロック信号(LCLK1)が“ハイ”になる時、ゲート−ドレイン間寄生容量によって、ゲート電圧が上がってトランジスタ(T1)を導通することが起こりうる。従って、ノード(J2)の低電圧をノード(J1)に伝達することによってトランジスタ(T1)のゲート電圧を低電圧に維持してトランジスタ(T1)が導通することを防止する。
一方、トランジスタ(T6)は最後ダミーステージ(図示せず)で発生する初期化信号(INT)を受信してゲートオフ電圧(Voff)をノード(J1)に伝達してノード(J1)の電圧をもう一度低電圧に設定する。
100 下部表示板
191 画素電極
200 上部表示板
230 色フィルタ
270 共通電極
300 液晶表示板組立体
400 ゲート駆動部
400a、400b 第1及び第2ゲート駆動部(左側及び右側シフトレジスタ)
410a 第1ステージ
410b 第2ステージ
420 入力部
430 プルアップ駆動部
440 プルダウン駆動部
450 出力部
500 データ駆動部
600 信号制御部
800 階調電圧生成部
Claims (16)
- 基板と、
前記基板上に各々行列形態に配列される複数の画素を含む第1画素群及び第2画素群と、
前記第1画素群の画素に接続され、第1方向に延長される複数のゲート線を含む第1ゲート線群と、
前記第2画素群の画素に接続され、前記第1方向に延長される複数のゲート線を含む第2ゲート線群とを有し、
前記第1と第2画素群は第1方向に隣接することを特徴とする液晶表示装置。 - 前記第1ゲート線群に接続され、前記第1ゲート線群にゲート信号を伝達する第1ゲート駆動部と、
前記第2ゲート線群に接続され、前記第2ゲート線群にゲート信号を伝達する第2ゲート駆動部とを更に有することを特徴とする請求項1に記載の液晶表示装置。 - 前記第1画素群の画素に接続され、第2方向に延長される複数のデータ線を含む第1データ線群と、
前記第2画素群の画素に接続され、前記第2方向に延長される複数のデータ線を含む第2データ線群とを更に有することを特徴とする請求項1又は2に記載の液晶表示装置。 - 前記第1データ線群の各データ線と前記第2データ線群の各データ線とは一つずつ互いに接続されていることを特徴とする請求項3に記載の液晶表示装置。
- 前記第1データ線群の各データ線と前記第2データ線群の各データ線とは順次に接続されていることを特徴とする請求項4に記載の液晶表示装置。
- 前記第1データ線群の各データ線と前記第2データ線群の各データ線とは、第1データ線群と第2データ線群の隣接部から近い順にドット単位でデータ線が接続されていることを特徴とする請求項4に記載の液晶表示装置。
- 前記第1データ線群及び前記第2データ線群と接続され、前記第1及び第2データ線群にデータ電圧を伝達するデータ駆動部を更に有することを特徴とする請求項4に記載の液晶表示装置。
- 前記データ駆動部は、前記第1及び第2画素群の領域を基準としてその側方に配置されることを特徴とする請求項7に記載の液晶表示装置。
- 前記データ駆動部は、前記第1又は第2ゲート駆動部と同様の方向に配置されることを特徴とする請求項7に記載の液晶表示装置。
- 前記ゲート信号は、前記第1ゲート線群のゲート線及び第2ゲート線群のゲート線に交互に転送され順次に印加されることを特徴とする請求項1に記載の液晶表示装置。
- 前記第1及び第2ゲート駆動部は、前記基板上に集積されることを特徴とする請求項2に記載の液晶表示装置。
- 前記第1及び第2ゲート駆動部は、前記第1及び第2画素群の領域を間に置いて対向して配置されることを特徴とする請求項3に記載の液晶表示装置。
- 前記ゲート信号は、ゲートオン電圧(Von)及びゲートオフ電圧(Voff)からなり、前記ゲートオン電圧(Von)の持続時間は1水平周期以上であることを特徴とする請求項1に記載の液晶表示装置。
- 前記ゲートオン電圧(Von)の持続時間は2水平周期であることを特徴とする請求項13に記載の液晶表示装置。
- 前記第1及び第2ゲート線群各々のゲート線のうちの同じ行に配列されている二つのゲート線に印加されるゲート信号のゲートオン電圧(Von)は所定時間互いに重畳することを特徴とする請求項13に記載の液晶表示装置。
- 前記所定時間は、1水平周期であることを特徴とする請求項15に記載の液晶表示装置。
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