CN103680427A - 液晶显示器及其移位寄存装置 - Google Patents

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Abstract

一种液晶显示器及其移位寄存装置。移位寄存装置包括多级串接在一起的移位寄存器。其中，第i级移位寄存器包括本体电路与削角电路。本体电路用以反应于第一至第三预设时钟信号而产生扫描信号。削角电路耦接本体电路，用以反应于第一至第三预设时钟信号的部分以及第四预设时钟信号而对所产生的扫描信号进行削角处理。如此一来，即可降低馈通效应，从而改善画面闪烁的问题。

Description

液晶显示器及其移位寄存装置
技术领域
本发明是有关于一种平面显示技术，且特别是有关于一种液晶显示器及其移位寄存装置。
背景技术
近年来，随着半导体科技蓬勃发展，携带型电子产品及平面显示器产品也随之兴起。而在众多平面显示器的类型当中，液晶显示器(Liquid CrystalDisplay,LCD)基于其低电压操作、无辐射线散射、重量轻以及体积小等优点，随即已成为各显示器产品的主流。
以有源式矩阵液晶显示器(active matrix LCD,AMLCD)而言，各像素的有源元件(即，薄膜晶体管)反应于相应的扫描信号而从开启状态进入至关闭状态时，其所对应的像素电极上的电压会受有源元件各电极间的寄生电容的影响而被拉低一个电压差(△V)(一般称为馈通电压(feed-through voltage)，且次此现象可称为馈通效应(feed through effect)，从而导致液晶显示面板产生画面闪烁(flicker)的问题。
发明内容
有鉴于此，为了要解决先前技术所述及的问题，本发明的一示范性实施例提供一种移位寄存装置，其包括多级串接在一起的移位寄存器。其中，第i级移位寄存器包括本体电路与削角电路，且i为正整数。本体电路用以反应于一第一至一第三预设时钟信号而产生一扫描信号。削角电路耦接本体电路，用以反应于所述第一至第三预设时钟信号的部分以及一第四预设时钟信号而对所述扫描信号进行削角处理。
于本发明的一示范性实施例中，第i级移位寄存器的本体电路包括预充电单元、上拉单元，以及下拉单元。其中，预充电单元用以接收一第一起始脉冲信号或第(i-1)级移位寄存器的输出，并据以输出一充电信号。上拉单元耦接预充电单元，用以接收所述充电信号与所述第一预设时钟信号，并据以输出所述扫描信号。下拉单元耦接预充电单元、上拉单元与削角电路，用以接收所述第二预设时钟信号、所述第三预设时钟信号、第(i+2)级移位寄存器的输出，以及一第二起始脉冲信号与所述扫描信号的其中之一，并据以决定是否将所述扫描信号下拉至一参考电位。
于本发明的一示范性实施例中，第i级移位寄存器的预充电单元包括第一晶体管。其中，第一晶体管的栅极与漏极耦接在一起以接收所述第一起始脉冲信号或第(i-1)级移位寄存器的输出，而第一晶体管的源极则用以输出所述充电信号。
于本发明的一示范性实施例中，第i级移位寄存器的上拉单元包括第二晶体管、第三晶体管，以及第一电容。其中，第二晶体管的栅极耦接第一晶体管的源极，第二晶体管的漏极用以接收所述第一预设时钟信号，而第二晶体管的源极则用以输出所述扫描信号。第三晶体管的栅极与源极耦接第二晶体管的源极，而第三晶体管的漏极用以接收所述第一预设时钟信号。第一电容耦接在第二晶体管的栅极与源极之间。
于本发明的一示范性实施例中，第i级移位寄存器的下拉单元包括第四晶体管、第五晶体管，以及第六晶体管。其中，第四晶体管的栅极用以接收所述第二预设时钟信号，第四晶体管的漏极耦接第二晶体管的源极，而第四晶体管的源极则耦接至所述参考电位。第五晶体管的栅极用以接收所述第三预设时钟信号，第五晶体管的漏极用以接收所述第二起始脉冲信号或所述扫描信号，而第五晶体管的源极则耦接第一晶体管的源极。第六晶体管的栅极用以接收第(i+2)级移位寄存器的输出，第六晶体管的漏极耦接第一晶体管的源极，而第六晶体管的源极则耦接至所述参考电位。
于本发明的一示范性实施例中，第i级移位寄存器的削角电路包括第二电容、第七晶体管，以及第八晶体管。其中，第二电容的第一端用以接收所述第四预设时钟信号。第七晶体管的栅极耦接第二电容的第二端，第七晶体管的漏极耦接第二晶体管的源极，而第七晶体管的源极则耦接至所述参考电位。第八晶体管的栅极用以接收所述第二预设时钟信号，第八晶体管的漏极耦接第二电容的第二端，而第八晶体管的源极则耦接至所述参考电位。
于本发明的一示范性实施例中，第一至第八晶体管皆可以为N型晶体管。
于本发明的一示范性实施例中，所述第一起始脉冲信号与所述第二起始脉冲信号的致能时间彼此部分重迭，所述第一与第二预设时钟信号互补，而所述第二至第四预设时钟信号的致能时间彼此部分重迭。
本发明还提供一种液晶显示器，其包括液晶显示面板与用以提供液晶显示面板所需要的光源的背光模块。其中，液晶显示面板包括基板与上述所提的移位寄存装置，且所提的移位寄存装置为直接配置在液晶显示面板的基板上。
为让本发明的上述特征和优点能更明显易懂，下文特举具体的示范性实施例，并配合所附图式，作详细说明如下。
然而，应了解的是，上述一般描述及以下具体实施方式仅为例示性及阐释性的，其并不能限制本发明所欲主张的范围。
附图说明
下面的所附图式是本发明的说明书的一部分，绘示了本发明的示例实施例，所附图式与说明书的描述一起说明本发明的原理。
图1绘示为本发明一示范性实施例的液晶显示器100的系统方块图。
图2绘示为本发明一示范性实施例的移位寄存装置SRD的方块图。
图3A绘示为图2的第i级移位寄存器SRi的实施方块图。
图3B绘示图3A的第i级移位寄存器SRi的实施电路图。
图4绘示为本发明一示范性实施例的第1级移位寄存器的运作时序图。
图5绘示为图3B中的削角电路203运作时的逻辑等效电路图。
[主要元件标号说明]
100：液晶显示器        101：液晶显示面板
103：源极驱动器        105：时序控制器
107：背光模块          201：本体电路
203：削角电路          301：预充电单元
303：上拉单元          305：下拉单元
AA：显示区             C1：第一电容
C2：第二电容           CV：充电信号
C1_O～C4_O、C1_E～C4_E：时钟信号
PCK1～PCK4：第一至第四预设时钟信号
SRD：移位寄存装置      SS1～SSN：扫描信号
SR1～SRN：移位寄存器   STV1：第一起始脉冲信号
STV2：第二起始脉冲信号    T1：第一晶体管
T2：第二晶体管            T3：第三晶体管
T4：第四晶体管            T5：第五晶体管
T6：第六晶体管            T7：第七晶体管
T8：第八晶体管            t1、t2：时间点
Vc：削角信号              Vss：参考电位
VH1、VH2：高电位          NT：非门
AG：与门                  Pi：节点
具体实施方式
现将详细参考本发明的示范性实施例，在附图中说明所述示范性实施例的实例。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件/符号代表相同或类似部分。
图1绘示为本发明一示范性实施例的液晶显示器(liquid crystal display,LCD)100的系统方块图。请参照图1，液晶显示器100包括液晶显示面板(LCDpanel)101、源极驱动器(source driver)103、时序控制器(timing controller,T-con)105，以及用以提供液晶显示面板101所需要的(背)光源的背光模块(backlight module)107。
于本示范性实施例中，液晶显示面板101的显示区(display area)AA内具有多个以矩阵方式排列的像素(pixels)(图中以M*N来表示，M与N皆为正整数)。一般来说，M*N亦可表示为液晶显示器100的显示分辨率(resolution)，例如以1024*768，但并不限制于此。
另外，液晶显示面板101的基板(未绘示，例如为玻璃基板)上的一侧可以更直接配置有移位寄存装置(shift register device)SRD。移位寄存装置SRD受控于时序控制器105，并且反应于由时序控制器105所提供的第一与第二起始脉冲信号STV1、STV2以及时钟信号(C1_O～C4_O,C1_E～C4_E)而序列输出N个扫描信号SS1～SSN，藉以从显示区AA内的第一列像素逐一开启至最后一列像素。
更清楚来说，图2绘示为图1的移位寄存装置SRD的方块图。请合并参照图1与图2，移位寄存装置SRD包括N级电路架构实质上相同且彼此串接在一起的移位寄存器SR1～SRN，且由于移位寄存器SR1～SRN的电路架构与运作原理实质上相同，故在此仅针对第i级移位寄存器SRi(i=1～N)来做说明如下。
图3A绘示为图2的第i级移位寄存器SRi的实施方块图，而图3B绘示为图3A的第i级移位寄存器SRi的实施电路图。请合并参照图1～图3B，第i级移位寄存器SRi包括本体电路(main circuit)201与削角电路(trimmingcircuit)203。其中，本体电路201用以反应于来自时序控制器105的第一至第三预设时钟信号(predetermined clock signal)PCK1～PCK3而产生扫描信号SSi。削角电路203耦接本体电路201，用以反应于来自时序控制器105的第一至第三预设时钟信号PCK1～PCK3的部分(即，第二预设时钟信号PCK2)以及第四预设时钟信号PCK4而对扫描信号SSi进行削角处理(trimmingoperation)。
于本示范性实施例中，本体电路201包括预充电单元(pre-charge unit)301、上拉单元(pull-up unit)303，以及下拉单元(pull-down unit)305。其中，预充电单元301用以接收来自时钟控制器105的第一起始脉冲信号STV1(在i=1的条件下)或第(i-1)级移位寄存器的输出SSi-1(在i=2～N的条件下)，并据以输出充电信号CV。
举例来说，第1级移位寄存器SR1中的预充电单元301为接收来自时钟控制器105的第一起始脉冲信号STV1；第2级移位寄存器SR2中的预充电单元301为接收第1级移位寄存器SR1所输出的扫描信号SS1；第3级移位寄存器SR3中的预充电单元301为接收第2级移位寄存器SR2所输出的扫描信号SS2；依此类推至第N级移位寄存器SRN中的预充电单元301为接收第(N-1)级移位寄存器SRN-1所输出的扫描信号SSN-1。
另外，上拉单元303耦接预充电单元301，用以接收预充电单元301的充电信号CV与来自时钟控制器105的第一预设时钟信号PCK1，并据以输出扫描信号SSi。再者，下拉单元305耦接预充电单元301、上拉单元303与削角电路203，用以接收来自时序控制器105的第二与第三预设时钟信号(PCK2,PCK3)、第(i+2)级移位寄存器SRi+2的输出SSi+2，以及第i级移位寄存器SRi的扫描信号SSi与第二起始脉冲信号STV2(在i=1的条件下)的其中之一，并据以决定是否将第i级移位寄存器SRi的扫描信号SSi下拉至参考电位Vss(例如为一个负电压，但并不限制于此)。
更清楚来说，如图3B所示，预充电单元301包括第一晶体管T1。其中，第一晶体管T1可以N型晶体管(N-type transistor)来实施，但并不限制于此。第一晶体管T1的栅极(gate)与漏极(drain)耦接在一起以接收第一起始脉冲信号STV1(在i=1的条件下)或第(i-1)级移位寄存器的SRi-1的输出(即，扫描信号SSi-1)(在i=2～N的条件下)，而第一晶体管T1的源极(source)则用以输出充电信号CV。
另外，上拉单元303包括第二晶体管T2、第三晶体管T3，以及第一电容C1。其中，第二与第三晶体管T2、T3也可以N型晶体管来实施，但并不限制于此。第二晶体管T2的栅极耦接第一晶体管T1的源极，第二晶体管T2的漏极用以接收来自时序控制器105的第一预设时钟信号PCK1，而第二晶体管T2的源极则用以输出扫描信号SSi。第三晶体管T3的栅极与源极耦接第二晶体管T2的源极，而第三晶体管T3的漏极则用以接收来自时序控制器105的第一预设时钟信号PCK1。第一电容C1耦接在第二晶体管T2的栅极与源极之间。
再者，下拉单元305包括第四晶体管T4、第五晶体管T5，以及第六晶体管T6。其中，第四至第六晶体管T4～T6也可以N型晶体管来实施，但并不限制于此。第四晶体管T4的栅极用以接收来自时序控制器105的第二预设时钟信号PCK2，第四晶体管T4的漏极耦接第二晶体管T2的源极，而第四晶体管T4的源极则耦接至参考电位Vss。第五晶体管T5的栅极用以接收来自时序控制器105的第三预设时钟信号PCK3，第五晶体管T5的漏极用以接收第二起始脉冲信号STV2(在i=1的条件下)或第i级移位寄存器SRi的扫描信号SSi，而第五晶体管T5的源极则耦接第一晶体管T1的源极。第六晶体管T6的栅极用以接收第(i+2)级移位寄存器SRi+2所输出的扫描信号SSi+2，第六晶体管T6的漏极耦接第一晶体管T1的源极，而第六晶体管T6的源极则耦接至参考电位Vss。
除此之外，于本示范性实施例中，削角电路203包括第二电容C2、第七晶体管T7，以及第八晶体管T8。其中，第七与第八晶体管T7、T8也可以N型晶体管来实施，但并不限制于此。第二电容C2的第一端用以接收来自时序控制器105的第四预设时钟信号PCK4。第七晶体管T7的栅极耦接第二电容C2的第二端，第七晶体管T7的漏极耦接第二晶体管T2的源极，而第七晶体管T7的源极则耦接至参考电位Vss。第八晶体管T8的栅极用以接收来自时序控制器105的第二预设时钟信号PCK2，第八晶体管T8的漏极耦接第二电容C2的第二端，而第八晶体管T8的源极则耦接至参考电位Vss。
基于上述，以第1级移位寄存器SRi(i=1)为例，上拉单元303中第二与第三晶体管T2、T3的漏极所接收的第一预设时钟信号PCK1为时钟信号C3_O；下拉单元305中第四与第五晶体管T4、T5的栅极所分别接收的第二与第三预设时钟信号(PCK2,PCK3)分别为时钟信号C1_O与C2_O；以及削角电路203中第八晶体管T8的栅极与第二电容C2的第一端所分别接收的第二与第四预设时钟信号(PCK2,PCK4)分别为时钟信号C1_O与C4_E。
以第2级移位寄存器SRi(i=2)为例，上拉单元303中第二与第三晶体管T2、T3的漏极所接收的第一预设时钟信号PCK1为时钟信号C4_O；下拉单元305中第四与第五晶体管T4、T5的栅极所分别接收的第二与第三预设时钟信号(PCK2,PCK3)分别为时钟信号C2_O与C3_O；以及削角电路203中第八晶体管T8的栅极与第二电容C2的第一端所分别接收的第二与第四预设时钟信号(PCK2,PCK4)分别为时钟信号C2_O与C1_E。
以第3级移位寄存器SRi(i=3)为例，上拉单元303中第二与第三晶体管T2、T3的漏极所接收的第一预设时钟信号PCK1为时钟信号C1_O；下拉单元305中第四与第五晶体管T4、T5的栅极所分别接收的第二与第三预设时钟信号(PCK2,PCK3)分别为时钟信号C3_O与C4_O；以及削角电路203中第八晶体管T8的栅极与第二电容C2的第一端所分别接收的第二与第四预设时钟信号(PCK2,PCK4)分别为时钟信号C3_O与C2_E。
以第4级移位寄存器SRi(i=4)为例，上拉单元303中第二与第三晶体管T2、T3的漏极所接收的第一预设时钟信号PCK1为时钟信号C2_O；下拉单元305中第四与第五晶体管T4、T5的栅极所分别接收的第二与第三预设时钟信号(PCK2,PCK3)分别为时钟信号C4_O与C1_O；以及削角电路203中第八晶体管T8的栅极与第二电容C2的第一端所分别接收的第二与第四预设时钟信号(PCK2,PCK4)分别为时钟信号C4_O与C3_E。
以第5级移位寄存器SRi(i=5)为例，上拉单元303中第二与第三晶体管T2、T3的漏极所接收的第一预设时钟信号PCK1为时钟信号C3_O；下拉单元305中第四与第五晶体管T4、T5的栅极所分别接收的第二与第三预设时钟信号(PCK2,PCK3)分别为时钟信号C1_O与C2_O；以及削角电路203中第八晶体管T8的栅极与第二电容C2的第一端所分别接收的第二与第四预设时钟信号(PCK2,PCK4)分别为时钟信号C1_O与C4_E。
以第6级移位寄存器SRi(i=6)为例，上拉单元303中第二与第三晶体管T2、T3的漏极所接收的第一预设时钟信号PCK1为时钟信号C4_O；下拉单元305中第四与第五晶体管T4、T5的栅极所分别接收的第二与第三预设时钟信号(PCK2,PCK3)分别为时钟信号C2_O与C3_O；以及削角电路203中第八晶体管T8的栅极与第二电容C2的第一端所分别接收的第二与第四预设时钟信号(PCK2,PCK4)分别为时钟信号C2_O与C1_E。
以第7级移位寄存器SRi(i=7)为例，上拉单元303中第二与第三晶体管T2、T3的漏极所接收的第一预设时钟信号PCK1为时钟信号C1_O；下拉单元305中第四与第五晶体管T4、T5的栅极所各自接收的第二与第三预设时钟信号(PCK2,PCK3)分别为时钟信号C3_O与C4_O；以及削角电路203中第八晶体管T8的栅极与第二电容C2的第一端所各自接收的第二与第四预设时钟信号(PCK2,PCK4)分别为时钟信号C3_O与C2_E。
以第8级移位寄存器SRi(i=8)为例，上拉单元303中第二与第三晶体管T2、T3的漏极所接收的第一预设时钟信号PCK1为时钟信号C2_O；下拉单元305中第四与第五晶体管T4、T5的栅极所分别接收的第二与第三预设时钟信号(PCK2,PCK3)分别为时钟信号C4_O与C1_O；以及削角电路203中第八晶体管T8的栅极与第二电容C2的第一端所分别接收的第二与第四预设时钟信号(PCK2,PCK4)分别为时钟信号C4_O与C3_E。
由此可知，移位寄存装置SRD中由上至下的每4个移位寄存器可视为同一群组(例如：SR1～4、SR5～8、…、SRN-3～N)。同一群组的4个移位寄存器(SR1～ 4、SR5～8、…、SRN-3～N)的晶体管(T2,T3)的漏极所分别接收的第一预设时钟信号PCK1依序为时钟信号C3_O→C4_O→C1_O→C2_O；同一群组的4个移位寄存器(SR1～4、SR5～8、…、SRN-3～N)的晶体管(T4,T8)的栅极所分别接收的第二预设时钟信号PCK2依序为时钟信号C1_O→C2_O→C3_O→C4_O；同一群组的4个移位寄存器(SR1～4、SR5～8、…、SRN-3～N)的晶体管(T5)的栅极所分别接收的第三预设时钟信号PCK3依序为时钟信号C2_O→C3_O→C4_O→C1_O；以及同一群组的4个移位寄存器(SR1～4、SR5～ 8、…、SRN-3～N)的电容(C2)的第一端所分别接收的第四预设时钟信号PCK4依序为时钟信号C4_E→C1_E→C2_E→C3_E。
于此，为了要清楚说明各级移位寄存器SR1～N的运作原理，图4绘示为图3B的第i级移位寄存器SRi的运作时序图。请参照图4，从图4可以清楚地看出，时序控制器105会序列且周期性地产生时钟信号C3_O、C4_O、C1_O、C2_O给移位寄存装置SRD，且所序列产生的时钟信号C3_O、C4_O、C1_O、C2_O的致能时间彼此部分重迭，例如：50%的重迭(即，相位差(phase difference)为90度)，但并不限制于此。其中，时钟信号(C3_O,C1_O)与(C4_O,C2_O)为互补(即，相位差为180度)。
换言之，时钟信号C3_O与C4_O的致能时间有50%的重迭；时钟信号C4_O与C1_O的致能时间有50%的重迭；时钟信号C1_O与C2_O的致能时间有50%的重迭；时钟信号C2_O与C3_O的致能时间有50%的重迭；时钟信号C3_O与C1_O的致能时间未重迭；以及时钟信号C4_O与C2_O的致能时间未重迭。
另外，时序控制器105会产生第一与第二起始脉冲信号STV1、STV2(在i=1的条件下)给移位寄存装置SRD，且所产生的第一与第二起始脉冲信号STV1、STV2的致能时间彼此部分重迭，例如：50%的重迭(即，相位差为90度)，但并不限制于此。再者，时序控制器105所产生的第二起始脉冲信号STV2的致能时间与时钟信号C3_O的初始致能时间有50%的重迭(即，相位差为90度)。
此外，时序控制器105亦会序列且周期性地产生时钟信号C3_E、C4_E、C1_E、C2_E给移位寄存装置SRD，且所序列产生的时钟信号C3_E、C4_E、C1_E、C2_E的致能时间彼此部分重迭，例如：50%的重迭(即，相位差为90度)，但并不限制于此。其中，时钟信号(C3_E,C1_E)与(C4_E,C2_E)为互补(即，相位差为180度)。
换言之，时钟信号C3_E与C4_E的致能时间有50%的重迭；时钟信号C4_E与C1_E的致能时间有50%的重迭；时钟信号C1_E与C2_E的致能时间有50%的重迭；时钟信号C2_E与C3_E的致能时间有50%的重迭；时钟信号C3_E与C1_E的致能时间未重迭；以及时钟信号C4_E与C2_E的致能时间未重迭。
于此，值得一提的是，时钟信号C3_O与C3_E的相位差为45度(即，时钟信号C3_O与C3_E的致能时间有75%的重迭)；时钟信号C4_O与C4_E的相位差为45度(即，时钟信号C4_O与C4_E的致能时间有75%的重迭)；时钟信号C1_O与C1_E的相位差为45度(即，时钟信号C1_O与C1_E的致能时间有75%的重迭)；以及时钟信号C2_O与C2_E的相位差为45度(即，时钟信号C2_O与C2_E的致能时间有75%的重迭)。
在此条件下，以第1级移位寄存器SRi(i=1)为例，在第1级移位寄存器SR1，由于第一预设时钟信号PCK1为时钟信号C3_O，第二预设时钟信号PCK2为时钟信号C1_O，第三预设时钟信号PCK3为时钟信号C2_O，以及第四预设时钟信号PCK4为时钟信号C4_E。因此，第1级移位寄存器SR1的运作方式即如以下说明。
首先，当时序控制器105提供第一起始脉冲信号STV1给第1级移位寄存器SR1的预充电单元301时，预充电单元301会反应于第一起始脉冲信号STV1而对节点P1(i=1)进行预充电，藉以于节点P1(i=1)上产生充电信号CV。如此一来，当时序控制器105所提供的时钟信号C3_O致能时，节点P1(i=1)上的电压会受时钟信号C3_O的耦合效应(coupling effect)的影响而被拉升，藉以开启上拉单元303中的第二晶体管T2，从而使得第三晶体管T3一并开启以输出第1级移位寄存器SR1(i=1)的扫描信号SS1(i=1)。
在第1级移位寄存器SR1(i=1)输出扫描信号SS1(i=1)的某段期间(例如：时间t1～t2)，由于削角电路203会反应于来自时序控制器105的时钟信号C1_O与C4_E而启动，藉以对第1级移位寄存器SR1(i=1)的扫描信号SS1(i=1)进行削角处理，从而降低馈通效应(feed through effect)的影响。
更清楚来说，以图3B所示的削角电路203的电路结构，其在运作上可以等效为如同图5所示的逻辑电路，亦即：非门(NOT gate)NT与与门(ANDgate)AG的组合。其中，非门NT的输入端用以接收来自时序控制器105的时钟信号C1_O，而非门NT的输出端则耦接至与门AG的第一输入端。与门AG的第二输入端用以接收来自时序控制器105的时钟信号C4_E，而与门AG的输出端则用以产生削角信号(trimming signal)Vc。
基此，由于削角电路203只会在时钟信号C1_O为低电平且时钟信号C4_E为高电平的情况下产生高电平的削角信号Vc。因此，在第1级移位寄存器SR1(i=1)输出扫描信号SS1(i=1)的某段期间(即，时间t1～t2)，削角电路203中的第七晶体管T7将会在时间t1～t2反应于高电平的削角信号Vc而开启，藉以将第1级移位寄存器SR1(i=1)的扫描信号SS1(i=1)原先的高电位VH1拉低至介于高电位VH1与参考电位Vss之间的某一预设高电位VH2(即，Vss＜VH2＜VH1)，从而实现对第1级移位寄存器SR1(i=1)的扫描信号SS1(i=1)进行削角处理。
于本示范性实施例中，可通过调整第七晶体管T7的元件大小以改变显示区AA内各像素受有源元件各电极间的寄生电容的影响而被拉低一个电压差(△V)(即，馈通电压)的量/大小。再者，亦可通过调整第二电容C2的容值与第八晶体管T8的元件大小以改变削角信号Vc的电压值。
另一方面，在预充电单元301与上拉单元303协同地将扫描信号SS1(i=1)输出且削角电路203负责对扫描信号SS1(i=1)进行削角之后，下拉单元305将反应于时钟信号C1_O、时钟信号C2_O、下两级移位寄存器SSi+2(即，SS3)的输出(即扫描信号SS3)，以及第二起始脉冲信号STV2或本级扫描信号SS1(在i=1的条件下)，而负责将本级扫描信号SS1(i=1)下拉至参考电位Vss。
更清楚来说，下拉电路305中的第四晶体管T4将会反应于来自时序控制器105的时钟信号C1_O的致能而开启，藉以将经削角处理后的扫描信号SS1(i=1)的高电位VH2下拉至参考电位Vss。此外，下拉电路305中的第五晶体管T5与第六晶体管T6会分别反应于时钟信号C2_O与第3级移位寄存器SR3的扫描信号SS3的致能而开启，藉以避免上拉单元303内的第二晶体管T2受时钟信号C3_O的耦合效应的影响而误开启。
甚至，在时间t2之后，下拉单元305的第四晶体管T4会反应于来自时序控制器105的时钟信号C1_O而周期性开启，而且削角电路203也会在时钟信号C1_O为低电平且时钟信号C4_E为高电平的情况下周期性地产生高电平的削角信号Vc。如此一来，削角电路203中的第七晶体管T7将可协同于下拉单元305的第四晶体管T4以将经下拉过后的扫描信号SS1(i=1)的低电位持续保持在参考电位Vss。
于此，虽然上述示范性实施例仅以第1级移位寄存器SR1的运作原理为例来做说明，但其余移位寄存器SR2～N的运作原理皆与第1级移位寄存器SR1类似，故而在此并不再加以赘述之。
据此，当时序控制器105提供第一与第二起始脉冲信号STV1、STV2给第1级移位寄存器SR1，且分别提供时钟信号(C1_O～C4_O)与(C1_E～C4_E)中相应的四者给移位寄存器SR1～SRN时，移位寄存装置SRD内的移位寄存器SR1～SRN会序列地输出经削角处理后的扫描信号SS1～SSN，以从显示区AA内的第一列像素逐一开启至最后一列像素，而源极驱动器103会提供对应的显示数据给被移位寄存装置SRD所开启的列像素。如此一来，再加上背光模块107所提供的(背)光源，则液晶显示面板101即会显示图像画面。其中，背光模块107可以为冷阴极管(CCFL)背光模块或发光二极管(LED)背光模块，但并不限制于此。
综上所述，于本发明中，所提的移位寄存装置可以序列地输出经削角处理后的多个扫描信号以逐一开启液晶显示面板内的多列像素。如此一来，即可均匀化整体液晶显示面板的共享电极的电压(即，Vcom)，藉以有效地解决液晶显示面板产生画面闪烁(flicker)的问题，从而提升液晶显示器的显示质量。除此之外，所提的移位寄存装置可直接配置在液晶显示面板的玻璃基板上，且其内的每级移位寄存器都含有对相应的扫描信号进行削角处理的削角电路，故而无需重新开发特殊的栅极驱动芯片，从而得以缩短产品开发时间与降低制作成本。
另一方面，在制程因素允许的条件下，上述示范性实施例的每一级移位寄存器还可以由P型晶体管所组成。换言之，就是图3B的电路结构的互补态样，而该等变形的示范性实施例亦属本发明所欲保护的范畴。
甚至，虽然上述示范性实施例的削角电路是应用在上述特定说明的预充电单元、上拉单元与下拉单元的电路实施态样下，但是本发明并不限制于此。也就是说，只要可以被区分有预充电单元、上拉单元以及下拉单元的其它电路类型的移位寄存器，本发明所提的削角电路就可适用于其中，而该等变形的示范性实施例亦属本发明所欲保护的范畴。
再者，虽然本发明已以上述示范性实施例揭露如上，虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (16)

1.一种移位寄存装置，包括：
多级串接在一起的移位寄存器，其中第i级移位寄存器包括：
一本体电路，用以反应于第一至第三预设时钟信号而产生一扫描信号；以及
一削角电路，耦接该本体电路，用以反应于该第一至该第三预设时钟信号的部分以及一第四预设时钟信号而对该扫描信号进行削角处理，其中i为正整数。
2.根据权利要求1所述的移位寄存装置，其中第i级移位寄存器的该本体电路包括：
一预充电单元，用以接收一第一起始脉冲信号或第(i-1)级移位寄存器的输出，并据以输出一充电信号；
一上拉单元，耦接该预充电单元，用以接收该充电信号与该第一预设时钟信号，并据以输出该扫描信号；以及
一下拉单元，耦接该预充电单元、该上拉单元与该削角电路，用以接收该第二预设时钟信号、该第三预设时钟信号、第(i+2)级移位寄存器的输出，以及一第二起始脉冲信号与该扫描信号的其中之一，并据以决定是否将该扫描信号下拉至一参考电位。
3.根据权利要求2所述的移位寄存装置，其中该预充电单元包括：
一第一晶体管，其栅极与漏极耦接在一起以接收该第一起始脉冲信号或第(i-1)级移位寄存器的输出，而其源极则用以输出该充电信号。
4.根据权利要求3所述的移位寄存装置，其中该上拉单元包括：
一第二晶体管，其栅极耦接该第一晶体管的源极，其漏极用以接收该第一预设时钟信号，而其源极则用以输出该扫描信号；
一第三晶体管，其栅极与源极耦接该第二晶体管的源极，而其漏极用以接收该第一预设时钟信号；以及
一第一电容，其耦接在该第二晶体管的栅极与源极之间。
5.根据权利要求4所述的移位寄存装置，其中该下拉单元包括：
一第四晶体管，其栅极用以接收该第二预设时钟信号，其漏极耦接该第二晶体管的源极，而其源极则耦接至该参考电位；
一第五晶体管，其栅极用以接收该第三预设时钟信号，其漏极用以接收该第二起始脉冲信号或该扫描信号，而其源极则耦接该第一晶体管的源极；以及
一第六晶体管，其栅极用以接收第(i+2)级移位寄存器的输出，其漏极耦接该第一晶体管的源极，而其源极则耦接至该参考电位。
6.根据权利要求5所述的移位寄存装置，其中该削角电路包括：
一第二电容，其第一端用以接收该第四预设时钟信号；
一第七晶体管，其栅极耦接该第二电容的第二端，其漏极耦接该第二晶体管的源极，而其源极则耦接至该参考电位；以及
一第八晶体管，其栅极用以接收该第二预设时钟信号，其漏极耦接该第二电容的第二端，而其源极则耦接至该参考电位。
7.根据权利要求6所述的移位寄存装置，其中该第一至该第八晶体管皆为N型晶体管。
8.根据权利要求1所述的移位寄存装置，其中：
该第一起始脉冲信号与该第二起始脉冲信号的致能时间彼此部分重迭；
该第一与该第二预设时钟信号互补；以及
该第二至该第四预设时钟信号的致能时间彼此部分重迭。
9.一种液晶显示器，包括：
一液晶显示面板，至少包括一基板与一移位寄存装置，该移位寄存装置直接配置在该基板上，且具有多级串接在一起的移位寄存器，其中第i级移位寄存器包括：
一本体电路，用以反应于第一至第三预设时钟信号而产生一扫描信号；以及
一削角电路，耦接该本体电路，用以反应于该第一至该第三预设时钟信号的部分以及一第四预设时钟信号而对该扫描信号进行削角处理，其中i为正整数；以及
一背光模块，提供该液晶显示面板所需要的光源。
10.根据权利要求9所述的液晶显示器，其中第i级移位寄存器的该本体电路包括：
一预充电单元，用以接收一第一起始脉冲信号或第(i-1)级移位寄存器的输出，并据以输出一充电信号；
一上拉单元，耦接该预充电单元，用以接收该充电信号与该第一预设时钟信号，并据以输出该扫描信号；以及
一下拉单元，耦接该预充电单元、该上拉单元与该削角电路，用以接收该第二预设时钟信号、该第三预设时钟信号、第(i+2)级移位寄存器的输出，以及一第二起始脉冲信号与该扫描信号的其中之一，并据以决定是否将该扫描信号下拉至一参考电位。
11.根据权利要求10所述的液晶显示器，其中该预充电单元包括：
一第一晶体管，其栅极与漏极耦接在一起以接收该第一起始脉冲信号或第(i-1)级移位寄存器的输出，而其源极则用以输出该充电信号。
12.根据权利要求11所述的液晶显示器，其中该上拉单元包括：
一第二晶体管，其栅极耦接该第一晶体管的源极，其漏极用以接收该第一预设时钟信号，而其源极则用以输出该扫描信号；
一第三晶体管，其栅极与源极耦接该第二晶体管的源极，而其漏极用以接收该第一预设时钟信号；以及
一第一电容，其耦接在该第二晶体管的栅极与源极之间。
13.根据权利要求12所述的液晶显示器，其中该下拉单元包括：
一第四晶体管，其栅极用以接收该第二预设时钟信号，其漏极耦接该第二晶体管的源极，而其源极则耦接至该参考电位；
一第五晶体管，其栅极用以接收该第三预设时钟信号，其漏极用以接收该第二起始脉冲信号或该扫描信号，而其源极则耦接该第一晶体管的源极；以及
一第六晶体管，其栅极用以接收第(i+2)级移位寄存器的输出，其漏极耦接该第一晶体管的源极，而其源极则耦接至该参考电位。
14.根据权利要求13所述的液晶显示器，其中该削角电路包括：
一第二电容，其第一端用以接收该第四预设时钟信号；
一第七晶体管，其栅极耦接该第二电容的第二端，其漏极耦接该第二晶体管的源极，而其源极则耦接至该参考电位；以及
一第八晶体管，其栅极用以接收该第二预设时钟信号，其漏极耦接该第二电容的第二端，而其源极则耦接至该参考电位。
15.根据权利要求14所述的液晶显示器，其中该第一至该第八晶体管皆为N型晶体管。
16.根据权利要求9所述的液晶显示器，其中：
该第一起始脉冲信号与该第二起始脉冲信号的致能时间彼此部分重迭；
该第一与该第二预设时钟信号互补；以及
该第二至该第四预设时钟信号的致能时间彼此部分重迭。
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