CN101154006B - 液晶显示器 - Google Patents

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Abstract

一种液晶显示器，包括：基底；第一和第二像素组，包括以矩阵形式布置在基底上的多个像素；第一栅极线组，包括连接到第一像素组的像素并沿第一方向延伸的第一多个栅极线；第二栅极线组，包括连接到第二像素组的像素并沿第一方向延伸的第二多个栅极线；第一数据线组，连接到第一像素组的像素并包括沿着第二方向延伸的第一多个数据线；和第二数据线组，连接到第二像素组的像素并包括沿着第二方向延伸的第二多个数据线。第一数据线组的每条数据线和第二数据线组的每条数据线彼此连接，并且第一和第二像素组沿第一方向相邻。

Description

液晶显示器
技术领域
本发明涉及液晶显示器。 
背景技术
液晶显示器(LCD)是一类广泛使用的平板显示器。液晶显示器包括每个具有场发生电极诸如像素电极和公共电极的两个显示面板以及置于其间的液晶层。液晶显示器通过施加电压到场发生电极而产生穿过液晶层的电场、确定穿过其的液晶层中的液晶分子阵列、并控制入射光的偏振、由此显示图像。 
液晶显示器还包括连接到像素电极的开关元件和多个信号线，诸如栅极线和数据线，用于提供电压给像素电极。栅极线发送由栅极驱动电路产生的栅极信号，数据线发送由数据驱动电路产生的数据电压。开关元件依据栅极信号发送数据电压到像素电极。 
栅极驱动电路和数据驱动电路以多个集成电路(IC)芯片形式直接安装在显示板上。可选择地，栅极驱动电路和数据驱动电路安装在柔性电路薄膜上，并且该柔性电路薄膜附着在显示板上。这种IC芯片导致液晶显示器的大比例加工费用。而且，数据驱动器IC芯片比栅极驱动电路IC芯片更昂贵。通过将栅极驱动电路连同栅极线、数据线和开关元件集成在显示板中，可以降低栅极驱动电路的加工费用。然而，很难将数据驱动电路集成在显示板中，因为数据驱动电路结构复杂。 
因此，存在降低数据驱动器IC数目的需要。 
发明内容
根据本发明实施例，液晶显示器包括：基底；第一和第二像素组，包括以矩阵形式布置在基底上的第一多个像素；第一栅极线组，包括连接到第一像素组的像素并沿第一方向延伸的第一多个栅极线；第二栅极线组，包括连接到第二像素组的像素并沿第一方向延伸的多个栅极线；第一数据线组，连接到第一像素组的像素并包括沿第二方向延伸的第一多个数据线；和第二数据线组，连接到第二像素组的像素并包括沿第二方向延伸的第二多个数据线，其中第一数据线组的每条数据线和第二数据线组的每条数据线每两条数据线彼此连接并且连接到表示相同颜色的像素，第一和第二像素组沿第一方向相邻，以及，连接所述第一数据线组的每条数据线和所述第二数据线组的每条数据线的延伸线相对于所述像素交替地布置在所述基底的上或下区域。 
液晶显示器可以进一步包括：第一栅极驱动器，连接到第一栅极线组并发送栅极信号到第一栅极线组；和第二栅极驱动器，连接到第二栅极线组并发送栅极信号到第二栅极线组。 
第一数据线组的每条数据线和第二数据线组的每条数据线可以顺序连接。 
第一数据线组的每条数据线和第二数据线组的每条数据线可以顺序连接到相邻的数据线。 
液晶显示器可以进一步包括数据驱动器，该数据驱动器连接到第一数据线组和第二数据线组，并发送数据电压到第一数据线组和第二数据线组。 
数据驱动器可以相对于第一和第二像素组布置在液晶设备的一侧上。 
数据驱动器可以与第一和第二栅极驱动器之一布置在液晶设备的相同的一侧上。 
栅极信号可以交替地和顺序地施加到第一栅极线组的第一多个栅极线和第二栅极线组的第二多个栅极线。 
第一和第二栅极驱动器可以被集成在基底中。 
第一和第二栅极驱动器可以相对于第一和第二像素组彼此相对地布置。 
栅极信号可以包括栅极导通电压Von和栅极关断电压Voff，栅极导通电压Von的持续时间可以是大约1H或更多。 
栅极导通电压Von的持续时间可以是大约2H。 
所施加到布置在该第一和第二栅极线组的第一和第二多个栅极线的相同行中的两条栅极线的栅极信号的栅极导通电压Von可以交迭预定时间。 
该预定时间可以是大约1H。 
根据本发明另一实施例，液晶显示器包括：基底；第一和第二像素组，包含以矩阵形式布置在基底上的多个像素；第一栅极线组，包括连接到第一像素组的像素并沿第一方向延伸的第一多个栅极线；第二栅极线组，包含连 接到第二像素组的像素并沿第一方向延伸的第二多个栅极线；第一数据线组，连接到第一像素组的像素并包含沿第二方向延伸的第一多个数据线；和第二数据线组，连接到第二像素组的像素并包含沿第二方向延伸的第二多个数据线，其中，第一和第二像素组沿第一方向相邻，第一数据线组的每条数据线和第二数据线组的每条数据线可以每两条数据线彼此连接并且连接到表示相同颜色的像素，以及，连接所述第一数据线组的每条数据线和所述第二数据线组的每条数据线的延伸线相对于所述像素交替地布置在所述基底的上或下区域。 
第一数据线组的每条数据线和第二数据线组的每条数据线可以顺序连接。 
液晶显示器可以进一步包括数据驱动器，该数据驱动器相对于第一和第二像素组布置在液晶设备的一侧上，连接到第一数据线组和第二数据线组，并发送数据电压到第一数据线组和第二数据线组。 
栅极信号可以包括栅极导通电压Von和栅极关断电压Voff，所施加到布置在该第一和第二栅极线组的第一和第二多个栅极线的相同行中的两条栅极线的栅极信号的栅极导通电压Von交迭预定时间。栅极导通电压Von的持续时间可以是大约2H。 
附图说明
为了清楚地理解本发明，将参考附图详细地描述本发明的示例实施例。 
图1是根据本发明示例实施例的LCD的框图； 
图2是根据本发明示例实施例的LCD像素的等效电路图； 
图3是表示根据本发明示例实施例的LCD的像素、信号线和驱动器的空间布置例子的示图； 
图4是表示根据本发明示例实施例的LCD的像素、信号线和驱动器的空间布置另一例子的示图； 
图5是根据本发明示例实施例的栅极驱动器的框图； 
图6是图5中所示的栅极驱动器的第j级的示例电路图； 
图7是根据本发明示例实施例的栅极驱动器的第一和第二级的示意布局视图；和 
图8是图5中所示的栅极驱动器信号的时序图。 
具体实施方式
在下文中将参考附图更加全面地描述本发明，其中显示了本发明的优选实施例。正如那些本领域技术人员将意识到的，实施例可以以各种方式修改，所有的都没有脱离所公开的精神或范围。 
在附图中，为清楚起见，层、薄膜、面板、区域等的厚度被放大。在整个说明书中相同的附图标记指示相同的元件。将会理解，当诸如层、薄膜、区域或基底的元件被指出在另一元件“之上”时，它可以直接在另一个元件之上或居间元件也可以存在。相反，当元件被指出“直接在另一元件之上”时，则没有居间元件存在。 
将参考图1到4详细描述根据本发明示例实施例的LCD。 
图1是根据本发明示例实施例的LCD的框图。图2是根据本发明示例实施例的LCD像素的等效电路图。图3是表示根据本发明示例实施例的LCD的像素、信号线和驱动器的空间布置例子的示图。图4是表示根据本发明另一示例实施例的LCD的像素、信号线和驱动器的空间布置另一例子的示图。 
参考图1和2，根据示例实施例的LCD包括液晶(LC)面板组件(assembly)300、栅极驱动器400、数据驱动器500、灰度电压发生器(gray voltage generator)800和信号控制器600。栅极驱动器400和数据驱动器500与面板组件300耦接。灰度电压发生器800与数据驱动器500耦接，信号控制器600控制栅极驱动器400和数据驱动器500。 
面板组件300包括多个信号线Gi-1、Gi和Dj(i＝1，2，...，n，和j＝1，2，...m)和连接到信号线Gi-1、Gi和Dj并基本呈矩阵形式布置的多个像素PX。在图2所示的结构图中，面板组件300包括彼此相对的下面板100和上面板200以及插入在面板100和200之间的液晶层3。 
信号线Gi-1、Gi和Dj包括多个发送栅极信号(在下文中也被称为“扫描信号”)的栅极线Gi-1和Gi和多个发送数据电压的数据线Dj。栅极线Gi-1和Gi基本沿行方向延伸，并基本彼此平行，而数据线Dj基本沿列方向延伸，并基本彼此平行。 
参见图2，连接到栅极线Gi和数据线Dj的每个像素PX包括连接到信号线Gi和Dj的开关元件Q、和连接到该开关元件Q的LC电容器Clc和存储电容器Cst。可以省略该存储电容器Cst。 
开关元件Q布置在下面板100上，它具有三个端，包括连接到栅极线Gi的控制端、连接到数据线Dj的输入端和连接到LC电容器Clc和存储电容器Cst的输出端。 
LC电容器Clc包括布置在下面板100上的像素电极191和布置在上面板200上的公共电极270，作为两个端子。布置在两个电极191和270之间 的LC层3作为LC电容器Clc的电介质。像素电极191连接到开关元件Q，公共电极270被提供以公共电压Vcom，并覆盖上面板200的整个表面。可以将公共电极270提供在下面板100上，并且电极191和270的至少之一可以具有棒或条的形状(未示出)。 
存储电容器Cst是LC电容器Clc的辅助电容器。存储电容器Cst包括像素电极191和单独的信号线。单独的信号线被提供在下面板100上，经由绝缘体与像素电极191重叠，并被提供以诸如公共电压Vcom的预定电压。可选择地，存储电容器Cst包括像素电极191和称为在前栅极线的相邻栅极线，该相邻栅极线经由绝缘体与像素电极191重叠。 
参考图3，像素PX被分成沿行方向彼此相邻的第一像素组PXa和第二像素组PXb。多个栅极线Ga1、Ga2...Gan和Gb1、Gb2...Gbn被分成连接到第一像素组PXa的第一栅极线组Ga和连接到第二像素组PXb的第二栅极线组Gb。栅极线Ga1/Gb1、Ga2/Gb2...和Gan/Gbn沿像素行布置，并彼此分离。栅极线Ga1/Gb1、Ga2/Gb2...和Gan/Gbn分别被包括在第一和第二栅极线组Ga和Gb中。 
多个数据线还被分成连接到第一像素组PXa的第一数据线组Da和连接到第二像素组PXb的第二数据线组Db。第一和第二数据线组Da和Db的数据线Da1和Db1、Da2和Db2、Da3和Db3、...、Dam-2和Dbm-2、Dam-1和Dbm-1、或Dam和Dbm彼此连接。连接数据线Da1和Db1、Da2和Db2、Da3和Db3、...、Dam-2和Dbm-2、Dam-1和Dbm-1、和Dam和Dbm的延伸线交替地布置在LC面板组件300的上或下区域330或340。第一和第二数据线组Da和Db的奇数数据线Da1、Da3、...Dam-1和Db1、Db3、...Dbm-1相对于像素PX连接在LC面板组件300的上区域330。第一和第二数据线组Da和Db的偶数数据线Da2、Da4、...Dam和Db2、Db4、...Dbm相对于像素PX连接在LC面板组件300的下区域340。 
可选择地，如图4中所示，相邻数据线Dam和Db3、Dam-1和Db2、Dam-2和Db1、...、Da3和Dbm、Da2和Dbm-1、以及Da1和Dbm-2彼此连接。表示不同颜色的预定数量的像素，例如，分别表示每个基色红色、绿色和蓝色的三个像素被定义为一个圆点(dot)。此时，如图4中所示，第一数据线组Da的第一圆点连接到第二数据线组Db的最后一个圆点。第一数据线组Da的最后一个圆点连接到第二数据线组Db的第二个圆点。在彼此连接的两个点中， 彼此连接的数据线连接到表示相同颜色的像素。 
连接数据线Dam和Db3、Dam-1和Db2、Dam-2和Db1、...、Da3和Dbm、Da2和Dbm-1、和Da1和Dbm-2的延伸线交替地布置在LC面板组件300的上区域330或下区域340。 
对于颜色显示，每个像素唯一地表示一种基色(即，空间分割)或，每个像素顺序地依次表示基色(即，时间分割)，从而使基色的空间或时间总和被辨认为所希望的颜色。一组基色的例子包括红、绿和蓝色。图2表示空间分割的例子，其中每个像素包括滤色片230，表示在面对像素电极191的上面板200区域中的一种基色。可选择地，滤色片230提供在下面板100上的像素电极191的上面或下面。 
一个或多个偏振器(未示出)连接到面板组件300。 
再次参考图1和3，灰度电压发生器800产生与像素PX的发送有关的全部数量的灰度电压或有限数量的灰度电压(在下文中参考为“参考灰度电压”)。一些(参考)灰度电压相对于公共电压Vcom具有正极性，而其它(参考)灰度电压相对于公共电压Vcom具有负极性。 
栅极驱动器400连接到面板组件300的栅极线Gi，并综合栅极导通电压Von和栅极关断电压Voff，以生成施加到栅极线Gi的栅极信号。 
栅极驱动器400包括第一和第二栅极驱动器400a和400b，它们分别布置在LC面板组件300的右侧和左侧。第一栅极驱动器400a连接到第一栅极线组Ga，第二栅极驱动器400b连接到第二栅极线组Gb。第一和第二栅极驱动器400a和400b相对于像素PX彼此相对地布置，定位在LC面板组件300的左区域310和右区域320上。 
栅极驱动器400a和400b主要起移位寄存器的作用，并包括多个排成一行的级(stage)。栅极驱动器400a和400b可以连同信号线Ga1-Gan、Gb1-Gbn、Da1-Dam、Db1-Dbm和开关元件Q集成在LC面板组件300中。栅极驱动器400a和400b可以包括至少一个集成电路(IC)芯片，该集成电路芯片安装到LC面板组件300上或附着到面板组件300上的带式运输器包装(TCP，tape carrier package)式的柔性印刷电路(FPC，flexible printed circuit)薄膜上。 
数据驱动器500连接到数据线Da1-Dam和Db1-Dbm，并且相对于像素PX布置在LC面板组件300的右区域320上，邻近于第二栅极驱动器400b。栅极驱动器500可以位于第二栅极驱动器400a附近。数据驱动器500施加数 据电压到数据线Da1-Dam和Db1-Dbm，该数据电压从由灰度电压发生器800提供的灰度电压中选择。当灰度电压发生器800只产生一些参考灰度电压，而不是所有灰度电压时，数据驱动器500可以分割参考灰度电压，以从参考灰度电压中产生数据电压。 
信号控制器600控制栅极驱动器400和栅极驱动器500等。 
驱动设备500、600和800的每一个可以包括至少一个集成电路(IC)芯片，该集成电路芯片安装在LC面板组件300或附着到面板组件300上的带式运输器包装(TCP)式的柔性印刷电路(FPC)薄膜上。可选择地，驱动设备500、600和800的至少之一可以连同信号线Ga1-Gan、Gb1-Gbn、Da1-Dam和Db1-Dbm以及开关元件Q集成在面板组件300中。可选择地，所有的驱动设备500、600和800可以集成在单个IC芯片中，不过驱动设备500、600和800的至少之一或驱动设备500、600和800至少之一中的至少一个电路元件可以布置在单个IC芯片的外部。 
如上所述，通过连接数据线Da1-Dam和Db1-Dbm的每两条数据线，降低了形成数据驱动器和安装在LCD上的数据驱动电路芯片的数量。而且，由于在所有像素PX中的数据线Da1-Dam和Db1-Dbm的布置是相同的，所以由于在数据线Da1-Dam和Db1-Dbm与像素电极191之间产生的寄生电容而产生的像素电极电压的变化量是一致的。因此，每个像素PX的亮度被保持为统一。而且，像素PX之间的孔径比(aperture ratio)的差降低。 
数据线Da1-Dam和Db1-Dbm每两条数据线彼此连接，并且连接到数据驱动器500的信号线数量降低了一半，改进了空间冗余。因此，在没有空间限制的情况下，数据驱动器500可以布置在LC面板组件300的侧面上。 
如上所述，在每个像素行中的两个分离的栅极线Ga1-Gan和Gb1-Gbn连接到分离的栅极驱动器400a和400b。因此，即使这两条数据线彼此连接，每个像素行包括一个栅极线，那么LC面板组件300孔径比的降低也不会发生。 
现在，将详细描述上述LCD的操作。 
为信号控制器600提供输入图像信号R、G和B、和来自外部图形控制器(未示出)的用于控制其显示的输入控制信号。输入图像信号R、G和B包含像素PX的亮度信息，并且该亮度具有预定数量的灰度(gray)，例如1024(＝210)、256＝(＝28)或64(＝26)个灰度。输入控制信号包括垂直同步信号Vsync、水平同步信号Hsync、主时钟信号MCLK和数据使能信号 DE。 
基于输入控制信号和输入图像信号R、G和B，信号控制器600产生栅极控制信号CONT1和数据控制信号CONT2，并且它处理图像信号R、G和B以适合于面板组件300和数据驱动器500的操作。信号控制器600发送栅极控制信号CONT1到栅极驱动器400，并发送所处理的图像信号DAT和数据控制信号CONT2到数据驱动器500。 
栅极控制信号CONT1包括用于指示栅极驱动器400开始扫描的扫描开始信号STV，和用于控制栅极导通电压Von的输出周期的至少一个时钟信号。栅极控制信号CONT1可以包括用于定义栅极导通电压Von持续时间的输出使能信号OE。 
数据控制信号CONT2包括：水平同步开始信号STH，用于通知数据驱动器500开始针对一行像素PX进行数据发送；加载信号LOAD，用于指示数据驱动器500来施加数据电压到数据线Da1-Dam和Db1-Dbm；和数据时钟信号HCLK。数据控制信号CONT2可以进一步包括反相信号RVS，用于反转数据电压的极性(相对于公共电压Vcom)。 
响应于来自信号控制器600的数据控制信号CONT2，数据驱动器500接收来自信号控制器600的针对该行像素PX的数字图像信号DAT包，将该数字图像信号DAT转换成从灰度电压选择的模拟数据电压，并施加该模拟数据电压到数据线Da1-Dam和Db1-Dbm。 
响应于来自信号控制器600的栅极控制信号CONT1，栅极驱动器400施加栅极导通电压Von到栅极线Ga1-Gan和Gb1-Gbnx，由此导通连接到其的开关晶体管Q。通过被触发(activate)的开关晶体管Q将施加到数据线Da1-Dam和Db1-Dbm的数据电压提供给像素PX。此时，栅极导通电压Von交替地和顺序地施加到第一栅极线组Ga和第二栅极线组Gb，其中以第一栅极线组Ga的第一栅极线Ga1、第二栅极线组Gb的第一栅极线Gb1、第一栅极线组Ga的第二栅极线Ga2、第二栅极线组Gb的第二栅极线Gb2等的顺序施加栅极导通电压Von。 
施加到像素PX的公共电压Vcom和数据电压的电压之间的差表示为跨越像素PX的LC电容器Clc的电压，其被称为像素电压。LC电容器Clc的LC分子具有依赖于像素电压大小的取向，并且该分子取向确定穿过LC层3的光的偏振。一个或多个偏振器发送偏振光，从而使像素PX具有由数据电 压的灰度表示的亮度。 
通过针对水平周期的每个单元(还称为“1H”，并且其等于水平同步信号Hsync和数据使能信号DE的一个周期)重复该过程，顺序地为所有栅极线Ga1-Gan和Gb1-Gbn提供栅极导通电压Von，由此施加数据电压给所有像素PX，以显示帧图像。 
当一帧结束之后下一帧开始时，控制施加到数据驱动器500的反相信号RVS，从而使数据电压的极性反向(其被称为“帧反转(frame inversion)”。还可以控制反相信号RVS，从而使在数据线中流动的数据电压的极性在一帧期间周期性地反转(例如行反转(row inversion)和点反转(dot inversion)，或使一个包中的数据电压极性反向(例如，列反转和点反转)。 
将参考图5到8描述根据本发明示例实施例的栅极驱动器。 
图5是根据本发明示例实施例的栅极驱动器框图。图6是图5中所示的栅极驱动器的第j级的示例电路图。图7是根据本发明示例实施例的栅极驱动器的第一和第二级的示意布局视图；图8是图5中所示的栅极驱动器信号的时序图。 
参考图5和7，分别向作为移位寄存器的栅极驱动器400a和400b提供扫描开始信号LSTV和RSTV、时钟信号LCLK1和LCLK2和RCLK1和RCLK2。移位寄存器400a和400b的每一个包括基本呈行排列并连接到栅极线Ga1-Gan或Gb1-Gbn的多个级410a或410b。 
如图8中所示，施加到左移位寄存器400a的第一扫描开始信号LSTV和施加到右移位寄存器400b的第二扫描开始信号RSTV每帧产生脉冲。该脉冲宽度大约为2H。 
当第一时钟信号LCLK1具有低电平时，施加到左移位寄存器400a第一级410a的第一扫描开始信号LSTV的高电平被输出，当第一时钟信号LCLK1从低电平变换到高电平时，第一扫描开始信号LSTV以与第一扫描开始信号LSTV的变化同步的方式从高电平变换到低电平。当第三时钟信号RCLK1具有低电平时，施加到右移位寄存器400b第一级410b的第二扫描开始信号RSTV的高电平被输出，并且当第三时钟信号RCLK1从低电平变换到高电平时，第二扫描开始信号RSTV以与第二扫描开始信号RSTV的变化同步的方式从高电平变换到低电平。 
每一级410a和410b包括置位(set)端S、栅极电压端GV、一对时钟端 CK1和CK2、复位(reset)端R、帧复位端FR、栅极输出端OUT1和进位输出端(carry output terminal)OUT2。 
为每个移位寄存器400a和400b的两个相邻级410a和410b的时钟端CK1和CK2提供彼此不同的两个时钟信号LCLK1和LCLK2或RCLK1和RCLK2。即，两个时钟信号LCLK1和LCLK2或RCLK1和RCLK2的波形相对于彼此反转。例如，在左移位寄存器400a中，为第一级410a的时钟端CK1提供第一时钟信号LCLK1，为第一级410a的时钟端CK2提供第二时钟信号LCLK2，而为第二级410a的时钟端CK1提供第一时钟信号LCLK2，为第二级410a的时钟端CK2提供第二时钟信号LCLK1。在右移位寄存器400b中，为第一级410b的时钟信号CK1提供第三时钟信号RCLK1，为第一级410b的时钟端CK2提供第四时钟信号RCLK2，而为第二级410a的时钟端CK1提供第四时钟信号RCLK2，为第二级410b的时钟端CK2提供第三时钟信号RCLK1。 
每个时钟信号LCLK1、LCLK2、RCLK1和RCLK2的高电平可以是用于导通像素PX的开关元件Q的栅极导通电压Von，每个时钟信号LCLK1、LCLK2、RCLK1和RCLK2的低电平可以是用于关断像素PX的开关元件Q的栅极关断电压Voff。 
在每一级，例如在第j级STj中，为置位端S提供在前级ST(j-2)的进位输出信号Cout(j-2)，为复位端R提供下一级ST(j+2)的栅极输出信号Gout(j+2)，分别为时钟端CK1和CK2提供时钟信号LCLK1和LCLK2，为栅极电压端GV提供栅极关断电压Voff。第j级STj的栅极输出端OUT1输出栅极输出Gout(j)，第j级STj的进位输出端OUT2输出进位输出信号Cout(j)。 
为每个移位寄存器400a和400b的第一级ST1提供扫描开始信号LSTV和RSTV，而不是在前的进位输出信号。而且，如上所述，当分别为第j级STj的时钟端CK1和CK2提供时钟信号LCLK1和LCLK2时，分别为第(j-2)级STj-2的时钟端CK1和CK2提供时钟信号LCLK2和LCK1。 
参考图6，图5中所示的栅极驱动器400a和400b的每一级，例如第j级STj，包括输入单元420、上拉(pull-up)驱动单元430、下拉(pull-down)驱动单元440和输出单元450。单元420、430、440和450包括至少一个NMOS晶体管T1-T14，上拉驱动单元430和输出单元分别进一步包括电容器C1和C2、和电容器C3。单元420、430、440和450可以包括至少一个PMOS 晶体管而不是NMOS晶体管。而且，电容器C1-C3可以是在加工期间形成在栅极端和漏级/源极端之间的寄生电容器。 
输入单元420包括在置位端S和栅极电压端GV之间串联连接的三个晶体管T11、T10和T5。晶体管T11和T5的栅极端连接到时钟端CK2，晶体管T10的栅极端连接到时钟端CK1。晶体管T11和T10的节点连接到节点J1，晶体管T10和T5的节点连接到节点J2。 
上拉驱动单元430包括晶体管T4、T12和T7、和两个电容器C1和C2。晶体管T4连接在置位端S和节点J1之间，晶体管T12连接到时钟端CK1和节点J3，晶体管T7连接在时钟端CK1和节点J4之间。晶体管T4包括共同连接到置位端S的栅极和漏级端，和连接到节点J1的源极端。晶体管T12包括共同连接到时钟端CK1的栅极端和漏级端，和连接到节点J3的源极端。晶体管T7包括连接到节点J3并通过电容器C1也连接到时钟端CK1的栅极端、连接到时钟端CK1的漏级端、和连接到节点J4的源极端。电容器C2连接在节点J3和J4之间。 
下拉驱动单元440包括多个晶体管T6、T9、T13、T8、T3和T2，它们通过其漏级端向节点J1、J2、J3和J4输出来自其源极端的栅极关断电压Voff。在晶体管T6中，栅极端连接到帧复位端FR，漏级端连接到节点J1。在晶体管T9中，栅极端连接到复位端R，漏级端连接到节点J1。晶体管T13和T8的栅极端共同连接到节点J2，晶体管T13和T8的漏级端分别连接到节点J3和J4。晶体管T3的栅极端连接到节点J4，晶体管T2的栅极端连接到复位端R。而且，晶体管T3和T2的漏级端连接到节点J2。 
输出单元450包括一对晶体管T1和T14、和电容器C3。晶体管T1包括连接到时钟端CK1的漏级端、连接到输出端OUT1和节点J2的源极端、和连接到节点J1的栅极端。晶体管T4包括连接到时钟端CK1的漏级端、连接到输出端OUT2的源极端、和连接到节点J1的栅极端。电容器C3连接在晶体管T1的栅极和漏级端，即，节点J1和J2之间。 
接下来，将描述级STj的操作。 
为了更好理解和方便描述，相应于时钟信号LCLK1、LCLK2、RCLK1和RCLK2的高电平的电压表示为高电压，相应于时钟信号LCLK1、LCLK2、RCLK1和RCLK2的低电平的电压表示为低电压。低电压的大小可以等于栅极关断电压Voff。 
当时钟信号LCLK2和在前进位输出信号Cout(j-2)具有高电平时，晶体管T11、T5和T4导通。当晶体管T11、T5和T4导通时，晶体管T11和T4发送高电压到节点J1，晶体管T5发送低电压到节点J2。因此，将晶体管T1和T14导通，以通过输出端OUT1和OUT2输出时钟信号CLK1。由于节点J2和时钟信号LCLK1的所有电压是低电压，所以输出电压Gout(j)和Cout(j)为低电压。此时，电容器C3还通过高电压和低电压之间的电压充电。 
此时，由于时钟信号LCLK1和下一栅极输出电压Gout(j+2)处于低电平，并且节点J2也处于低电平，因此具有连接到它们的栅极端的晶体管T10、T9、T12、T13、T8和T2关断。 
随后，当时钟信号LCLK2为低电平时，晶体管T11和T5关断。当时钟信号LCLK1是高电平时，来自晶体管T1的输出电压和节点J2的电压为高电压。此时，由于高电压施加到晶体管T10的栅极端，而其源极端保持高电压，所以栅极端和源极端之间的电压基本为0V，由此晶体管T10保持关断状态。因此，节点J1处于漂移状态，由此节点J1的电压进一步通过电容器C3的高电压升高。 
同时，时钟信号LCLK1和节点J2的电势是高电压，从而使晶体管T12、T13和T8导通。在这种状态下，晶体管T12和T13串联连接在高电压和低电压之间，由此节点J3的电势具有被处于晶体管T12和T13导通的电阻状态值分割的电压。当处于晶体管T12和T13导通的电阻状态值明显大于处于晶体管T12导通的电阻状态值时，例如，处于晶体管T12和T13导通的电阻状态值大约比处于晶体管T12导通的电阻状态值大10,000倍，则节点J3的电压几乎与高电压相同。因此，晶体管T7导通，以与晶体管T8串联连接，由此节点J4具有被处于晶体管T7和T8导通的电阻状态值分割的电压。由于加工晶体管T7和T8以使得晶体管T7和T8的电阻状态值几乎相同，所以节点J4的电压大小是高电压和低电压之间的中间值。因此，晶体管T3保持关断状态。下一栅极输出电压Gout(j+2)保持低电压，由此晶体管T9和T2也是关断的。因此，输出端OUT1和OUT2连接到时钟信号CLK1，并从低电压断开，来输出高电压。 
电容器C1和C2分别通过其两端之间的电压差来充电，并且节点J3的电压小于节点J5的电压。 
随后，当下一栅极输出信号Gout(j+1)和时钟信号CLK2为高电平，并且 时钟信号CLK1为低电平时，晶体管T9和T2导通，以把低电压传送给节点J1和J2。此时，通过对电容器C3放电，节点J1的电压降到低电压。由于电容器C3的放电时间，而需要预定时间来达到该低电压。因此，在下一栅极输出信号Gout(j+1)改变到高电平之后，两个晶体管T1和T14保持导通状态预定的时间，并由此输出端OUT1和OUT2连接到时钟信号CLK1，来输出低电压。接下来，当电容器C3完全放电使得节点J1的电压达到低电压时，晶体管T14关断来断开输出端OUT2和时钟信号CLK1的连接。由此，进位输出信号Cout(j)处于漂移状态，来输出低电压。此时，输出端OUT1通过晶体管T2连接到低电压，来输出低电压，即使晶体管T1保持在关断状态。 
同时，晶体管T12和T13关断，由此节点J3为漂移状态。而且，节点J5的电压下降小于节点J4的电压。然而，节点J3的电压因为电容器C1而小于节点J5的电压，从而使晶体管T7关断。此时，晶体管T8关断，节点J4的电压下降，从而使晶体管T3也保持在关断状态。晶体管T10的栅极端连接到具有低电压的时钟信号CLK1，并且节点J2的电压是低电平。因此，晶体管T10保持在关断状态。 
接下来，当时钟信号CLK1变换到高电平时，晶体管T12和T7导通，并且晶体管T3通过节点J4的电压增加导通，来发送低电压到节点J2。由此，输出端OUT1仍然输出低电压。尽管下一栅极输出Gout(j+1)的输出是低电平，但节点J2具有低电压。 
同时，晶体管T10的栅极端连接到具有高电压的时钟信号CLK1，并且节点J2的电压是低电压。因此，晶体管T10导通，来发送节点J2的低电压到节点J1。两个晶体管T1和T14的漏极端仍然连接到时钟端CK1，以被提供以时钟信号CLK1。具体地，晶体管T1的尺寸大于其余晶体管的尺寸。因此，晶体管T1的栅极端和漏极端之间的寄生电容增加，由此漏极端的电压变化可能影响晶体管T1的栅极端电压。当时钟信号CLK1是高电平时，栅极端电压由于该寄生电容而增加，由此晶体管T1导通。由于晶体管T1发送节点J2的低电压到节点J1，所以晶体管T1的栅极端保持低电压，来防止晶体管T1的导通。 
其后，在在前进位输出信号Cout(j-2)是高电平之前，节点J1的电压保持低电压，当时钟信号CLK1是高电平并且时钟信号CLK2是低电平时，节点J2的电压通过晶体管T3变为低电压。当时钟信号CLK1是低电平并且时 钟信号CLK2是高电平时，节点J2的电压通过晶体管T5变为低电压。 
同时，为晶体管T6提供从虚拟级(dummy stage)(未示出)产生的初始化信号INT，并发送栅极关断电压Voff到节点J1，来再次设置节点J1的电压到低电压。 
这样，与时钟信号LCLK1和LCLK2同步，基于在前的进位信号Cout(j-2)和下一栅极信号Gout(j+2)，级410a和410b产生进位信号Cout(j)和栅极信号Gout(j)。 
如图8中所示，施加到第一栅极线组Ga的第一栅极线Ga1的第一栅极信号ga1包括高电平，即，基于第一扫描开始信号LSTV与第一时钟信号LCLK1同步的栅极导通电压Von。施加到第二栅极线组Gb的第一栅极线Gb1的第二栅极信号gb1包括高电平，即，基于第二扫描开始信号RSTV与第三时钟信号RCLK1同步的栅极导通电压Von。第一和第二栅极信号ga1和gb1的栅极导通电压Von的脉冲宽度分别大约是2H。对于大约2H的第一半，相应像素可以被预先充电，对于大约2H的第二半，相应像素可以通过目标电压主充电(main-charge)。第一和第二栅极信号(ga1和gb1)的栅极导通电压Von交迭预定时间，该预定时间可以是大约1H。 
其后，第一和第二栅极线组Ga和Gb的后续栅极线Ga2-Gan和Gb2-Gbn顺序输出栅极导通电压Von，该电压与在前栅极导通电压Von交迭预定时间。 
根据本发明，基本防止了LCD孔径比的减少，并且数据驱动芯片的数量降低。 
虽然本发明是结合目前被认为是实际示例实施例的内容得到描述的，但是应当理解，本发明不限于所公开的实施例，而是相反，意在覆盖包括在所公开的精神和范围之内的各种修改和等同布置。 
相关文献交叉引用 
本申请要求2006年9月26日在韩国知识产权局提交的韩国专利申请第10-2006-0093412号的优先权和权益。 

Claims (13)

1.一种液晶显示器，包括：
基底；
第一和第二像素组，包括以矩阵形式布置在该基底上的多个像素；
第一栅极线组，包括连接到该第一像素组的像素并沿第一方向延伸的第一多个栅极线；
第二栅极线组，包括连接到该第二像素组的像素并沿该第一方向延伸的第二多个栅极线；
第一数据线组，连接到该第一像素组的像素并包括沿第二方向延伸的第一多个数据线；和
第二数据线组，连接到该第二像素组的像素并包括沿该第二方向延伸的第二多个数据线，
其中，该第一数据线组的每条数据线和该第二数据线组的每条数据线每两条数据线彼此连接并且连接到表示相同颜色的像素，
该第一和第二像素组沿该第一方向相邻，
连接所述第一数据线组的每条数据线和所述第二数据线组的每条数据线的延伸线相对于所述像素交替地布置在所述基底的上或下区域，以及
第一数据线组中的接近第一数据线组和第二数据线组的边界的数据线连接到第二数据线组中的接近第一数据线组和第二数据线组的边界的相同颜色的数据线。
2.根据权利要求1的液晶显示器，进一步包括：
第一栅极驱动器，连接到该第一栅极线组并发送栅极信号到该第一栅极线组；和第二栅极驱动器，连接到该第二栅极线组并发送栅极信号到该第二栅极线组。
3.根据权利要求1的液晶显示器，其中，所述第一数据线组的每条数据线和所述第二数据线组的每条数据线顺序连接。
4.根据权利要求1的液晶显示器，进一步包括数据驱动器，该数据驱动器连接到该第一数据线组和该第二数据线组，并发送数据电压到该第一数据线组和该第二数据线组。
5.根据权利要求4的液晶显示器，其中，所述数据驱动器相对于该第一和第二像素组布置在液晶设备的一侧上。
6.根据权利要求4的液晶显示器，其中，所述数据驱动器与该第一和第二栅极驱动器之一被布置在液晶设备的一侧上。
7.根据权利要求1的液晶显示器，其中，所述栅极信号交替地和顺序地施加到该第一栅极线组的第一多个栅极线和该第二栅极线组的第二多个栅极线。
8.根据权利要求2的液晶显示器，其中，所述第一和第二栅极驱动器被集成在基底中。
9.根据权利要求1的液晶显示器，其中，所述第一和第二栅极驱动器相对于该第一和第二像素组彼此相对地布置。
10.根据权利要求1的液晶显示器，其中
所述栅极信号包括栅极导通电压Von和栅极关断电压Voff，以及该栅极导通电压Von的持续时间是大约1H或更多。
11.根据权利要求10的液晶显示器，其中，所述栅极导通电压Von的持续时间是大约2H。
12.根据权利要求10的液晶显示器，其中，所施加到布置在该第一和第二栅极线组的第一和第二多个栅极线的相同行中的两条栅极线的栅极信号的栅极导通电压Von交迭预定时间。
13.根据权利要求12的液晶显示器，其中，所述预定时间是大约1H。
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