KR100764051B1 - 픽셀 당 2 개의 박막 트랜지스터를 구비하는 박막 액정 디스플레이 장치 - Google Patents

픽셀 당 2 개의 박막 트랜지스터를 구비하는 박막 액정 디스플레이 장치 Download PDF

Info

Publication number
KR100764051B1
KR100764051B1 KR1020010004811A KR20010004811A KR100764051B1 KR 100764051 B1 KR100764051 B1 KR 100764051B1 KR 1020010004811 A KR1020010004811 A KR 1020010004811A KR 20010004811 A KR20010004811 A KR 20010004811A KR 100764051 B1 KR100764051 B1 KR 100764051B1
Authority
KR
South Korea
Prior art keywords
liquid crystal
thin film
driving
gate
crystal display
Prior art date
Application number
KR1020010004811A
Other languages
English (en)
Other versions
KR20020064397A (ko
Inventor
문승환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020010004811A priority Critical patent/KR100764051B1/ko
Publication of KR20020064397A publication Critical patent/KR20020064397A/ko
Application granted granted Critical
Publication of KR100764051B1 publication Critical patent/KR100764051B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 하나의 픽셀 당 2 개의 박막 트랜지스터를 구비하는 액정 디스플레이 장치에 관한 것이다. 여기에 개시되는 액정 디스플레이 장치는 신규한 액정 패널과 타이밍 컨트롤러 및 구동 회로를 포함한다. 액정 패널은 픽셀 당 2 개의 박막 트랜지스터와 액정 캐패시터를 구비한다. 타이밍 컨트롤러는 구동 회로의 동작을 제어하기 위한 제어 신호를 출력한다. 그리고 구동 회로는 제어 신호를 받아서 게이트 드라이버 IC 또는 소스 드라이버 IC의 개수를 줄이기 위한 적어도 2 개의 구동 신호를 출력한다. 제 1의 박막 트랜지스터는 게이트 드라이브 회로에 의해서 구동되며, 제 2의 박막 트랜지스터는 제 1 또는 제 2의 구동 신호에 의해서 구동된다. 그러므로 액정 패널은 제 1 및 제 2 박막 트랜지스터가 동시에 턴 온 될 때, 액정 캐패시터는 충전된다. 따라서 액정 디스플레이 장치의 제조 원가 중 큰 비중을 차지하는 드라이브 집적 회로의 개수를 줄일 수 있음으로써, 액정 디스플레이 장치의 제조 원가를 줄일 수 있다.

Description

픽셀 당 2 개의 박막 트랜지스터를 구비하는 박막 액정 디스플레이 장치{THIN FLIM TRANSISTER LIQUID CRYSTAL DISPLAY DEVICE INCLUDING DUAL TFTs PER ONE PIXEL}
도 1은 일반적인 액정 디스플레이 모듈의 구성을 도시한 블럭도;
도 2는 도 1에 도시된 액정 디스플레이 모듈의 동작을 설명하기 위한 일부 구성을 도시한 블럭도;
도 3은 본 발명에 따른 액정 디스플레이 모듈의 구성을 도시한 블럭도;
도 4는 도 3에 도시된 액정 디스플레이 모듈의 신호 라인에 대한 연결 구성을 개략적으로 나타내는 도면;
도 5는 도 3에 도시된 구동 회로의 실시예에 따른 상세한 회로도;
도 6은 본 발명의 제 1 실시예에 따른 액정 디스플레이 모듈의 일부 구성을 도시한 회로도;
도 7은 도 6에 도시된 액정 디스플레이 모듈의 동작을 설명하기 위한 파형도;
도 8은 본 발명의 제 2 실시예에 따른 액정 디스플레이 모듈의 일부 구성을 도시한 회로도; 그리고
도 9는 도 8에 도시된 액정 디스플레이 모듈의 동작 설명을 위한 파형도이 다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 액정 디스플레이 모듈 102 : 계조 전압 발생 회로
104 : 타이밍 컨트롤러 106 : 패널 전압 발생 회로
108 : 듀얼 TFT 액정 패널 110 ~ 114 : 소스 드라이브 IC
120 ~ 124 : 게이트 드라이브 IC 130 : 구동 회로
본 발명은 박막 액정 디스플레이 장치에 관한 것으로, 좀 더 구체적으로 픽셀 당 2 개의 박막 트랜지스터를 구비하는 액정 디스플레이 장치에 관한 것이다.
도 1을 참조하면, 일반적인 박막 액정 디스플레이 모듈(10)은 타이밍 컨트롤러(14), 계조 전압 발생 회로(12), 패널 전압 발생 회로(16), 게이트 드라이버 회로들(30 ~ 34), 소스 드라이버 회로들(20 ~ 24) 및 액정 패널(18)로 구성된다.
타이밍 컨트롤러(14)는 개인용 컴퓨터, 캠코더 등과 같은 비디오 신호원(미도시됨)으로부터 화상의 표시에 필요한 기본적인 타이밍 신호들, 예컨대, 데이터 클럭 신호(MCLK), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), R, G, B 데이터(RGB data) 신호들, 데이터 인에이블 신호(DE) 등을 받아들인다. 그리고 타이밍 컨트롤러(14)는 게이트 드라이버 회로들(30 ~ 34) 및 소스 드라이버 회로들(20 ~ 24)의 구동에 필요한 각종 제어 신호들, 예컨대, 수평 클럭 신호(HCLK), 수평 시작 신호(STH), 로드 신호(TP), 게이트 클럭 신호(Gate Clock), 수직 시작 신호(STV), 스캔 인에이블 신호(OE) 등을 출력한다.
패널 전압 발생 회로(16)는 DC/DC 변환기(미도시됨)의 출력 전압(VDD)들을 받아들여서 20 V 내지 30 V의 게이트 온 전압(Von)과, 약 -10 V 내지 -2 V의 게이트 오프 전압(Voff) 및 5 V 내지 7 V의 공통 전극 전압(Vcom) 등을 발생한다. 계조 전압 발생 회로(12)에는 액정의 광투과도를 조절하기 위한 계조 전압들을 소스 드라이버 회로들(20 ~ 24)로 발생한다.
게이트 드라이버 회로들(30 ~ 34)은 액정 패널(18) 상의 게이트 라인들을 순차적으로 선택하는 게이트 구동 신호들을 발생하여 액정 패널(18)의 각 화소로 화상 신호 전압들이 전달될 수 있도록 한다. 소스(데이터) 드라이버 회로들(20 ~ 24)은 타이밍 컨트롤러(14)로부터 제공되는 디지털 R, G, B 데이터 신호(RGB data)들을 아날로그 신호들로 변환하여 액정 패널(18) 상의 선택된 화소들로 제공한다.
액정 패널(18)은 도 2에 도시된 바와 같이, 반도체 기판 상에 형성되는 복수 개의 픽셀 어레이(pixel array)를 구비한다. 픽셀 어레이 내에는 복수 개의 게이트 라인들(Gj ~ Gj+3)과 복수 개의 데이터 라인들(Di ~ Di+3) 그리고 복수 개의 화소 회로들이 행과 열로 배치된다. 그리고 각 화소 회로는 스위치 기능을 하는 박막 트랜지스터(T1)와, 유전체로서 액정을 사용하고, 인가되는 전압에 대응하여 국부적으로 액정의 광 투과 특성을 변화시켜 통과하는 빛의 양을 조절하는 역할을 하 는 액정 커패시터(Liquid Crystal Capacitor : CLC) 및 액정 양단에 축적되는 전하의 포집 능력을 증가시키기 위한 저장 커패시터(Storage Capacitor : CST)로 구성된다.
따라서 액정 패널은 픽셀 당 하나의 박막 트랜지스터를 통해 화상 신호 전압이 해당 액정 커패시터로 인가되면 액정이 구동된다. 이때, 박막 트랜지스터가 턴-오프(turn-off) 되면, 해당 액정 커패시터는 플로팅(floating) 상태로 되고 그 결과 인가된 신호 전압이 유지된다. 이와 같은 동작 원리에 따라서 모든 게이트 전극들에 순차적으로 펄스를 인가하고 해당 소스 전극들로 화상 신호 전압들을 각각 인가하면 패널의 모든 화소들을 구동한다.
그러므로 상기 액정 디스플레이 장치는 소스 드라이브 IC(20 ~ 24)는 게이트 드라이브 IC(30 ~ 34)에 의해 활성화된 게이트 라인에 대응하는 데이터를 데이터 라인들(Di ~ Di+3)로 동시에 제공함으로써 컬러 영상이 표현된다.
상술한 바와 같이, 일반적인 박막 트랜지스터를 구비하는 액정 디스플레이 모듈은 하나의 박막 트랜지스터를 이용하여 픽셀(pixel)을 구성한다. 이러한 구성의 액정 디스플레이 모듈은 생산 원가 중에 큰 비중을 차지하는 드라이버 IC의 개수를 증가시키는 단점이 있다.
예를 들어, 3 칼러 800 * 600 해상도의 SVGA 급 액정 디스플레이 모듈의 경우. 300 채널의 소스(데이터) 드라이버 IC는 8 개, 150 채널의 게이트 드라이버 IC는 4 개가 필요하다. 그러나 일반적으로 액정 디스플레이 모듈을 생산하는데 소요 되는 생산 원가 중에 드라이브 IC가 차지하는 비중은 매우 크므로, 액정 디스플레이 모듈에 구비되는 드라이브 IC의 개수를 줄인다면 액정 디스플레이 모듈의 생산 비용이 현저히 감소할 것이다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 픽셀 당 2 개의 박막 트랜지스터를 구비하는 액정 디스플레이 장치의 드라이버 IC를 줄이기 위한 장치를 구현하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 액정 디스플레이 장치에 있어서: 다수의 픽셀들을 구비하고, 상기 픽셀 당 하나의 액정 캐패시터와 제 1 및 제 2의 박막 트랜지스터들을 구비하는 액정 패널과; 상기 액정 패널에 필요한 다수의 패널 전원 전압들을 발생하는 전압 발생 회로와; 상기 제 2의 박막 트랜지스터들을 구동하기 위한 제어 신호를 출력하는 타이밍 컨트롤러와; 상기 타이밍 컨트롤러의 제어를 받아서 상기 제 1의 박막 트랜지스터들을 구동하기 위한 복수 개의 게이트 구동 신호들을 출력하는 게이트 드라이버 집적 회로들과; 상기 다수의 액정 캐패시터의 액정 전압을 인가하기 위한 복수 개의 데이터 라인들을 갖는 소스 드라이버 집적 회로들 및; 상기 제어 신호 및 상기 패널 전원 전압들을 받아서 상기 제 2의 박막 트랜지스터를 구동하기 위한 적어도 2 개의 구동 신호들을 출력하는 구동 회로를 포함하되; 상기 액정 패널은 상기 게이트 구동 신호들과 상기 적어도 2 개의 구동 신호들에 의해서 상기 제 1 및 제 2의 박막 트랜지스터가 동시 에 턴 온 될 때, 상기 액정 캐패시터들이 충전된다.
이 특징의 바람직한 실시예에 있어서, 상기 액정 패널은 세로 방향으로 상기 적어도 2 개의 구동 신호들이 입력되는 라인들이 상기 제 2의 박막 트랜지스터에 순차적으로 연결되도록 구성하되, 상기 게이트 구동 신호들이 입력되는 라인들은 홀수 번째와 짝수 번째가 상호 공유되도록 연결된다.
이 실시예에 있어서, 상기 액정 패널은 상기 적어도 2 개의 구동 신호들과 상기 데이터 신호들이 각각 1 게이트 라인 시간의 펄스 폭으로 출력되며, 동시에 상기 게이트 구동 신호들은 각각 N 배(N은 양의 정수)의 게이트 라인 시간의 펄스 폭으로 출력되는 것에 의해서 구동된다.
이 특징의 바람직한 실시예에 있어서, 상기 액정 패널은 가로 방향으로 상기 적어도 2 개의 구동 신호들 중에 제 1의 구동 신호가 입력되는 라인은 상기 픽셀들 중 특정 픽셀의 상기 제 2의 박막 트랜지스터에 연결되고, 제 2의 구동 신호가 입력되는 라인은 상기 특정 픽셀의 다음 픽셀의 상기 제 2의 박막 트랜지스터에 순차적으로 연결되도록 구성하되; 상기 복수 개의 데이터 신호 라인들은 가로 방향으로 홀수 번째와 짝수 번째가 상호 공유하도록 연결된다.
이 실시예에 있어서, 상기 액정 패널은 상기 적어도 2개의 구동 신호들과 상기 데이터 신호들이 각각 1/N 게이트 라인 시간의 펄스 폭으로 출력되며, 동시에 상기 게이트 구동 신호들은 각각 1 게이트 라인 시간의 펄스 폭으로 출력되는 것에 의해서 구동된다.
이 특징의 바람직한 실시예에 있어서, 상기 액정 패널은 상기 적어도 2개의 구동 신호들이 각각 상기 액정 패널의 양단에 구비되는 소스 드라이브 집적 회로들의 테이프 캐리어 패키지(Tape Carrier Package : TCP)의 더미 배선(dummy line)들을 이용하여 'ㄷ'자 형태의 배선으로 구비된다.
이 특징의 바람직한 실시예에 있어서, 상기 구동 회로는 상기 적어도 2 개의 구동 신호들 중에 홀 수 번째의 구동 신호와 짝수 번째의 구동 신호가 서로 180 도의 위상차를 갖도록 출력한다.
이 특징의 바람직한 실시예에 있어서, 상기 구동 회로는 복수 개의 캐패시터와 저항들로 구성되는 레벨 쉬프터와 P 채널 트랜지스터 및 N 채널 트랜지스터를 구비하되, 상기 적어도 2 개의 구동 신호들은 상기 제어 신호와 상기 패널 전원 전압들을 받아서 상기 패널 전원 전압 사이의 신호 레벨로 출력된다.
(작용)
따라서 본 발명에 의하면, 구동 회로는 타이밍 컨트롤러로부터 제어 신호를 받아서 제 2의 박막 트랜지스터를 구동하기 위한 제 1 및 제 2의 구동 신호들을 출력한다. 제 1의 박막 트랜지스터는 게이트 구동 회로에 의해서 구동된다. 그러므로 액정 패널은 제 1 및 제 2의 박막 트랜지스터가 동시에 구동될 때, 액정 캐패시터가 충전된다.
(실시예)
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 3은 본 발명에 따른 액정 디스플레이 모듈의 구성을 도시한 블럭도이다.
도면을 참조하면, 상기 액정 디스플레이 모듈(100)은 신규한 타이밍 컨트롤 러(104)와 구동 회로(130) 및 액정 패널(108)을 포함한다. 그리고 상기 액정 디스플레이 모듈(100)은 복수 개의 게이트 드라이브 회로들(120 ~ 124)과 복수 개의 소스 드라이버 회로들(110 ~ 114)과 패널 전압 발생 회로(106) 및 계조 전압 발생 회로(102)를 포함한다.
상기 액정 패널(108)은 도 6 내지 도 8에 도시된 바와 같이, 하나의 픽셀 당 2 개 즉, 제 1 및 제 2의 박막 트랜지스터들(T1, T2)과 액정 캐패시터(CLc)들을 구비한다.
상기 타이밍 컨트롤러(104)는 상기 제 2의 박막 트랜지스터들(T2)을 구동하기 위한 타이밍 신호(CTRL)를 상기 구동 회로(130)로 출력한다. 그리고 비디오 신호원(미도시됨)으로부터 화상의 표시에 필요한 기본적인 타이밍 신호들 즉, 데이터 클럭 신호(MCLK), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), R, G, B 데이터(RGB data) 신호들, 데이터 인에이블 신호(DE) 등을 받아서 게이트 드라이버 회로들(120 ~ 124) 및 소스 드라이버 회로들(110 ~ 114)의 구동에 필요한 각종 제어 신호들, 예컨대, 수평 클럭 신호(HCLK), 수평 시작 신호(STH), 로드 신호(TP), 게이트 클럭 신호(Gate Clock), 수직 시작 신호(STV), 스캔 인에이블 신호(OE) 등을 출력한다.
타이밍 컨트롤러(104)에 의해 출력되는 게이트 클럭 신호(Gate Clock)는 게이트 드라이버 회로들(120 ~ 124)로 공급되는 클럭 신호로서, 그 주기는 1 수평 라인에 대응하는 수평 클럭 신호(HCLK)의 시간 또는 펄스 개수와 같다. 그리고 수직 시작 신호(STV)는 패널 전압 발생 회로(106)로부터 공급되는 게이트 온 전압(Von) 이 게이트 드라이버 회로들(120 ~ 124)을 통해 액정 패널(108)로 전달되도록 하기 위한 신호이고, 스캔 인에이블 신호(OE)는 게이트 드라이버 회로들(120 ~124)을 출력 인에이블 상태로 만들기 위한 신호이다.
또한 수평 클럭 신호(HCLK)는 데이터 클럭 신호(MCLK)에 동기된 신호로서 R, G, B 데이터 신호(RGB data)들이 소스 드라이브 회로들(50)의 사양에 적합하게 동기되도록 하기 위한 것이다. 수평 시작 신호(STH)는 비디오 신호원(미도시됨)으로부터 입력된 R, G, B 데이터 신호(RGB data)들을 소스 드라이버 회로들(110 ~ 114)이 정확하게 래치(latch)하도록 하기 위한 기준 신호이다. 그리고 로드 신호(TP : Load)는 소스 드라이버 회로들(110 ~ 114)에 래치된 R, G, B 데이터 신호(RGB data)들이 액정 패널(108)로 제공되도록 하는 신호이다.
상기 패널 전압 발생 회로(106)는 DC/DC 변환기(미도시됨)의 출력 전압(VDD)들을 받아들여서 20V 내지 30V의 게이트 온 전압(Von)과, 약 -10V 내지 -2V의 게이트 오프 전압(Voff) 및 5V 내지 7V의 공통 전극 전압(Vcom) 등을 발생한다. 계조 전압 발생 회로(102)에는 액정의 광투과도를 조절하기 위한 계조 전압들을 소스 드라이버 회로들(110 ~ 114)로 발생한다. 그리고 상기 게이트 온 전압(Von)과 상기 게이트 오프 전압(Voff)을 상기 구동 회로(130)로 출력한다.
상기 게이트 드라이버 회로들(120 ~ 124)은 상기 액정 패널(108) 상의 게이트 라인들을 순차적으로 선택하는 게이트 구동 신호들을 발생하여 상기 액정 패널(108)의 각 화소로 화상 신호 전압들이 전달될 수 있도록 한다. 여기서 게이트 라인에 대해서는 도 6 내지 도 8을 이용하여 구체적으로 설명한다.
상기 소스 드라이버 회로들(110 ~ 114)은 상기 타이밍 컨트롤러(104)로부터 제공되는 디지털 R, G, B 데이터 신호(RGB data)들을 아날로그 신호들로 변환하여 상기 액정 패널(108) 상의 선택된 화소들로 제공한다.
그리고 상기 구동 회로(130)는 상기 타이밍 신호(CTRL)를 받아서 제 1 및 제 2의 구동 신호(CTRL1, CTRL2)를 출력한다. 구체적으로 도 5를 참조하면, 상기 구동 회로(130)는 상기 타이밍 신호(CTRL)을 받아서 상기 제 1의 구동 신호(CTRL1)를 출력하는 제 1 블럭과, 상기 타이밍 신호(CTRL)가 인버터(INV)를 거쳐 180 도 위상 변이된 상기 제 2의 구동 신호(CTRL2)를 출력하기 위한 제 2 블럭으로 구성된다. 상기 제 1 블럭은 1 개의 PNP 트랜지스터(TP1)와 1 개의 NPN 트랜지스터(TN1)와 2 개의 캐패시터(C1, C2) 및 3 개의 저항(R1 ~ R3)으로 구성된다. 상기 제 2 블럭은 인버터와 1 개의 PNP 트랜지스터(TP2)와 1 개의 NPN 트랜지스터(TN2)와 2 개의 캐패시터(C3, C4) 및 3 개의 저항(R4 ~ R6)으로 구성된다. 여기서 상기 캐패시터와 저항들은 각각의 블럭에서 레벨 쉬프트 회로로 동작한다. 또한 상기 구동 회로(130)는 상기 패널 전압 발생 회로(106)로부터 게이터 온 전압(Von)과 게이트 오프 전압(Voff)을 인가받아 두 전압 사이를 스위칭하는 상기 제 1 및 제 2의 구동 신호들(CTRL1, CTRL2)을 출력한다.
따라서 상기 액정 패널(108)은 픽셀 당 2 개의 박막 트랜지스터를 구비하고 있으며, 상기 제 1의 박막 트랜지스터(T1)는 게이트 구동 신호에 의해서 구동되고, 상기 제 2의 박막 트랜지스터(T2)는 상기 제 1 및 제 2의 구동 신호(CTRL1, CTRL2)에 의해서 구동된다. 즉, 상기 제 1 및 제 2의 박막 트랜지스터(T1, T2)가 동시에 턴 온(turn on)될 때, 데이터 라인을 통해 화상 신호 전압이 해당 액정 커패시터로 인가되면 액정이 충전된다.
이 때, 박막 트랜지스터가 턴 오프(turn off) 되면, 해당 액정 커패시터는 플로팅(floating) 상태로 되고 그 결과 인가된 신호 전압이 유지된다. 이와 같은 동작 원리에 따라서 모든 게이트 전극들에 순차적으로 펄스를 인가하고 해당 소스 전극들로 화상 신호 전압들을 각각 인가하면 패널의 모든 화소들을 구동한다. 그 결과, 게이트 드라이브 회로 또는 소스 드라이브 회로들의 개수를 1/2로 줄일 수 있다.
다시 도 4를 참조하면, 상기 액정 디스플레이 모듈(100)은 상기 제 2의 박막 트랜지스터(T2)와 연결되는 제 1 및 제 2의 구동 신호(CTRL1, CTRL2)를 양측에 있는 소스 드라이브 회로들(S1, S4)의 테이프 캐리어 패키지(Tape Carrier Package : TCP)의 더비 배선(Dummy Line)을 이용하여 상기 액정 패널(108)과 연결되도록 구비한다. 그리고 전체적인 배선 구조는 액정 패널의 양단이 연결되는 'ㄷ'자 형태로 구비하여 상기 제 1 및 제 2의 구동 신호(CTRL1, CTRL2)가 어느 한 곳에서 끊어지더라도 다른 경로를 이용하여 구동 신호가 상기 액정 패널(108)에 연결되도록 함으로써, 공정상의 라인 오픈으로 인한 수율 저하를 방지할 수 있다.
이어서 도 6은 본 발명의 제 1 실시예에 따른 액정 디스플레이 패널의 인접하는 2 개의 픽셀에 해당되는 화소 회로를 도시한 것이고, 도 7은 도 6에 도시된 액정 패널의 구동 동작을 설명하기 위한 파형도이다. 이 경우는 게이트 드라이브 회로의 개수를 줄이기 위한 실시예를 나타낸 것이다.
도 6을 참조하면, 상기 액정 패널(108)은 하나의 픽셀 당 2 개의 박막 트랜지스터들(T1, T2)과 액정 캐패시터(CLc2n-1 , CLc2n)를 구비한다. 그리고 게이트 라인은 홀수 번째 라인(GL2n-1)과 짝수 번째 라인(GL2n)이 게이트 드라이브 회로의 출력단(GLi)에 공유하여 연결된다. 따라서 게이트 드라이브 회로의 출력단의 개수는 1/2 로 줄어든다.
상기 제 1 박막 트랜지스터(T1)는 상기 게이트 라인(GL2n-1 , GL2n)들에 연결되고, 상기 제 2 박막 트랜지스터(T2)는 상기 제 1(CTRL1) 또는 제 2의 구동 신호(CTRL2) 라인에 연결된다.
우선 게이트 드라이브 회로의 출력(GLi)은 2 게이트 라인 시간(2H)의 펄스 폭으로 출력되고, 상기 제 1 박막 트랜지스터(T1)의 게이트 라인(GL2n-1 , GL2n )에 연결되어 이를 통해서 상기 제 1 박막 트랜지스터(T1)를 턴 온시킨다. 이 때, 상기 제 2 박막 트랜지스터(T2)의 게이트 라인에 연결되는 제 1(CTRL1) 또는 제 2의 구동 신호(CTRL2) 라인은 도 7에 도시된 바와 같이, 1 게이트 라인 시간(1H)의 펄스 폭을 가지면서 1 게이트 라인 시간의 위상차를 갖도록 인가된다.
따라서 상기 제 1 및 제 2 박막 트랜지스터(T1, T2)가 동시에 턴 온 전압이 입력되는 경우에만 데이터 라인(DLj)에 걸려있는 전압이 액정 캐패시터(CLc2n-1 , CLc2n)로 전달된다. 그 결과, 기존의 1 게이트 라인 시간 동안에 액정 캐패시터를 충전하는 방법과 동일한 결과를 얻을 수 있다.
그러므로 게이트 드라이브 회로의 개수를 1/2 로 줄이면서 박막 액정 디스플레이 모듈의 구동 특성을 유지할 수 있다. 이러한 결과는 구동 신호가 2 개의 경우에만 한정되는 것이 아니라, 복수 개 즉, N 개의 구동 신호 라인을 구비하면, 게이트 드라이브 회로의 개수는 이에 대응해서 1/N 개로 줄어들 수 있다. 이 때에는 제 1 막박 트랜지스터(T1)의 게이트 라인과 연결되는 턴 온 펄스 폭은 N * 1H가 되고, N 개의 구동 신호들은 각각 1 게이트 라인 시간의 펄스 폭으로 출력되며, 이들은 서로 1 게이트 라인 시간의 위상차를 갖는 N * 1H의 주기를 갖는 신호가 된다. 예를 들어, 4 개의 구동 신호 라인을 구비하는 박막 액정 디스플레이 모듈의 경우, 기존의 150 채널의 게이트 드라이브 회로를 4 개 사용하는 액정 디스플레이 모듈은 상기 제 1 실시예의 경우를 적용하면, 150 채널 게이트 드라이브 회로 1 개를 구비하여 박막 액정 디스프레이 모듈을 구동할 수 있다.
계속해서 도 8 및 도 9를 이용하여 본 발명에 따른 제 2 실시예를 설명한다. 도 8은 상기 제 2 실시예에 따른 액정 패널의 일부 구성을 도시한 것이고, 도 9는 도 8에 도시된 액정 패널의 구동 동작을 설명하기 위한 파형도이다. 이 경우의 실시예는 소스 드라이브 회로의 개수를 1/2 로 줄이는데 목적이 있다.
도 8을 참조하면, 상기 액정 패널(108)은 하나의 픽셀 당 2 개의 박막 트랜지스터들(T1, T2)과 액정 캐패시터(CLc2m-1 , CLc2m)를 구비한다. 그리고 게이트 라인(GLi, GLi+1)들은 각각 세로 방향으로 상기 제 1 박막 트랜지스터(T1)들에 연결된다. 상기 제 1의 구동 신호(CTRL1)는 가로 방향으로 홀수 번째의 상기 제 2 박막 트랜지스터(T2)에 연결되고, 제 2의 구동 신호(CTRL2)는 가로 방향으로 짝수 번째의 상기 제 2 박막 트랜지스터(T2)에 연결된다.
따라서 상기 액정 패널(108)은 동일한 데이터 라인(DLj)을 공유하는 홀수 번째와 짝수 번째의 픽셀에 대한 각각의 상기 제 1의 박막 트랜지스터(T1)는 같은 게이트 라인에 연결되고, 상기 제 2의 박막 트랜지스터(T2)는 서로 다른 구동 신호와 연결된다. 즉, 홀수 번 째 픽셀의 제 2의 박막 트랜지스터(T2)는 제 1의 구동 신호(CTRL1) 라인에 연결되고, 짝수 번 째 픽셀의 제 2의 박막 트랜지스터(T2)는 제 2의 구동 신호(CTRL2) 라인에 연결된다.
도 9를 참조하여 상기 액정 패널(108)의 동작을 살펴 보면, 데이터 라인(DLj)에는 홀수 번 째 픽셀의 액정 전압과, 짝수 번 째 픽셀의 액정 전압이 소스 드라이브 회로로부터 각각 1/2 게이트 라인 시간(1/2H) 동안 인가된다. 이와 함께 게이트 드라이브 회로에 의해서 제 i 번째 게이트 라인에 1 H 시간 펄스 폭의 턴 온 전압이 제 1의 박막 트랜지스터(T1)에 인가되고, 제 1 및 제 2의 구동 신호(CTRL1, CTRL2)는 1/2 H 펄스 폭을 갖는 1 H 주기의 신호가 제 2의 박막 트랜지스터(T2)의 게이트 단자에 인가된다. 따라서 제 1 및 제 2의 박막 트랜지스터(T1, T2)가 동시에 턴 온 되어 액정 캐패시터(CLc2m-1 , CLc2m)에 액정 전압이 충전된다.
상술한 바와 같이, 하나의 데이터 라인을 홀수 번 째와 짝수 번 째의 픽셀이 공유하게 되므로 데이터 라인의 개수가 1/2 로 줄어든다. 그러므로 액정 패널 전 체적으로는 소요되는 소스 드라이브 회로의 개수도 1/2 로 줄어들게 된다. 예를 들어, SVGA 해상도를 구동하는 소스 드라이브 회로가 기존의 300 채널 8 개를 사용하는 경우, 본 실시예에 의하면 4 개로 줄일 수 있다.
상술한 바와 같이, 본 발명은 픽셀 당 2 개의 박막 트랜지스터를 구비하는 액정 디스플레이 장치에서, 2 개의 박막 트랜지스터를 구동하기 위한 구동 회로를 구비함으로써 드라이브 집적 회로들의 개수를 줄일 수 있다.
따라서 액정 디스플레이 장치의 액정 디스플레이 장치의 제조 원가 중 큰 비중을 차지하는 드라이브 집적 회로의 개수를 줄일 수 있음으로써, 액정 디스플레이 장치의 제조 원가를 줄일 수 있다.

Claims (8)

  1. 다수의 픽셀들을 구비하고, 상기 픽셀 당 하나의 액정 캐패시터, 제 1 및 제 2의 박막 트랜지스터들을 구비하는 액정 패널;
    상기 제1 박막 트랜지스터를 구동하기 위한 복수 개의 게이트 구동 신호를 출력하는 게이트 드라이버 집적 회로들;
    상기 다수의 픽셀에 데이터 신호를 인가하기 위한 복수 개의 데이터 라인들을 갖는 소스 드라이버 집적 회로들; 및
    상기 제2 박막 트랜지스터를 구동하기 위한 적어도 2 개의 서로 위상이 다른구동신호들을 출력하는 구동회로를 포함하고,
    동일한 게이트 구동신호에 의해 적어도 2개의 픽셀들 각각의 상기 제1 박막 트랜지스터는 동시에 턴온되고, 상기 제2 박막 트랜지스터는 상호 위상이 다른 상기 적어도 2개의 구동신호에 의해 서로 다른 시점에서 구동되는 것을 특징으로 하는 액정 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 액정 패널은 세로 방향으로 상기 적어도 2 개의 구동 신호들이 입력되는 라인들이 상기 제 2의 박막 트랜지스터에 순차적으로 연결되도록 구성하되,
    상기 게이트 구동 신호들이 입력되는 라인들은 홀수 번째와 짝수 번째가 상호 공유되도록 연결되는 것을 특징으로 하는 액정 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 액정 패널은 상기 적어도 2 개의 구동 신호들과 상기 데이터 신호들이 각각 1 게이트 라인 시간의 펄스 폭으로 출력되고, 동시에 상기 게이트 구동 신호들은 각각 N 배(N은 양의 정수)의 게이트 라인 시간의 펄스 폭으로 출력되는 것에 의해서 구동되는 것을 특징으로 하는 액정 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 액정 패널은 가로 방향으로 상기 적어도 2 개의 구동 신호들 중에 제 1의 구동 신호가 입력되는 라인은 상기 픽셀들 중 특정 픽셀의 상기 제 2의 박막 트랜지스터에 연결되고,
    제 2의 구동 신호가 입력되는 라인은 상기 특정 픽셀의 다음 픽셀의 상기 제 2의 박막 트랜지스터에 순차적으로 연결되도록 구성하되;
    상기 복수 개의 데이터 신호 라인들은 가로 방향으로 상기 특정 픽셀을 포함 하는 홀수 번째와, 상기 특정 픽셀의 다음 픽셀을 포함하는 짝수 번째가 상호 공유하도록 연결되는 것을 특징으로 하는 액정 디스플레이 장치.
  5. 제 4 항에 있어서,
    상기 액정 패널은 상기 적어도 2개의 구동 신호들과 상기 데이터 신호들이 각각 1/N 게이트 라인 시간의 펄스 폭으로 출력되며, 동시에 상기 게이트 구동 신호들은 각각 1 게이트 라인 시간의 펄스 폭으로 출력되는 것에 의해서 구동되는 것을 특징으로 하는 액정 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 액정 패널은 상기 적어도 2개의 구동 신호들이 각각 상기 액정 패널의 양단에 구비되는 소스 드라이브 집적 회로들의 테이프 캐리어 패키지(Tape Carrier Package : TCP)의 더미 배선(dummy line)들을 이용하여 'ㄷ'자 형태의 배선을 구비하는 것을 특징으로 하는 액정 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 구동 회로는 상기 적어도 2 개의 구동 신호들 중에 홀 수 번째의 구동 신호와 짝수 번째의 구동 신호가 서로 180 도의 위상차를 갖도록 출력하는 것을 특징으로 하는 액정 디스플레이 장치.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 구동 회로는 복수 개의 캐패시터와 저항들로 구성되는 레벨 쉬프터와 P 채널 트랜지스터 및 N 채널 트랜지스터를 구비하는 것을 특징으로 하는 액정 디스플레이 장치.
KR1020010004811A 2001-02-01 2001-02-01 픽셀 당 2 개의 박막 트랜지스터를 구비하는 박막 액정 디스플레이 장치 KR100764051B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010004811A KR100764051B1 (ko) 2001-02-01 2001-02-01 픽셀 당 2 개의 박막 트랜지스터를 구비하는 박막 액정 디스플레이 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010004811A KR100764051B1 (ko) 2001-02-01 2001-02-01 픽셀 당 2 개의 박막 트랜지스터를 구비하는 박막 액정 디스플레이 장치

Publications (2)

Publication Number Publication Date
KR20020064397A KR20020064397A (ko) 2002-08-09
KR100764051B1 true KR100764051B1 (ko) 2007-10-08

Family

ID=27693002

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010004811A KR100764051B1 (ko) 2001-02-01 2001-02-01 픽셀 당 2 개의 박막 트랜지스터를 구비하는 박막 액정 디스플레이 장치

Country Status (1)

Country Link
KR (1) KR100764051B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100898787B1 (ko) * 2002-11-11 2009-05-20 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100092738A (ko) 2009-02-13 2010-08-23 삼성전자주식회사 액정 표시 장치 및 그 제조 방법
CN103236247B (zh) * 2013-05-07 2015-03-25 深圳市华星光电技术有限公司 一种液晶显示器的驱动装置、驱动方法及液晶显示器
CN107728352B (zh) * 2017-11-22 2020-05-05 深圳市华星光电半导体显示技术有限公司 一种像素驱动电路及液晶显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0764051A (ja) * 1993-08-27 1995-03-10 Sharp Corp 液晶表示装置およびその駆動方法
JPH08179358A (ja) * 1994-12-20 1996-07-12 Casio Comput Co Ltd アクティブマトリックスパネル
JPH10148848A (ja) * 1991-10-16 1998-06-02 Semiconductor Energy Lab Co Ltd 電気光学表示装置及びその駆動方法
JPH1130789A (ja) * 1997-07-09 1999-02-02 Toshiba Corp 液晶表示素子
JP2000352942A (ja) * 1991-10-29 2000-12-19 Semiconductor Energy Lab Co Ltd 表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10148848A (ja) * 1991-10-16 1998-06-02 Semiconductor Energy Lab Co Ltd 電気光学表示装置及びその駆動方法
JP2000352942A (ja) * 1991-10-29 2000-12-19 Semiconductor Energy Lab Co Ltd 表示装置
JPH0764051A (ja) * 1993-08-27 1995-03-10 Sharp Corp 液晶表示装置およびその駆動方法
JPH08179358A (ja) * 1994-12-20 1996-07-12 Casio Comput Co Ltd アクティブマトリックスパネル
JPH1130789A (ja) * 1997-07-09 1999-02-02 Toshiba Corp 液晶表示素子

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100898787B1 (ko) * 2002-11-11 2009-05-20 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법

Also Published As

Publication number Publication date
KR20020064397A (ko) 2002-08-09

Similar Documents

Publication Publication Date Title
US9437166B2 (en) Bi-directional driving scan driver
KR101337256B1 (ko) 표시 장치의 구동 장치 및 이를 포함하는 표시 장치
US7508479B2 (en) Liquid crystal display
US8044908B2 (en) Liquid crystal display device and method of driving the same
US8169395B2 (en) Apparatus and method of driving liquid crystal display device
JP4154611B2 (ja) シフトレジスタ及び液晶表示装置
WO2009104322A1 (ja) 表示装置および表示装置の駆動方法ならびに走査信号線駆動回路
EP2472503A2 (en) Liquid crystal display, liquid crystal display driving method, and television receiver
US6566643B2 (en) Electro-optical device, method of driving the same, and electronic apparatus using the same
US20050078076A1 (en) Scan driver, display device having the same, and method of driving display device
KR100365500B1 (ko) 도트 인버젼 방식의 액정 패널 구동 방법 및 그 장치
US20050140633A1 (en) Common inversion driving type liquid crystal display device and its driving method capable of suppressing color errors
JP2004212932A (ja) 小型モジュール用平板表示装置
JPH1073843A (ja) アクティブマトリクス型液晶表示装置
KR102080133B1 (ko) 주사 구동부 및 그 구동 방법
CN113870762B (zh) 一种显示面板及其驱动方法、显示装置
KR20230110687A (ko) 게이트 구동 회로와 이를 이용한 표시장치
KR20080002570A (ko) 액정 표시장치의 구동장치와 그의 구동방법
TWI776554B (zh) 移位暫存器及顯示裝置
KR20140036729A (ko) 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치
KR20160086436A (ko) 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치
US7414605B2 (en) Image display panel and image display device
KR102104976B1 (ko) 로우 리프레쉬 레이트 구동이 가능한 표시장치와 그 구동방법
KR20120131463A (ko) 평판 표시장치
KR100764051B1 (ko) 픽셀 당 2 개의 박막 트랜지스터를 구비하는 박막 액정 디스플레이 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120914

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130830

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee