KR20140036729A

KR20140036729A - 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치

Info

Publication number: KR20140036729A
Application number: KR20120103190A
Authority: KR
Inventors: 남상진; 박찬수
Original assignee: 엘지디스플레이 주식회사
Priority date: 2012-09-18
Filing date: 2012-09-18
Publication date: 2014-03-26
Also published as: CN103680377A; US9117512B2; US20140078128A1; CN103680377B

Abstract

본 발명은 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치에 관한 것으로, 영상을 표시하는 표시 패널과; 상기 표시 패널의 다수의 게이트 라인을 구동하는 게이트 드라이버와; 게이트 스타트 펄스와 제1 내지 제3 전압을 갖는 다수의 클럭 펄스를 출력하여 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 구비하고; 상기 게이트 드라이버는 상기 다수의 클럭 펄스를 이용해 상기 제1 내지 제3 전압을 갖는 스캔 펄스를 생성하여 상기 다수의 게이트 라인에 공급하는 게이트 쉬프트 레지스터를 구비하는 것을 특징으로 한다.

Description

게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치{GATE SHIFT REGISTER AND FLAT PANEL DISPLAY USING THE SAME}

본 발명은 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치에 관한 것이다.

평판 표시 장치(Flat Panel Display)는 액정 표시 장치(Liquid Crystal Display), 유기 발광 다이오드 표시 장치(Organic Light Emitting Diode Display) 등이 있다.

일반적으로, 평판 표시 장치는 영상을 표시하는 표시 패널과, 표시 패널의 게이트 라인들에 스캔 펄스를 공급하기 위한 게이트 드라이버와, 표시 패널의 데이터 라인들에 영상 신호(데이터 전압)를 공급하기 위한 데이터 드라이버와, 게이트 드라이버 및 데이터 드라이버를 제어하는 타이밍 컨트롤러를 구비한다. 게이트 드라이버는 타이밍 컨트롤러로부터 제공된 게이트 제어 신호에 응답하여 스캔 펄스를 순차적으로 출력하는 게이트 쉬프트 레지스터를 구비한다.

한편, 평판 표시 장치는 점점 대면적화되고 고해상도로 개발되고 있는데, 평판 표시 장치가 대면적 및 고해상도로 제조될수록 게이트 라인들의 저항 및 커패시턴스 성분이 증가하여 스캔 펄스의 차징 및 디스차징 효율이 떨어진다. 특히, 스캔 펄스의 디스차징 효율이 떨어지면 화소에 대한 영상 신호의 충전불량이 발생되어 화질이 저하되는 문제점이 있다.

이러한 문제점을 해결하기 위한 방안으로서, 게이트 쉬프트 레지스터에서 출력 버퍼 회로를 구성하는 스위칭 소자의 크기를 증가시키는 방법이 있다. 그러나, 이 방법은 게이트 드라이버의 크기가 증가하여 비용이 상승하며, GIP(gate in panel)형 게이트 드라이버의 면적을 증가시키므로 네로우 베젤(narrow bezel) 설계가 어려운 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 스캔 펄스의 디스차징 효율을 향상시키면서도, 네로우 베젤 설계가 용이한 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위해, 본 발명의 실시 예에 따른 평판 표시 장치는 영상을 표시하는 표시 패널과; 상기 표시 패널의 다수의 게이트 라인을 구동하는 게이트 드라이버와; 게이트 스타트 펄스와 제1 내지 제3 전압을 갖는 다수의 클럭 펄스를 출력하여 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 구비하고; 상기 게이트 드라이버는 상기 다수의 클럭 펄스를 이용해 상기 제1 내지 제3 전압을 갖는 스캔 펄스를 생성하여 상기 다수의 게이트 라인에 공급하는 게이트 쉬프트 레지스터를 구비하는 것을 특징으로 한다.

상기 게이트 쉬프트 레지스터는 상기 다수의 클럭 펄스 중 하나를 입력받아 상기 스캔 펄스를 출력하는 다수의 스테이지를 구비하고; 상기 각 스테이지는 전단 스테이지의 캐리 신호 및 후단 스테이지의 캐리 신호에 응답하여 제1 및 제2 노드의 전압을 제어하는 노드 제어부와; 상기 제1 및 제2 노드의 전압 상태에 따라 상기 스캔 펄스를 출력하는 출력 버퍼부를 구비하는 것을 특징으로 한다.

상기 출력 버퍼부는 상기 제1 노드의 전압 상태에 따라 입력된 클럭 펄스를 출력 노드에 인가하는 풀업 스위칭 소자와; 상기 제2 노드의 전압 상태에 따라 게이트 로우 전압을 상기 출력 노드에 인가하는 풀다운 스위칭 소자를 구비하고; 상기 출력 노드에 인가되는 전압은 상기 캐리 신호로서 상기 전단 스테이지 및 상기 후단 스테이지 각각의 노드 제어부에 공급되는 것을 특징으로 한다.

상기 각 클럭 펄스는 상기 제1 전압을 갖는 제1 기간과, 상기 제2 전압을 갖는 제2 기간과, 상기 제3 전압을 갖는 제3 기간을 순환 반복하는 신호인 것을 특징으로 한다.

상기 제1 전압은 게이트 로우 전압이고, 상기 제2 전압은 게이트 하이 전압이고, 상기 제3 전압은 상기 게이트 로우 전압보다 낮은 전압인 것을 특징으로 한다.

본 발명의 게이트 쉬프트 레지스터는 스캔 펄스를 게이트 하이 전압으로부터 게이트 로우 전압으로 디스차징시킬 때, 게이트 로우 전압보다 낮은 전압을 인가하여 스캔 펄스를 빠르게 디스차징시킨다. 따라서, 본 발명의 게이트 쉬프트 레지스터는 풀업 TFT의 크기와 면적을 줄이면서도, 종래와 동등 수준으로 스캔 펄스의 디스차징 효율을 가질 수 있어 네로우 베젤 설계가 용이하다.

또한, 본 발명의 게이트 쉬프트 레지스터는 대형 표시 패널을 구동시 로드가 증가하여도 디스차징 효율이 향상되므로 화질 저하를 방지할 수 있다.

또한, 본 발명의 게이트 쉬프트 레지스터는 제1 내지 제3 전압을 갖는 스캔 펄스를 출력하기 위해, 외부(타이밍 컨트롤러)로부터 입력되는 클럭 펄스만 제1 내지 제3 전압을 갖도록 변조하면 되며, 별도의 회로 구성이 필요없어 구조가 간단하며, 결과적으로 게이트 드라이버의 크기와 면적을 줄여 네로우 베젤 설계에 더 유리하다.

도 1은 본 발명의 실시 예에 따른 평판 표시 장치의 구성도이다.
도 2는 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 구성도이다.
도 3은 k 번째 스테이지의 구성도이다.
도 4는 도 3에 도시된 출력 버퍼부(12)의 회로도이다.
도 5는 k 번째 스테이지의 구동 파형도이다.

이하, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치를 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 평판 표시 장치의 구성도이다.

도 1에 도시된 평판 표시 장치는 표시 패널(2)과, 게이트 드라이버(4)와, 데이터 드라이버(6)와, 타이밍 컨트롤러(8)를 구비한다.

표시 패널(2)은 서로 교차하는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)을 구비하고, 이들(GL, DL)의 교차 영역에는 다수의 화소(P)들이 구비된다. 각 화소(P)들은 게이트 라인(GL)으로부터 공급되는 스캔 펄스(Vout)에 응답하여 데이터 라인(DL)으로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시한다.

게이트 드라이버(4)는 GIP(gate in panel)형 게이트 드라이버로서, 표시 패널(2)의 비표시 영역에 형성된다. 게이트 드라이버(4)는 타이밍 컨트롤러(8)로부터 제공된 다수의 게이트 제어 신호(GCS)에 따라 다수의 게이트 라인(GL)에 스캔 펄스(Vout)를 공급하는 게이트 쉬프트 레지스터를 구비한다. 특히, 본 발명의 게이트 쉬프트 레지스터는 제1 내지 제3 전압(V1~V3)을 갖는 다수의 클럭 펄스(CLK)를 입력받아 제1 내지 제3 전압(V1~V3)을 갖는 스캔 펄스(Vout 1~Vout n)를 출력함으로써, 스캔 펄스(Vout)의 디스차징 효율을 향상시키면서도, 네로우 베젤 설계가 용이한 효과가 있다. 이러한 게이트 쉬프트 레지스터에 대해서는 도 2 내지 도 5와 결부하여 구체적으로 후술한다.

데이터 드라이버(6)는 타이밍 컨트롤러(8)로부터 제공된 다수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(8)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압으로 변환하고, 변환된 데이터 전압을 다수의 데이터 라인(DL)에 공급한다.

타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(2)의 크기 및 해상도에 알맞게 정렬하여 데이터 드라이버(6)에 공급한다. 타이밍 컨트롤러(8)는 외부로부터 입력되는 동기 신호들, 예를 들어 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용해 다수의 게이트 및 데이터 제어신호(GCS, DCS)를 생성하여 게이트 드라이버(4) 및 데이터 드라이버(6)에 각각 공급한다.

다수의 게이트 제어신호(GCS)는 서로 다른 위상을 갖는 다수의 클럭 펄스(CLK)와, 게이트 드라이버(4)의 구동 시작을 지시하는 게이트 스타트 펄스(Vst)를 포함한다. 다수의 클럭 펄스(CLK)는 서로 다른 위상을 갖는 2개 이상의 클럭 펄스(CLK)를 포함한다. 즉, 본 발명의 클럭 펄스(CLK)는 2상, 4상, 6상, 8상 등의 클럭 펄스(CLK)일 수 있다. 이하에서는 본 발명의 클럭 펄스(CLK)가 4상의 클럭 펄스(CLK1~CLK4)를 포함하는 것으로 설명한다. 게이트 스타트 펄스(Vst)는 매 프레임 시작시 단 한번의 게이트 하이 전압(VGH) 상태를 갖는다. 게이트 스타트 펄스(Vst)는 다수의 클럭 펄스(CLK)가 몇상의 클럭 펄스(CLK)인지에 따라 적어도 1개 출력된다. 이하에서는 본 발명의 게이트 스타트 펄스(Vst)가 제1 및 제2 게이트 스타트 펄스(Vst1, Vst2)를 포함하는 것으로 설명한다.

도 2는 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 구성도이다. 도 3은 k 번째 스테이지의 구성도이다. 도 4는 도 3에 도시된 출력 버퍼부(12)의 회로도이다. 도 5는 k 번째 스테이지의 구동 파형도이다.

도 2를 참조하면, 게이트 쉬프트 레지스터는 제1 내지 제n 스테이지(ST1~STn)를 구비하여 다수의 스캔 펄스(Vout 1~Vout n)를 순차적으로 출력한다. 게이트 쉬프트 레지스터는 제1 및 제2 게이트 스타트 펄스(Vst1, Vst2)에 응답하여 제1 스테이지(ST1)부터 제n 스테이지(STn)까지 차례로 스캔 펄스(Vout 1~Vout n)를 출력한다.

각 스테이지(ST1~STn)는 제1 내지 제4 클럭 펄스(CLK1~CLK4) 중 어느 하나를 입력받되, 서로 다른 클럭 펄스(CLK)를 입력받는다. 제1 내지 제4 클럭 펄스(CLK1~CLK4)는 도 5에 도시한 바와 같이, 제1 전압(V1)을 갖는 제1 기간과, 제2 전압(V2)을 갖는 제2 기간과, 제3 전압(V3)을 갖는 제3 기간을 순환 반복한다. 여기서, 제1 전압(V1)은 박막 트랜지스터(이하, TFT)를 턴-오프시키기 위한 게이트 로우 전압(VGL)이고, 제2 전압(V2)은 TFT를 턴-온시키기 위한 게이트 하이 전압(VGH)이고, 제3 전압(V3)은 게이트 로우 전압(VGL)보다 낮은 전압이다. 따라서, 제1 내지 제4 클럭 펄스(CLK1~CLK4)는 제1 기간에 게이트 로우 전압(VGL)을 갖고, 제2 기간에 게이트 로우 전압(VGL)으로부터 게이트 하이 전압(VGH)으로 상승되며, 제3 기간에 게이트 하이 전압(VGH)으로부터 게이트 로우 전압(VGL)보다 낮은 전압으로 하강된다.

각 스테이지(ST1~STn)는 고전위 전압(VDD) 및 저전위 전압(VSS)을 입력받는다. 고전위 전압(VDD)은 저전위 전압(VSS)보다 높은 전압으로 설정되는데, 고전위 전압(VDD)은 게이트 하이 전압(VGH)이고, 저전위 전압(VSS)은 게이트 로우 전압(VGL)일 수 있다.

각 스테이지(ST1~STn)는 2개의 입력 단자와 1개의 출력 단자를 구비하고, 출력 단자를 통해 스캔 펄스(Vout 1~ Vout n)를 출력한다. 스캔 펄스(Vout 1~ Vout n)는 표시 패널(2)의 게이트 라인(GL)에 인가됨과 동시에, 전단 스테이지와 후단 스테이지로 전달되는 캐리 신호(Carry1, Carry2)로서 역할을 한다. "전단 스테이지"는 기준이 되는 스테이지(ST)의 상부에 위치하는 것으로, 예컨대 제 k(1<k<n) 스테이지(STk)에 기준한 전단 스테이지는 "제1 스테이지(ST1)~제k-1 스테이지(STk-1)" 중 어느 하나를 지시한다. 그리고 "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것으로, 예컨대 제k 스테이지(STk)에 기준한 후단 스테이지는 "제k+1 스테이지(STk+1)~제n 스테이지(STn)" 중 어느 하나를 지시한다.

각 스테이지(ST1~STn)는 전단 스테이지의 제1 캐리 신호(Carry1)와, 후단 스테이지의 제2 캐리 신호(Carry2)에 응답하여 동작한다. 단, 제1 및 제2 스테이지(ST1, ST2)는 제1 캐리 신호(Carry1) 대신 제1 및 제2 게이트 스타트 펄스(Vst1, Vst2)를 각각 입력받는다. 그리고 제n-1 및 제n 스테이지(STn-1, STn)는 제2 캐리 신호(Carry2) 대신 더미 스테이지(미도시)로부터의 캐리 신호가 입력된다.

각 스테이지(ST1~STn)는 회로 구성과 동작 방법이 모두 동일하며, 이하에서는 k 번째 스테이지(STk)를 대표하여 설명한다.

도 3을 참조하면, 제k 스테이지(STk)는 노드 제어부(10)와, 출력 버퍼부(12)를 구비한다.

노드 제어부(10)는 제1 및 제2 캐리 신호(Carry1, Carry2)에 응답하여 제1 및 제2 노드(Q, QB)의 전압을 제어하는 다수의 TFT(미도시)와 적어도 1개의 커패시터(미도시)를 구비한다. 노드 제어부(10)는 제1 캐리 신호(Carry1)에 응답하여 제1 노드(Q)를 고전위 전압(VDD)으로 충전시킴과 동시에 제2 노드(QB)의 전압을 저전위 전압(VSS)으로 방전시킨다. 노드 제어부(10)는 제2 캐리 신호(Carry2)에 응답하여 제2 노드(QB)의 전압을 고전위 전압(VDD)으로 충전시킴과 동시에 제1 노드(Q)의 전압을 저전위 전압(VSS)으로 방전시킨다.

출력 버퍼부(12)는 타이밍 컨트롤러(8)로부터 제공된 제1 내지 제4 클럭 펄스(CLK1~CLK4) 중 어느 하나를 입력받는다. 도 3 내지 도 5는 제k 스테이지(STk)의 출력 버퍼부(12)에 제1 클럭 펄스(CLK1)가 입력되는 것으로 도시하였다. 출력 버퍼부(12)는 제1 노드(Q)의 전압이 고전위 전압(VDD)으로 충전되면 제1 클럭 펄스(CLK1)를 출력 단자(NO)에 인가한다. 그리고 출력 버퍼부(12)는 제2 노드(QB)의 전압이 고전위 전압(VDD)으로 충전되면 출력 단자(NO)의 전압을 저전위 전압(VSS)으로 방전시킨다. 이를 위해, 출력 버퍼부(12)는 도 4에 도시한 바와 같이, 풀업 TFT(TU)와, 풀다운 TFT(TD)를 구비한다.

풀업 TFT(TU)는 제1 노드(Q)의 전압 상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 제1 클럭 펄스(CLK1)를 출력 단자(NO)에 인가한다.

풀다운 TFT(TD)는 제2 노드(QB)의 전압 상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전위 전압(VSS; VGL)을 출력 단자(NO)에 인가한다.

이하, 도 3 내지 도 5를 결부하여 본 발명의 게이트 쉬프트 레지스터의 구동 방법을 설명한다.

제k 스테이지(STk)는 A 기간, B 기간, C 기간으로 순서로 동작하여 제k 스캔 펄스(Vout k)를 출력한다.

A 기간에 노드 제어부(10)에는 전단 스테이지로부터의 제1 캐리 신호(Carry1)가 입력된다. 노드 제어부(10)는 제1 캐리 신호(Carry1)에 응답하여 제1 노드(Q)를 고전위 전압(VDD)으로 프리차징시키고, 제2 노드(QB)를 저전위 전압(VSS)으로 방전시킨다. 이때, 제1 클럭 펄스(CLK1)는 제1 전압(V1)으로서 게이트 로우 전압(VGL)을 갖는다.

B 기간에 제1 클럭 펄스(CLK1)는 게이트 로우 전압(VGL)으로부터 게이트 하이 전압(VGH)으로 상승되어 제2 전압(V2)이 된다. 그러면, 제1 노드(Q)는 풀업 TFT(TU)의 게이트-드레인 간의 기생 용량에 의해 부트스트래핑됨으로써 고전위 전압(VDD)보다 높은 전압으로 상승된다. 이에 따라, 풀업 TFT(TU)는 턴-온되고, 제1 클럭 펄스(CLK1)는 풀업 TFT(TU)를 통해 출력 단자(NO)에 공급된다. 따라서, 제k 스캔 펄스(Vout k)는 게이트 하이 전압(VGH)을 갖는다.

C 기간에 노드 제어부(10)에는 후단 스테이지로부터의 제2 캐리 신호(Carry2)가 입력된다. 노드 제어부(10)는 제2 캐리 신호(Carry2)에 응답하여 제1 노드(Q)를 저전위 전압(VSS)으로 방전시키고, 제2 노드(QB)에 고전위 전압(VDD)을 인가한다. 한편, 풀업 TFT(TU)는 제1 노드(Q)가 저전위 전압(VSS)으로 방전될 때까지 소정 기간 동안 턴-온 상태를 유지한 후에 턴-오프된다. 풀업 TFT(TU)가 턴-온되는 기간에 제1 클럭 펄스(CLK1)는 제3 전압(V3)으로서 게이트 로우 전압(VGL)보다 낮은 전압을 갖는다. 이러한 제1 클럭 펄스(CLK1)는 풀업 TFT(TU)를 통해 출력 단자(NO)에 공급된다. 따라서, 제k 스캔 펄스(Vout k)는 게이트 하이 전압(VGH)으로부터 게이트 로우 전압(VGL)보다 낮은 제3 전압(V3)으로 빠르게 방전된다. 이후, 풀업 TFT(TU)가 턴-오프되면, 턴-온된 풀다운 TFT(TD)를 통해 게이트 로우 전압(VGL)이 출력 단자(NO)에 공급되며, 제k 스캔 펄스(Vout k)는 게이트 로우 전압(VGL)을 유지한다.

참고로, 풀업 TFT(TU)의 크기와 면적은 GIP(gate in panel)형 게이트 드라이버의 크기와 면적에서 가장 큰 비중을 차지한다. 그 이유는 풀업 TFT(TU)의 드레인 전극에 인가되는 클럭 펄스(CLK)는 구동 전압이 크고, 구동 주파수가 빠르기 때문이다. 또한, 게이트 라인(GL)의 로드 증가로 인한 스캔 펄스(Vout)의 차징 및 디스차징 효율 저하와 같은 문제를 해결하기 위해서도 풀업 TFT(TU)의 크기와 면적이 커야만 한다. 하지만, 풀업 TFT(TU)의 크기와 면적의 증가는 게이트 드라이버의 크기와 면적을 증가시키므로 베젤의 두께를 증가시키는 문제점이 있다.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

2: 표시 패널 4: 게이트 드라이버
6: 데이터 드라이버 8: 타이밍 컨트롤러

Claims

영상을 표시하는 표시 패널과;
상기 표시 패널의 다수의 게이트 라인을 구동하는 게이트 드라이버와;
게이트 스타트 펄스와 제1 내지 제3 전압을 갖는 다수의 클럭 펄스를 출력하여 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 구비하고;
상기 게이트 드라이버는 상기 다수의 클럭 펄스를 이용해 상기 제1 내지 제3 전압을 갖는 스캔 펄스를 생성하여 상기 다수의 게이트 라인에 공급하는 게이트 쉬프트 레지스터를 구비하고;
상기 각 클럭 펄스는 상기 제1 전압을 갖는 제1 기간과, 상기 제2 전압을 갖는 제2 기간과, 상기 제3 전압을 갖는 제3 기간을 순환 반복하는 신호이고,
상기 제1 전압은 게이트 로우 전압이고, 상기 제2 전압은 게이트 하이 전압이고, 상기 제3 전압은 상기 게이트 로우 전압보다 낮은 전압인 것을 특징으로 하는 평판 표시 장치.
청구항 1에 있어서,
상기 게이트 쉬프트 레지스터는 상기 다수의 클럭 펄스 중 하나를 입력받아 상기 스캔 펄스를 출력하는 다수의 스테이지를 구비하고;
상기 각 스테이지는
전단 스테이지의 제1 캐리 신호 및 후단 스테이지의 제2 캐리 신호에 응답하여 제1 및 제2 노드의 전압을 제어하는 노드 제어부와;
상기 제1 및 제2 노드의 전압 상태에 따라 상기 스캔 펄스를 출력하는 출력 버퍼부를 구비하는 것을 특징으로 하는 평판 표시 장치.
청구항 2에 있어서,
상기 노드 제어부는
상기 제1 캐리 신호에 응답하여 상기 제1 노드를 고전위 전압으로 충전시킴과 동시에 상기 제2 노드의 전압을 저전위 전압으로 방전시키고,
상기 제2 캐리 신호에 응답하여 상기 제2 노드의 전압을 상기 고전위 전압으로 충전시킴과 동시에 상기 제1 노드의 전압을 상기 저전위 전압으로 방전시키는 것을 특징으로 하는 평판 표시 장치.
청구항 3에 있어서,
상기 출력 버퍼부는
상기 제1 노드의 전압 상태에 따라 입력된 클럭 펄스를 출력 노드에 인가하는 풀업 스위칭 소자와;
상기 제2 노드의 전압 상태에 따라 상기 게이트 로우 전압을 상기 출력 노드에 인가하는 풀다운 스위칭 소자를 구비하고;
상기 출력 노드에 인가되는 전압은 상기 캐리 신호로서 상기 전단 스테이지 및 상기 후단 스테이지 각각의 노드 제어부에 공급되는 것을 특징으로 하는 평판 표시 장치.
청구항 4에 있어서,
상기 풀업 스위칭 소자는
상기 노드 제어부가 상기 제1 노드의 전압을 상기 저전위 전압으로 방전시키는 기간에 턴-온 상태를 소정 시간 유지한 후에 턴-오프되는 것을 특징으로 하는 평판 표시 장치.
제1 내지 제3 전압을 갖는 다수의 클럭 펄스 중 하나를 입력받아 상기 제1 내지 제3 전압을 갖는 스캔 펄스를 출력하는 다수의 스테이지를 구비하고;
상기 각 클럭 펄스는 상기 제1 전압을 갖는 제1 기간과, 상기 제2 전압을 갖는 제2 기간과, 상기 제3 전압을 갖는 제3 기간을 순환 반복하는 신호이고,
상기 제1 전압은 게이트 로우 전압이고, 상기 제2 전압은 게이트 하이 전압이고, 상기 제3 전압은 상기 게이트 로우 전압보다 낮은 전압인 것을 특징으로 하는 게이트 쉬프트 레지스터.
청구항 6에 있어서,
상기 각 스테이지는
전단 스테이지의 캐리 신호 및 후단 스테이지의 캐리 신호에 응답하여 제1 및 제2 노드의 전압을 제어하는 노드 제어부와;
상기 제1 및 제2 노드의 전압 상태에 따라 상기 스캔 펄스를 출력하는 출력 버퍼부를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
청구항 7에 있어서,
상기 노드 제어부는
상기 제1 캐리 신호에 응답하여 상기 제1 노드를 고전위 전압으로 충전시킴과 동시에 상기 제2 노드의 전압을 저전위 전압으로 방전시키고,
상기 제2 캐리 신호에 응답하여 상기 제2 노드의 전압을 상기 고전위 전압으로 충전시킴과 동시에 상기 제1 노드의 전압을 상기 저전위 전압으로 방전시키는 것을 특징으로 하는 게이트 쉬프트 레지스터.
청구항 8에 있어서,
상기 출력 버퍼부는
상기 제1 노드의 전압 상태에 따라 입력된 클럭 펄스를 출력 단자에 인가하는 풀업 스위칭 소자와;
상기 제2 노드의 전압 상태에 따라 게이트 로우 전압을 상기 출력 단자에 인가하는 풀다운 스위칭 소자를 구비하고;
상기 출력 단자에 인가되는 전압은 상기 캐리 신호로서 상기 전단 스테이지 및 상기 후단 스테이지 각각의 노드 제어부에 공급되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
청구항 9에 있어서,
상기 풀업 스위칭 소자는
상기 노드 제어부가 상기 제1 노드의 전압을 상기 저전위 전압으로 방전시키는 기간에 턴-온 상태를 소정 시간 유지한 후에 턴-오프되는 것을 특징으로 하는 게이트 쉬프트 레지스터.