KR102056674B1 - 게이트 쉬프트 레지스터 및 그의 구동 방법 - Google Patents

Abstract

본 발명은 네로우 베젤(narrow bezel)의 구현이 용이한 게이트 쉬프트 레지스터 및 그의 구동 방법에 관한 것으로, 스캔 펄스를 적어도 2개씩 출력하는 스테이지를 다수개 구비하고; 상기 각 스테이지는 스타트 펄스 또는 적어도 1단 이전에 구비된 전단 스테이지로부터 제공된 캐리 신호에 응답하여 제1 노드를 충전하고, 입력된 다수의 클럭 중 어느 하나에 응답하여 상기 제1 노드를 방전시키는 노드 제어부와; 상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 스캔 펄스를 1개씩 순차적으로 출력하는 출력 버퍼부를 구비하는 것을 특징으로 한다.

Description

게이트 쉬프트 레지스터 및 그의 구동 방법{GATE SHIFT REGISTER AND METHOD FOR DRIVING THE SAME}

본 발명은 네로우 베젤(narrow bezel)의 구현이 용이한 게이트 쉬프트 레지스터 및 그의 구동 방법에 관한 것이다.

최근, 게이트 드라이버를 패널에 내장해서 표시 장치의 부피와 무게를 감소시키고 제조 비용을 절감할 수 있는 GIP(Gate In Panel)형 표시 장치가 소개되었다. GIP형 표시 장치에서 게이트 드라이버는 비정질 실리콘 박막 트랜지스터(이하, TFT)를 이용하여 패널의 비표시 영역에 내장된다. 이러한 게이트 드라이버는 다수의 게이트 라인에 스캔 펄스를 순차적으로 공급하는 게이트 쉬프트 레지스터를 포함한다.

한편, 최근의 표시 장치는 고해상도 추세, 네로우 베젤 추세에 있다. 따라서, 패널 내장형 게이트 쉬프트 레지스터의 설계 면적을 줄이기 위한 노력이 계속 요구되고 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 네로우 베젤의 구현이 용이한 게이트 쉬프트 레지스터 및 그의 구동 방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터는 및 그의 구동 방법은 스캔 펄스를 적어도 2개씩 출력하는 스테이지를 다수개 구비하고; 상기 각 스테이지는 스타트 펄스 또는 적어도 1단 이전에 구비된 전단 스테이지로부터 제공된 캐리 신호에 응답하여 제1 노드를 충전하고, 입력된 다수의 클럭 중 어느 하나에 응답하여 상기 제1 노드를 방전시키는 노드 제어부와; 상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 스캔 펄스를 1개씩 순차적으로 출력하는 출력 버퍼부를 구비하는 것을 특징으로 한다.

상기 노드 제어부는 순차적으로 지연되고 순환 반복되는 8상의 클럭 중에서 k 번째 및 k+2 번째 클럭이 입력되고, 상기 스타트 펄스 또는 상기 캐리 신호에 응답하여 고전위 전압을 상기 제1 노드에 인가하는 제1 스위칭 소자와; 상기 k+2 번째 클럭에 응답하여 저전위 전압을 상기 제1 노드에 인가하는 제2 스위칭 소자와; 상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 저전위 전압을 제2 노드에 인가하는 제3 스위칭 소자와; 상기 제2 노드의 전압 상태에 따라 스위칭 되어 상기 저전위 전압을 상기 제1 노드에 인가하는 제4 스위칭 소자와; 상기 k 번째 클럭의 입력단과 상기 제1 노드 사이에 접속된 제1 커패시터와; 상기 k 번째 클럭의 입력단과 상기 제2 노드 사이에 접속된 제2 커패시터를 구비하는 것을 특징으로 한다.

상기 출력 버퍼부는 순차적으로 지연되고 순환 반복되며, 상기 클럭들보다 폭이 작은 4상의 서브 클럭이 입력되고, 상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 제1 서브 클럭을 제1 스캔 펄스로서 출력하는 제5 스위칭 소자와; 상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 제2 서브 클럭을 제2 스캔 펄스로서 출력하는 제6 스위칭 소자와; 상기 제3 서브 클럭에 응답하여 상기 저전위 전압을 상기 제1 스캔 펄스의 출력단에 인가하는 제7 스위칭 소자와; 상기 제4 서브 클럭에 응답하여 상기 저전위 전압을 상기 제2 스캔 펄스의 출력단에 인가하는 제8 스위칭 소자를 구비하는 것을 특징으로 한다.

상기 제2 스캔 펄스는 상기 캐리 신호로서 적어도 1단 이후에 구비된 후단 스테이지에 공급되는 것을 특징으로 한다.

본 발명에 따른 게이트 쉬프트 레지스터는 각 스테이지가 스캔 펄스를 적어도 2개씩 출력하도록 구성하여 TFT의 개수와 면적을 줄일 수 있다. 따라서, 본 발명에 의한 게이트 쉬프트 레지스터는 네로우 베젤 구현이 용이하고 소비 전력을 절감할 수 있다.

도 1은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터를 포함한 평판 표시 장치의 구성도이다.
도 2는 본 발명에 따른 게이트 쉬프트 레지스터의 구동 파형도이다.
도 3은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 구성도이다.
도 4는 도 3에 도시된 제3 스테이지(ST3)의 구성도이다.
도 5는 도 4에 도시된 제3 스테이지(ST3)의 구동 파형도이다.

이하, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터 및 그의 구동 방법을 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터를 포함한 평판 표시 장치의 구성도이다.

도 1에 도시된 평판 표시 장치는 표시 패널(2)과, 게이트 드라이버(4)와, 데이터 드라이버(6)와, 타이밍 컨트롤러(8)를 구비한다.

표시 패널(2)은 서로 교차하는 다수의 게이트 라인(GL1~GLn)과 다수의 데이터 라인(DL1~DLm)을 구비하고, 이들의 교차 영역에는 다수의 화소(P)들이 구비된다. 각 화소(P)들은 게이트 라인(GL)으로부터 공급되는 스캔 펄스(Vout)에 응답하여 데이터 라인(DL)으로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시한다.

게이트 드라이버(4)는 GIP(gate in panel)형 게이트 드라이버로서, 표시 패널(2)의 비표시 영역에 형성된다. 게이트 드라이버(4)는 타이밍 컨트롤러(8)로부터 제공된 다수의 게이트 제어 신호(GCS)에 따라 다수의 게이트 라인(GL1~GLn)에 스캔 펄스(Vout)를 공급하는 게이트 쉬프트 레지스터를 구비한다.

특히, 본 발명은 게이트 쉬프트 레지스터에 구비된 각 스테이지가 스캔 펄스(Vout)를 적어도 2개씩 출력하도록 구성됨으로써, 게이트 드라이버(4)의 크기를 줄여 네로우 베젤의 구현이 용이하다. 이러한 게이트 쉬프트 레지스터에 관해서 도 2 내지 도 7을 참조하여 구체적으로 후술한다.

데이터 드라이버(6)는 타이밍 컨트롤러(8)로부터 제공된 다수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(8)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압으로 변환하고, 변환된 데이터 전압을 다수의 데이터 라인(DL)에 공급한다. 이를 위해, 데이터 드라이버(6)는 샘플링 신호를 출력하는 데이터 쉬프트 레지스터와, 영상 데이터를 래치하는 래치와, 디지털-아날로그 컨버터 등을 구비한다.

타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(2)의 크기 및 해상도에 알맞게 정렬하여 데이터 드라이버(6)에 공급한다. 타이밍 컨트롤러(8)는 외부로부터 입력되는 동기 신호들, 예를 들어 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용해 다수의 게이트 및 데이터 제어신호(GCS, DCS)를 생성하여 게이트 드라이버(4) 및 데이터 드라이버(6)에 각각 공급한다.

다수의 게이트 제어신호(GCS)는 서로 다른 위상을 갖는 다수의 클럭(CLK) 및 다수의 서브 클럭(sub_CLK)과, 게이트 드라이버(4)의 구동 시작을 지시하는 게이트 스타트 펄스(Vst)를 포함한다. 여기서, 서브 클럭(sub_CLK)들의 폭은 다수의 클럭(CLK)이 갖는 폭보다 작게 설계된다.

도 2에 도시한 바와 같이, 이하에서는 다수의 클럭(CLK)이 순차적으로 지연되고 순환 반복되는 8상의 클럭(CLK1~8)을 포함하는 것으로 설명하고, 다수의 서브 클럭(sub_CLK)이 순차적으로 지연되고 순환 반복되는 4상의 서브 클럭(sub_CLK1~4)을 포함하는 것으로 설명하고, 게이트 스타트 펄스(Vst)가 제1 및 제2 게이트 스타트 펄스(Vst1, Vst2)를 포함하는 것으로 설명한다.

도 3은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 구성도이다.

도 3을 참조하면, 게이트 쉬프트 레지스터는 n/2개의 스테이지, 즉 제1 내지 제n/2 스테이지(ST1~STn/2)를 구비하여 n개의 스캔 펄스(Vout 1~Vout n)를 출력한다. 구체적으로, 각 스테이지(ST1~STn/2)는 스캔 펄스를 2개씩 출력하며, 제1 스테이지(ST1)로부터 제n/2 스테이지(STn/2)까지 순차적으로 스캔 펄스를 출력한다. 예를 들어, 제1 스테이지(ST1)는 제1 및 제2 스캔 펄스(Vout 1, Vout 2)를 순차적으로 출력하고, 이어서 제2 스테이지(ST2)는 제3 및 제4 스캔 펄스(Vout 3, Vout 4)를 순차적으로 출력하며, 맨 마지막에 제n/2 스테이지(STn/2)는 제n-1 스캔 펄스 및 제n 스캔 펄스(Vout n-1, Vout n)를 순차적으로 출력한다.

이를 위해, 각 스테이지(ST1~STn/2)는 8상의 클럭(CLK1~8) 중에서 k 번째 및 k+2 번째 클럭을 입력받고, 4상의 서브 클럭(sub_CLK1~4)을 입력받는다. 그리고 각 스테이지(ST1~STn/2)는 고전위 전압(VDD)과, 저전위 전압(VSS)를 입력받는다. 여기서, 고전위 전압(VDD)은 저전위 전압(VSS)보다 높은 전압을 갖는다. 그리고 저전위 전압(VSS)은 접지 전압(GND)일 수 있다.

한편, 각 스테이지(ST1~STn/2)로부터 출력되는 스캔 펄스는 표시 패널(2)의 게이트 라인(GL)에 인가됨과 동시에, 후단 스테이지로 전달되는 캐리 신호로서 역할을 한다. 예를 들어, 제1 스테이지(ST1)로부터 출력되는 제2 스캔 펄스(Vout2)는 캐리 신호로서 제3 스테이지(ST3)에 공급된다.

이러한 각 스테이지(ST1~STn/2)는 적어도 1단 이전에 구비된 전단 스테이지로부터 제공된 캐리 신호에 응답하여 2개의 스캔 펄스(Vout)를 순차적으로 출력한다. 단, 제1 및 제2 스테이지(ST1, ST2)는 캐리 신호 대신 제1 및 제2 게이트 스타트 펄스(Vst1, Vst2)를 입력받고, 이에 응답하여 스캔 펄스(Vout)를 출력한다.

상기에서 "전단 스테이지"는 기준이 되는 스테이지(ST)의 상부에 위치하는 것으로, 예컨대 제 k(1<k<n) 스테이지(STk)에 기준한 전단 스테이지는 "제1 스테이지(ST1)~제k-1 스테이지(STk-1)" 중 어느 하나를 지시한다. 그리고 "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것으로, 예컨대 제k 스테이지(STk)에 기준한 후단 스테이지는 "제k+1 스테이지(STk+1)~제n/2 스테이지(STn/2)" 중 어느 하나를 지시한다.

이하, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터를 보다 구체적으로 설명한다. 참고로, 각 스테이지(ST1~STn/2)는 회로 구성과 동작 방법이 모두 동일하며, 이하에서는 제3 스테이지(ST3)를 예를 들어 설명하기로 한다. 그리고 이하에서는 각 스테이지(ST)에서 출력되는 2개의 스캔 펄스(Vout) 중에서 먼저 출력되는 스캔 펄스를 "제1 스캔 펄스"로 정의하고, 나중에 출력되는 스캔 펄스를 "제2 스캔 펄스"로 정의한다.

도 4는 도 3에 도시된 제3 스테이지(ST3)의 구성도이다. 도 5는 도 4에 도시된 제3 스테이지(ST3)의 구동 파형도이다.

도 4를 참조하면, 제3 스테이지(ST3)는 고전위 전압(VDD)과, 저전위 전압(VSS)과, 제3 및 제5 클럭(CLK3, CLK5)과, 제1 내지 제4 서브 클럭(sub_CLK1~4)이 입력된다. 그리고 제3 스테이지(ST3)는 8개의 TFT와, 2개의 커패시터를 구비하여 제1 및 제2 스캔 펄스(Vout 5, Vout 6)를 출력한다.

제3 스테이지(ST3)는 크게 노드 제어부와, 출력 버퍼부로 구분된다.

노드 제어부는 전단 스테이지로부터 제공된 캐리 신호(Vout 2)에 응답하여 제1 노드(Q)를 충전하고, 입력된 다수의 클럭 중 어느 하나(CLK5)에 응답하여 제1 노드(Q)를 방전시킨다. 단, 제1 및 제2 스테이지(ST1, ST2)에 구비된 노드 제어부는 캐리 신호 대신 제1 및 제2 게이트 스타트 펄스(Vst1, Vst2)를 입력받는다.

출력 버퍼부는 제1 노드(Q)의 전압 상태에 따라 스위칭 되어 스캔 펄스(Vout 5, Vout 6)를 1개씩 순차적으로 출력한다.

구체적으로, 노드 제어부는 제1 내지 제4 TFT(T1~T4)와, 제1 및 제2 커패시터(C1, C2)를 구비한다.

제1 TFT(T1)는 캐리 신호(Vout 2)에 응답하여 고전위 전압(VDD)을 제1 노드(Q)에 인가한다.

제2 TFT(T2)는 k+2 번째 클럭(CLK5)에 응답하여 저전위 전압(VSS)을 제1 노드(Q)에 인가한다.

제3 TFT(T3)는 제1 노드(Q)의 전압 상태에 따라 스위칭 되어 저전위 전압(VSS)을 제2 노드(QB)에 인가한다.

제4 TFT(T4)는 제2 노드(QB)의 전압 상태에 따라 스위칭 되어 저전위 전압(VSS)을 제1 노드(Q)에 인가한다.

제1 커패시터(C1)는 k 번째 클럭(CLK3)의 입력단과 제1 노드(Q) 사이에 접속된다.

제2 커패시터(C2)는 k 번째 클럭(CLK3)의 입력단과 제2 노드(QB) 사이에 접속된다.

한편, 출력 버퍼부는 제5 내지 제8 TFT(T5~T8)를 구비한다.

제5 TFT(T5)는 제1 노드(Q)의 전압 상태에 따라 스위칭 되어 제1 서브 클럭(sub_CLK1)을 제1 스캔 펄스(Vout 5)로서 출력한다.

제6 TFT(T6)는 제1 노드(Q)의 전압 상태에 따라 스위칭 되어 제2 서브 클럭(sub_CLK2)을 제2 스캔 펄스(Vout 6)로서 출력한다.

제7 TFT(T7)는 제3 서브 클럭(sub_CLK3)에 응답하여 저전위 전압(VSS)을 제1 스캔 펄스(Vout 5)의 출력단에 인가한다.

제8 TFT(T8)는 제4 서브 클럭(sub_CLK4)에 응답하여 저전위 전압(VSS)을 제2 스캔 펄스(Vout 6)의 출력단에 인가한다.

이하, 상기 제3 스테이지(ST3)의 동작 방법을 도 4 및 도 5를 결부하여 설명한다.

먼저, 제3 스테이지(ST3)에 제1 스테이지(ST1)로부터 제공된 캐리 신호(Vout 2)가 입력된다. 그러면, 제1 TFT(T1)가 턴-온되고, 제1 TFT(T1)를 통해 고전위 전압(VDD)이 제1 노드(Q)에 인가됨으로써, 제1 노드(Q)가 프리 차지 된다.

이어서, 제3 스테이지(ST3)에 하이 상태의 k 번째 클럭(CLK3)이 입력된다. 그러면, 제1 커패시터(C1)의 커플링에 의해 제1 노드(Q)의 전압이 더 높은 전위로 부트스트랩핑(bootstrapping) 된다. 이에 따라, 제5 및 제 6 TFT(T5, T6)는 턴-온 된다.

이어서, 제3 스테이지(ST3)에 하이 상태의 제1 서브 클럭(sub_CLK1)이 입력되고, 턴-온 된 제5 TFT(T5)는 하이 상태로 입력되는 제1 서브 클럭(sub_CLK1)을 제1 스캔 펄스(Vout 5)로서 출력한다.

이어서, 제3 스테이지(ST3)에 하이 상태의 제2 서브 클럭(sub_CLK2)이 입력되고, 턴-온 된 제6 TFT(T6)는 하이 상태로 입력되는 제2 서브 클럭(sub_CLK2)을 제2 스캔 펄스(Vout 6)로서 출력한다. 이때, 제2 스캔 펄스(Vout 6)는 게이트 라인(GL)에 인가됨과 동시에 캐리 신호로서 후단 스테이지(ST5)에 공급된다.

이어서, 제3 스테이지(ST3)에 하이 상태의 제3 서브 클럭(sub_CLK3)이 입력된다. 그러면, 제7 TFT(T7)는 턴-온 되고, 제7 TFT(T7)를 통해 저전위 전압(VSS)이 제1 스캔 펄스(Vout 5)의 출력단에 인가된다.

이어서, 제3 스테이지(ST3)에 하이 상태의 제4 서브 클럭(sub_CLK4)이 입력된다. 그러면, 제8 TFT(T8)는 턴-온 되고, 제8 TFT(T8)를 통해 저전위 전압(VSS)이 제2 스캔 펄스(Vout 6)의 출력단에 인가된다.

마지막으로, 제3 스테이지(ST3)에 하이 상태의 k+2 번째 클럭(CLK5)이 입력된다. 그러면, 제2 TFT(T2)는 턴-온 되고, 제2 TFT(T2)를 통해 저전위 전압(VSS)이 제1 노드(Q)에 인가됨으로써, 제1 노드(Q)는 방전된다. 이에 따라, 제5 및 제6 TFT(T5, T6)는 턴-오프 된다.

이 후에는, 제2 노드(Q)의 전압이 제2 커패시터(C2)의 커플링에 의해 충전된다. 그러면, 제4 TFT(T4)가 턴-온 되고, 제4 TFT(T4)를 통해 저전위 전압(VSS)이 제1 노드(Q)에 인가된다. 따라서, 제1 노드(Q)는 제3 스테이지(ST3)에 다음 캐리 신호(Vout 2)가 입력될 때까지 방전된 상태를 유지한다.

상술한 바와 같이, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터는 각 스테이지가 스캔 펄스를 2개씩 출력하도록 8개의 TFT와 2개의 커패시터로 구성됨으로써, TFT의 개수와 면적을 줄일 수 있다. 따라서, 본 발명에 의한 게이트 쉬프트 레지스터는 네로우 베젤 구현이 용이하고 소비 전력을 절감할 수 있다. 한편, 상기 실시 예에서는 각 스테이지의 출력 버퍼부가 제1 노드(Q)의 전압 상태에 응답하여 2개의 스캔 펄스를 순차적으로 출력하였지만, TFT의 개수와 서브 클럭(sub_CLK)의 수를 늘린다면 각 스테이지가 2개 이상의 스캔 펄스를 출력하는 것도 가능하다.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

CLK1~8: 다수의 클럭 sub_CLK1~4: 다수의 서브 클럭

Claims (8)

1. 스캔 펄스를 적어도 2개씩 출력하는 스테이지를 다수개 구비하고;
   상기 각 스테이지는
   스타트 펄스 또는 적어도 1단 이전에 구비된 전단 스테이지로부터 제공된 캐리 신호에 응답하여 제1 노드를 충전하고, 입력된 다수의 클럭 중 어느 하나에 응답하여 상기 제1 노드를 방전시키는 노드 제어부와;
   상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 스캔 펄스를 1개씩 순차적으로 출력하는 출력 버퍼부를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
2. 청구항 1에 있어서,
   상기 노드 제어부는
   순차적으로 지연되고 순환 반복되는 8상의 클럭 중에서 k 번째 및 k+2 번째 클럭이 입력되고,
   상기 스타트 펄스 또는 상기 캐리 신호에 응답하여 고전위 전압을 상기 제1 노드에 인가하는 제1 스위칭 소자와;
   상기 k+2 번째 클럭에 응답하여 저전위 전압을 상기 제1 노드에 인가하는 제2 스위칭 소자와;
   상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 저전위 전압을 제2 노드에 인가하는 제3 스위칭 소자와;
   상기 제2 노드의 전압 상태에 따라 스위칭 되어 상기 저전위 전압을 상기 제1 노드에 인가하는 제4 스위칭 소자와;
   상기 k 번째 클럭의 입력단과 상기 제1 노드 사이에 접속된 제1 커패시터와;
   상기 k 번째 클럭의 입력단과 상기 제2 노드 사이에 접속된 제2 커패시터를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
3. 청구항 2에 있어서,
   상기 출력 버퍼부는
   순차적으로 지연되고 순환 반복되며, 상기 클럭들보다 폭이 작은 4상의 서브 클럭이 입력되고,
   상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 제1 서브 클럭을 제1 스캔 펄스로서 출력하는 제5 스위칭 소자와;
   상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 제2 서브 클럭을 제2 스캔 펄스로서 출력하는 제6 스위칭 소자와;
   상기 제3 서브 클럭에 응답하여 상기 저전위 전압을 상기 제1 스캔 펄스의 출력단에 인가하는 제7 스위칭 소자와;
   상기 제4 서브 클럭에 응답하여 상기 저전위 전압을 상기 제2 스캔 펄스의 출력단에 인가하는 제8 스위칭 소자를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
4. 청구항 3에 있어서,
   상기 제2 스캔 펄스는 상기 캐리 신호로서 적어도 1단 이후에 구비된 후단 스테이지에 공급되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
5. 스캔 펄스를 적어도 2개씩 출력하는 스테이지를 다수개 구비한 게이트 쉬프트 레지스터의 구동 방법에 있어서,
   각 스테이지의 노드제어부가 스타트 펄스 또는 적어도 1단 이전에 구비된 전단 스테이지로부터 제공된 캐리 신호에 응답하여 제1 노드를 충전하고, 입력된 다수의 클럭 중 어느 하나에 응답하여 상기 제1 노드를 방전하는 단계와;
   각 스테이지의 출력 버퍼부가 상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 스캔 펄스를 1개씩 순차적으로 출력하는 단계를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터의 구동 방법.
6. 청구항 5에 있어서,
   상기 노드 제어부는
   순차적으로 지연되고 순환 반복되는 8상의 클럭 중에서 k 번째 및 k+2 번째 클럭이 입력되고,
   상기 스타트 펄스 또는 상기 캐리 신호에 응답하여 고전위 전압을 상기 제1 노드에 인가하는 제1 스위칭 소자와;
   상기 k+2 번째 클럭에 응답하여 저전위 전압을 상기 제1 노드에 인가하는 제2 스위칭 소자와;
   상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 저전위 전압을 제2 노드에 인가하는 제3 스위칭 소자와;
   상기 제2 노드의 전압 상태에 따라 스위칭 되어 상기 저전위 전압을 상기 제1 노드에 인가하는 제4 스위칭 소자와;
   상기 k 번째 클럭의 입력단과 상기 제1 노드 사이에 접속된 제1 커패시터와;
   상기 k 번째 클럭의 입력단과 상기 제2 노드 사이에 접속된 제2 커패시터를 구비하고;
   상기 노드 제어부가 상기 제1 노드를 충전하는 단계는
   상기 제1 스위칭 소자가 상기 스타트 펄스 또는 상기 캐리 신호에 응답하여 상기 고전위 전압을 상기 제1 노드에 인가하는 단계와,
   상기 k 번째 클럭의 입력에 따라 상기 제1 커패시터가 커플링됨으로써 상기 제1 노드의 전압이 부트스트랩핑(bootstrapping)되는 단계를 포함하고,
   상기 노드 제어부가 상기 제1 노드를 방전하는 단계는
   상기 제2 스위칭 소자가 상기 k+2 번째 클럭에 응답하여 상기 저전위 전압을 상기 제1 노드에 인가하는 단계와;
   상기 k 번째 클럭의 입력에 따라 상기 제2 커패시터가 커플링됨으로써 상기 제2 노드의 전압을 충전시키고, 상기 제4 스위칭 소자가 충전된 제2 노드의 전압에 응답하여 상기 저전위 전압을 상기 제1 노드에 인가하는 단계를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터의 구동 방법.
7. 청구항 6에 있어서,
   상기 출력 버퍼부는
   순차적으로 지연되고 순환 반복되며, 상기 클럭들보다 폭이 작은 4상의 서브 클럭이 입력되고,
   상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 제1 서브 클럭을 제1 스캔 펄스로서 출력하는 제5 스위칭 소자와;
   상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 제2 서브 클럭을 제2 스캔 펄스로서 출력하는 제6 스위칭 소자와;
   상기 제3 서브 클럭에 응답하여 상기 저전위 전압을 상기 제1 스캔 펄스의 출력단에 인가하는 제7 스위칭 소자와;
   상기 제4 서브 클럭에 응답하여 상기 저전위 전압을 상기 제2 스캔 펄스의 출력단에 인가하는 제8 스위칭 소자를 구비하고;
   상기 출력 버퍼부가 상기 스캔 펄스를 1개씩 순차적으로 출력하는 단계는
   상기 제5 스위칭 소자가 상기 제1 노드의 전압에 응답하여 상기 제1 서브 클럭을 제1 스캔 펄스로서 출력하는 단계와;
   상기 제6 스위칭 소자가 상기 제1 노드의 전압에 응답하여 상기 제2 서브 클럭을 제2 스캔 펄스로서 출력하는 단계와;
   상기 제7 스위칭 소자 상기 제3 서브 클럭에 응답하여 상기 저전위 전압을 상기 제1 스캔 펄스의 출력단에 인가하는 단계와;
   상기 제8 스위칭 소자 상기 제4 서브 클럭에 응답하여 상기 저전위 전압을 상기 제2 스캔 펄스의 출력단에 인가하는 단계를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터의 구동 방법.
8. 청구항 7에 있어서,
   상기 제2 스캔 펄스는 상기 캐리 신호로서 적어도 1단 이후에 구비된 후단 스테이지에 공급되는 것을 특징으로 하는 게이트 쉬프트 레지스터의 구동 방법.

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