KR20180039196A - 게이트 구동 회로와 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 게이트 구동 회로와 이를 이용한 표시장치에 관한 것으로, 스타트 펄스와 시프트 클럭을 입력 받는 시프트 레지스터를 구비한다. 상기 시프트 레지스터는 종속적으로 연결된 스테이지들을 포함한다. 상기 스테이지들 각각은 제1 제어 노드의 전압에 따라 턴-온되어 출력 단자를 충전하여 출력 전압을 제1 하이 전압까지 높이는 제1 트랜지스터, 제2 제어 노드의 전압에 따라 턴-온되어 상기 출력 단자를 방전하여 상기 출력 전압을 제1 로우 전압까지 낮추는 제2 트랜지스터, 및 방전 제어 신호의 펄스에 응답하여 상기 제2 트랜지스터에 이어서 턴-온되어 상기 출력 단자의 전압을 방전시키는 제3 트랜지스터를 포함한다.

Description

게이트 구동 회로와 이를 이용한 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 구동 회로와 이를 이용한 표시장치에 관한 것이다.
표시장치는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동 회로, 데이터 신호에 동기되는 게이트 펄스(또는 스캔 펄스)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동 회로(또는 스캔 구동 회로), 데이터 구동 회로와 게이트 구동 회로를 제어하는 타이밍 콘트롤러 등을 포함한다.
픽셀들 각각은 게이트 펄스에 응답하여 데이터 라인의 전압을 픽셀 전극에 공급하는 박막트랜지스터(Thin Film Transistor, TFT)를 포함할 수 있다. 게이트 펄스는 게이트 하이 전압(Gate High Voltage, VGH)와 게이트 로우 전압(Gate Low Voltage, VGL) 사이에서 스윙한다. 게이트 하이 전압(VGH)은 픽셀 TFT의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 로우 전압(VGH)은 픽셀 TFT의 문턱 전압 보다 낮은 전압으로 설정된다.
최근, 게이트 구동 회로를 픽셀 어레이와 함께 표시패널에 내장하는 기술이 적용되고 있다. 이하에서 표시패널에 내장된 게이트 구동 회로를 "GIP(Gate In Panel) 회로"로 칭하기로 한다. GIP 회로는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stage)을 포함하여 시프트 클럭 타이밍에 맞추어 출력 전압을 시프트(shift)한다.
시프트 레지스터의 스테이지들 각각은 도 1 및 도 2와 같이 Q 노드 전압에 응답하여 출력 단자(OUT(n))를 충전하여 출력 전압을 라이징시키는 풀업 트랜지스터(pull-up transistor, T1), QB 노드 전압에 응답하여 출력 단자(OUT(n))를 방전하여 출력 전압을 폴링(falling)시키는 풀다운 트랜지스터(Pull-down transistor, T2), 및 Q 노드와 QB 노드를 충방전하는 스위치 회로를 포함한다. 출력 단자(OUT(n))는 표시패널의 게이트 라인에 연결된다. 출력 전압은 제n 게이트 펄스로서 게이트 라인에 인가된다.
풀업 트랜지스터(T1)는 Q 노드가 게이트 하이 전압(VGH) 만큼 프리 차징(pre-charging) 된 상태에서 시프트 클럭(GCLK)이 드레인에 입력될 때 시프트 클럭(GCLK)의 VGH까지 출력 단자를 충전한다. 풀다운 트랜지스터(T2)는 QB 전압이 VGH 만큼 충전될 때 출력 단자에 게이트 로우 전압(VGL)을 공급하여 출력 단자의 전압(Vout(n))을 VGL까지 방전시킨다. 스위치 회로는 세트 신호(SET)에 응답하여 Q 노드를 충전하고, 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 스위치 회로는 인버터(Inverter)를 이용하여 Q 노드와 반대로 QB 노드를 충방전한다. 세트 신호(SET)는 스타트 펄스 또는 이전 스테이지로부터 입력된 캐리 신호(carry signal) 일 수 있다. 리셋 신호(RST)는 모든 스테이지들을 동시에 초기화하기 위한 리셋 신호 또는 다음 스테이지로부터 입력된 캐리 신호 일 수 있다.
스위치 회로는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터들을 포함한다. 이러한 트랜지스터들은 직류 게이트 바이어스 스트레스(DC gate bias stress)에 의해 소자 특성이 열화된다. 트랜지스터의 직류 게이트 바이어스 스트레스로 인하여 트랜지스터의 문턱 전압이 시프트(shift)된다. 이러한 트랜지스터의 문턱 전압 시프트 문제는 GIP 회로의 수명 저하, 잔상 등 화질 저하 등을 초래한다.
DC 게이트 바이어스 스트레스는 트랜지스터의 게이트(gate)에 인가되는 직류 전압이 높을수록 그리고 그 인가 시간이 길수록 커진다. 또한, DC 게이트 바이어스 스트레스는 온도가 높을수록 심해진다. 트랜지스터들의 게이트-소스간 전압이 정극성 전압으로 오랜 시간 동안 지속되면 그 트랜지스터의 문턱 전압이 포지티브 게이트 바이어스 스트레스(Positive gate bias stress)에 의해 정극성 방향으로 시프트되고 그 결과, 트랜지스터의 온 전류(On current)가 감소된다. 특히, GIP 회로의 풀다운 트랜지스터(T1)와 같이 QB 노드에 자신의 게이트가 연결된 스위치 소자들은 도 1 및 도 2에서 알 수 있는 바와 같이 게이트 펄스가 발생되는 1 수평 기간을 제외한 1 프레임 기간 내내 VGH 예를 들어 28V의 DC 전압으로 유지되기 때문에 다른 스위치 소자들에 비하여 DC 게이트 바이어스 스트레스에 취약하다. 이를 개선하기 위하여, QB 노드를 두 개로 분리하여 그 QB 노드들을 교대로 구동하는 방안이 고려될 수 있으나 많은 개수의 스위치 소자들과 배선들이 추가되어야 하기 때문에 표시장치의 베젤(bezel) 폭이 증가된다.
GIP 회로는 많은 스위치 소자들을 포함하고 있고 직류 게이트 바이어스 스트레스로 인한 풀업 및 풀다운 트랜지스터의 영향을 줄이기 위하여 그 트랜지스터들을 크게 제작하고 있다. 트랜지스터의 채널 크기가 커지면 트랜지스터의 채널 용량이 커져 전류양이 많아지기 때문에 문턱 전압이 시프트될 때 그 트랜지스터들의 출력이 민감하게 변하지 않는다. 따라서, 두 개의 QB 노드들 각각에 풀다운 트랜지스터들을 연결하면 풀다운 트랜지스터들의 점유 면적으로 인하여 표시장치의 네로우 베젤(Narrow bezel) 설계가 더 어렵다.
본 발명은 GIP 회로의 수명과 표시장치의 화질을 개선하고 네로우 베젤을 구현할 수 있는 게이트 구동 회로와 이를 이용한 표시장치를 제공한다.
본 발명의 게이트 구동 회로는 스타트 펄스와 시프트 클럭을 입력 받는 시프트 레지스터를 구비한다. 상기 시프트 레지스터는 종속적으로 연결된 스테이지들을 포함한다. 상기 스테이지들 각각은 제1 제어 노드의 전압에 따라 턴-온되어 출력 단자를 충전하여 출력 전압을 제1 하이 전압까지 높이는 제1 트랜지스터, 제2 제어 노드의 전압에 따라 턴-온되어 상기 출력 단자를 방전하여 상기 출력 전압을 제1 로우 전압까지 낮추는 제2 트랜지스터, 및 방전 제어 신호의 펄스에 응답하여 상기 제2 트랜지스터에 이어서 턴-온되어 상기 출력 단자의 전압을 방전시키는 제3 트랜지스터를 포함한다. 상기 제3 트랜지스터의 채널 크기와 용량이 상기 제2 트랜지스터 보다 작다.
상기 방전 제어 신호의 펄스는 상기 제2 제어 노드의 스윙폭 보다 낮은 스윙폭을 갖는다.
상기 제2 제어 노드의 전압은 상기 제1 하이 전압과 상기 제1 로우 전압 사이에서 충방전된다. 상기 방전 제어 신호의 펄스가 상기 제1 하이 전압 보다 낮은 제2 하이 전압과, 상기 제1 로우 전압 보다 높은 제2 로우 전압 사이에서 스윙한다.
제n(n은 양의 정수) 스테이지에 공급되는 방전 제어 신호의 펄스는 상기 제n 스테이지로부터 출력되는 제n 출력 전압과 중첩되지 않는다.
상기 방전 제어 신호는 위상이 시프트된 다수의 방전 제어 신호들이 각각 독립적인 배선들을 통해 상기 스테이지들에 분배된다.
상기 게이트 구동 회로는 상기 방전 제어 신호를 시프트하여 상기 시프트 레지스터의 스테이지들에 공급하는 제2 시프트 레지스터를 더 구비한다.
상기 제1 트랜지스터는 제n 시프트 클럭이 입력될 때 턴-온되어 상기 출력 전압을 상기 시프트 클럭의 제1 하이 전압으로 충전한다. 상기 제2 트랜지스터는 상기 제2 제어 노드의 전압이 상기 제1 하이 전압 만큼 충전될 때 턴-온되어 상기 출력 단자를 방전한다. 상기 제3 트랜지스터는 상기 방전 제어 신호의 펄스에 응답하여 턴-온되어 상기 출력 전압의 폴링 에지 이후에 상기 출력 단자를 방전한다.
상기 제2 제어 노드의 전압은 상기 출력 전압의 폴링 에지 이후 1 프레임 기간 동안 상기 제1 로우 전압을 유지한다.
상기 제1 트랜지스터는 상기 제1 제어 노드에 연결된 게이트, 상기 제n 시프트 클럭이 인가되는 제1 전극, 및 상기 출력 단자에 연결된 제2 전극을 포함한다. 상기 제2 트랜지스터는 상기 제2 제어 노드 에 연결된 게이트, 상기 출력 단자에 연결된 제1 전극, 및 상기 제1 로우 전압이 인가되는 제2 전극을 포함한다. 상기 제3 트랜지스터는 상기 방전 제어 신호가 인가되는 게이트, 상기 출력 단자에 연결된 제1 전극, 및 상기 제1 로우 전압이 인가되는 제2 전극을 포함한다.
상기 게이트 구동 회로는 세트 신호에 응답하여 상기 제1 제어 노드를 상기 제1 하이 전압 만큼 프리 차징하는 제4 트랜지스터, 제n+1 시프트 클럭에 응답하여 상기 제2 제어 노드를 충전하는 제5 트랜지스터, 및 리셋 신호에 응답하여 상기 제1 제어 노드를 방전하는 제6 트랜지스터를 더 구비한다.
상기 제4 트랜지스터는 상기 세트 신호가 인가되는 게이트, 상기 제1 하이 전압이 인가되는 제1 전극, 및 상기 제1 제어 노드에 연결된 제2 전극을 포함한다. 상기 제5 트랜지스터는 상기 제n+1 시프트 클럭이 인가되는 게이트, 상기 제1 하이 전압이 인가되는 제1 전극, 및 상기 제1 제어 노드에 연결된 제2 전극을 포함한다. 상기 제6 트랜지스터는 상기 리셋 신호가 인가되는 게이트, 상기 제1 하이 전압이 인가되는 제1 전극, 및 상기 제1 로우 전압이 인가되는 제2 전극을 포함한다.
본 발명의 표시장치는 데이터 라인과 게이트 라인을 포함하는 표시패널, 및
출력 단자를 통해 상기 게이트 라인에 게이트 펄스를 공급하는 게이트 구동회로를 구비한다. 상기 게이트 구동회로는 상기 시프트 레지스터를 구비한다.
본 발명은 게이트 구동부의 시프트 레지스터에서 Q 노드(제1 제어 노드)의 반전 전압을 충전하여 풀다운 트랜지스터를 제어하는 QB 노드를 제거하고, 게이트 펄스의 폴링 에지 이후 일시적으로 충전되는 Qd 노드(제2 제어 노드)의 전압으로 풀다운 트랜지스터를 제어한다. 본 발명은 게이트 펄스의 폴링 에지 이후, 리플과 노이즈를 방지하기 위하여 방전 제어 신호의 펄스로 게이트 라인에 연결된 방전용 트랜지스터를 온/오프 제어한다. 그 결과, 본 발명은 풀다운 트랜지스터의 문턱 전압 시프트를 방지하여 GIP 회로의 수명과 표시장치의 화질을 개선하고 네로우 베젤을 구현할 수 있다.
도 1은 게이트 구동 회로의 시프트 레지스터에 있어서 하나의 스테이지를 개략적으로 보여 주는 도면이다.
도 2는 도 1에서 Q 노드의 전압, QB 노드의 전압 및 출력 전압을 보여 주는 파형도이다.
도 3은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.
도 4는 본 발명의 GIP 회로를 보여 주는 회로도이다.
도 5는 도 4에 도시된 스위치 회로를 상세히 보여 주는 회로도이다.
도 6은 도 4에서 Q 노드의 전압, Qd 노드의 전압 및 출력 전압을 보여 주는 파형도이다.
도 7은 게이트 라인의 리플에 동기되는 방전 제어 신호의 펄스를 보여 주는 파형도이다.
도 8 및 도 9는 본 발명의 제1 실시예에 따른 방전 제어 신호를 보여 주는 도면들이다.
도 10은 본 발명의 제2 실시예에 따른 방전 제어 신호를 보여 주는 도면들이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED Display) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 평판 표시장치의 일 예로서 액정표시장치를 중심으로 설명하지만, 본 발명은 이에 한정되지 않는다. 예컨대, 본 발명은 게이트 구동 회로가 필요한 어떠한 표시장치에도 적용될 수 있다.
본 발명의 게이트 구동 회로에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예 설명에서 트랜지스터의 소스와 드레인은 제1 및 제2 전극으로 칭하기로 한다. 이하의 설명에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다는 것에 주의하여야 한다.
본 발명의 게이트 구동 회로를 구성하는 트랜지스터들은 산화물 반도체를 포함한 트랜지스터, 비정질 실리콘(a-Si)을 포함한 트랜지스터, 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 트랜지스터 중 하나 이상으로 구현될 수 있다.
도 3을 참조하면, 본 발명의 표시장치는 표시패널(PNL)과, 표시패널(PNL)의 픽셀 어레이(pixel array)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동 회로를 구비한다.
표시패널(PNL)은 데이터 라인들(12), 데이터 라인들(12)과 직교하는 게이트 라인들(14), 및 데이트 라인들(12)과 게이트 라인들(14)에 의해 정의된 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이를 포함한다. 입력 영상은 픽셀 어레이에 표시된다.
픽셀 어레이의 픽셀들은 컬러 구현을 위하여, 적색(R), 녹색(G), 및 청색(B) 서브 픽셀들을 포함할 수 있다. 픽셀들 각각은 RGB 서브 픽셀들 이외에 백색(White, W) 서브 픽셀을 더 포함할 수 있다.
표시패널(PNL)의 픽셀 어레이는 TFT 어레이와 컬러 필터 어레이로 나뉘어질 수 있다. 표시패널(PNL)의 하판에 TFT 어레이가 형성될 수 있다. TFT 어레이는 데이터라인들(12)과 게이트라인들(14)의 교차부들에 형성된 TFT들(Thin Film Transistor), 데이터전압을 충전하는 픽셀 전극, 픽셀 전극에 접속되어 데이터 전압을 유지하는 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함하여 입력 영상을 표시한다.
표시패널(PNL)의 상판 또는 하판에 컬러 필터 어레이가 형성될 수 있다. 컬러 필터 어레이는 블랙매트릭스(black matrix), 컬러 필터(color filter) 등을 포함한다. COT(Color Filter on TFT)　또는 TOC(TFT on Color Filter)　모델의 경우에, TFT 어레이와 함께 컬러 필터와 블랙 매트릭스가 하나의 기판 상에 배치될 수 있다.
표시패널(PNL)에 인셀 타입의 터치 센서(In-cell touch sensor)를 활용한 터치 스크린이 구현될 수 있다. 인셀 타임의 터치 센서는 표시패널(PNL)의 픽셀 어레이 내에 내장된다. 터치 센서들은 온셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널(PNL)에 배치될 수도 있다. 터치 센서는 정전 용량 타입의 터치 센서 예를 들면, 상호 용량(mutual capacitance) 센서 또는 자기 용량(Self capacitance) 센서로 구현될 수 있다.
표시패널 구동 회로는 데이터 구동부(SIC)와 게이트 구동 회로를 포함하여 입력 영상의 데이터를 표시패널(100)의 픽셀들에 기입한다.
데이터 구동부(SIC)는 하나 이상의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC는 COF(Chip on film) 상에 실장되어 표시패널(PNL)과 PCB(Printed Circuit Board) 사이에 연결될 수 있다. 소스 드라이브 IC(SIC)는 COG(Chip on glass) 공정으로 표시패널(PNL)의 기판 상에 직접 접착될 수도 있다.
데이터 구동부(SIC)는 타이밍 콘트롤러(Timing controller, TCON)로부터 수신되는 입력 영상의 디지털 비디오 데이터를 감마보상전압으로 변환하여 데이터전압을 출력한다. 데이터 구동부(SIC)로부터 출력된 데이터전압은 데이터 라인들(12)에 공급된다. 데이터 구동부(SIC)와 데이터 라인들(12) 사이에 도시하지 않은 멀티플렉서(Multiplexer)가 배치될 수 있다. 멀티플렉서는 타이밍 콘트롤러(TCON)의 제어 하에 데이터 구동부(SIC)로부터 입력되는 데이터 전압을 데이터 라인들(12)에 분배한다. 1:3 멀티플렉서의 경우에, 멀티플렉서는 데이터 구동부(SIC)의 한 개 출력 채널을 통해 입력되는 데이터 전압을 시분할하여 두 개의 데이터 라인들로 시분할 공급한다. 1:3 멀티플렉서를 사용하면, 데이터 구동부(SIC)의 채널 수를 1/3로 줄일 수 있다.
게이트 구동 회로는 레벨 시프터(Level shifter, LS)와 GIP 회로(18A, 18B)를 포함한다. 레벨 시프터(LS)는 타이밍 콘트롤러(TCON)와 GIP 회로(18A, 18B) 사이에 배치된다. GIP 회로(18A, 18B)는 TFT 어레이와 함께 동일 기판 상에 직접 형성될 수 있다.
GIP 회로(18A, 18B)는 시프트 레지스터를 포함한다. GIP 회로(18A, 18B)는 픽셀 어레이 밖에서 표시패널(PNL)의 일측 가장자리의 베젤(Bezel, BZ)에 형성되거나 양측 가장자리의 베젤(BZ)에 형성될 수 있다. 레벨 시프터(LS)는 게이트 타이밍 제어 신호의 스윙폭을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 크게 하여 GIP 회로(18A, 18B)로 출력한다. 게이트 타이밍 제어 신호 중에서 방전 제어 신호(Qbm)의 전압은 VGH 보다 낮은 전압으로 GIP 회로(18A, 18B)에 공급될 수 있다.
GIP 회로(18A, 18B)는 시프트 클럭(GCLK)에 따라 게이트 펄스를 시프트하여 게이트 라인들(14)에 게이트 펄스를 순차적으로 공급한다. 게이트 펄스는 VGH와 VGL 사이에서 스윙한다. VGH는 픽셀의 TFT 문턱 전압 보다 높은 전압이다. VGL은 VGH 보다 낮고, 픽셀의 TFT 문턱 전압 보다 낮은 전압이다. 픽셀의 TFT들은 게이트 펄스의 VGH에 응답하여 턴-온(turn-on)되어 데이터 라인(12)으로부터의 데이터 전압을 픽셀 전극에 공급한다.
GIP 회로(18A, 18B)의 시프트 레지스터는 도 9와 같이 종속적으로 접속(cascade connection)되어 시프트 클럭(GCLK) 타이밍에 맞추어 게이트 펄스를 시프트하는 스테이지들을 포함한다. 스테이지들 각각은 게이트 라인들(14)에 게이트 펄스를 순차적으로 공급하고, 캐리 신호(Carry signal)를 다른 스테이지로 전달한다. 게이트 펄스와 캐리 신호는 스테이지 각각에서 하나의 출력 단자를 통해 출력되는 같은 신호이거나 스테이지 각각에서 두 개의 출력 단자를 통해 분리될 수 있다.
타이밍 콘트롤러(TCON)는 도시하지 않은 호스트 시스템으로부터 수신되는 입력 영상의 디지털 비디오 데이터를 데이터 구동부(SIC)로 전송한다. 타이밍 콘트롤러(TCON)는 입력 영상 데이터에 동기하여 수신되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받아 데이터 구동부(SIC)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, GIP 회로(18A, 18B)의 동작 타이밍을 동작 타이밍을 제어시키기 위한 게이트 타이밍 제어신호를 출력한다.
게이트 타이밍 제어신호는 스타트 펄스(VST), 시프트 클럭(Gate Shift Clock, GCLK), 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 출력 인에이블신호(Gate Output Enable, GOE)는 생략될 수 있다. 게이트 타이밍 제어신호는 게이트 펄스 이후에 게이트 라인들의 전압을 방전하기 위한 방전 제어 신호(Qbm)를 더 포함한다. 스타트 펄스(VST)는 GIP 회로(18A, 18B)의 제1 스테이지에서 VST 단자에 입력되어 1 프레임 기간에서 가장 먼저 발생하는 제1 게이트 펄스의 출력 타이밍을 제어한다. 시프트 클럭(GCLK)은 GIP 회로(18A, 18B)의 스테이지들 각각에서 게이트 펄스의 출력 타이밍을 제어하여 게이트 펄스의 시프트 타이밍을 제어한다. 방전 제어 신호(Qbm)는 게이트 라인들(14) 각각에서 게이트 펄스 이후에 발생되어 게이트 펄스 이후 게이트 라인들(14)의 방전 타이밍을 제어한다.
호스트 시스템은 텔레비전 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터를 표시패널(100)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(TCON)으로 전송한다. 호스트 시스템은 도시하지 않은 터치 센싱회로로부터 수신된 터치 입력의 좌표 정보와 연계된 응용 프로그램을 실행한다.
도 4는 본 발명의 GIP 회로를 보여 주는 회로도이다. 도 5는 도 4에 도시된 스위치 회로를 상세히 보여 주는 회로도이다. 도 6은 도 4에서 Q 노드의 전압, Qd 노드의 전압 및 출력 전압을 보여 주는 파형도이다.
도 4 내지 도 6을 참조하면, GIP 회로(18A, 18B)의 시프트 레지스터는 종속적으로 접속된 스테이지들을 포함한다. 제n(n은 양의 정수) 스테이지는 Q 노드(또는 제1 제어 노드)의 전압에 응답하여 출력 단자(OUT(n))를 충전하여 제n 출력 전압(Vout(n))을 라이징시키는 제1 트랜지스터(Tu), Qd 노드(또는 제2 제어 노드) 전압에 응답하여 출력 단자(OUT(n))를 방전하여 제n 출력 전압(Vout(n))을 폴링시키는 제2 트랜지스터(Td), 및 방전 제어 신호(Qbm)에 응답하여 출력 단자의 전압을 방전하는 제3 트랜지스터(Tds), 및 Q 노드와 Qd 노드를 충방전하는 스위치 회로(30)를 포함한다. 출력 단자(OUT(n))는 표시패널의 제n 게이트 라인에 연결된다. 제n 출력 전압(Vout(n))은 제n 게이트 펄스로서 제n 게이트 라인에 인가된다.
Q 노드(또는 제1 제어 노드)는 세트 신호(SET)에 응답하여 VGH 만큼 프리 차징(pre-charging)되어 제1 트랜지스터(Tu)의 게이트를 충전한다. 세트 신호(SET)는 스타트 펄스 또는 앞단 스테이지로부터의 캐리 신호일 수 있다. Q 노드가 프리 차징된 상태에서 제n 시프트 클럭(GCLK(n))이 입력될 때 제1 트랜지스터(Tu)의 게이트와 드레인 사이의 기생 용량을 통해 Q 노드가 부트스트래핑(bootstrap)된다. Q 노드의 전압이 부트스트래핑으로 2VGH 만큼 상승될 때, 제1 트랜지스터(Tu)가 턴-온(turn-on)되어 출력 단자(OUT(n))가 제n 시프트 클럭(GCLK(n))의 VGH로 충전되어 제n 게이트 펄스가 출력되기 시작한다. 제1 트랜지스터(Tu)는 풀업 트랜지스터이다. 제1 트랜지스터(Tu)는 Q 노드에 연결된 게이트, 제1 CLK 단자에 연결된 제1 전극, 및 출력 단자(OUT(n))를 통해 제n 게이트 라인에 연결된 제2 전극을 포함한다. 제n 시프트 클럭(GCLK(n))은 제1 CLK 단자를 통해 제1 트랜지스터(Tu)에 공급된다. Q 노드는 리셋 신호(RST)가 발생될 때 방전된다. 리셋 신호(RST)는 모든 스테이지들을 동시에 초기화하기 위한 리셋 신호 또는 다음 스테이지로부터 입력된 캐리 신호일 수 있다.
Qd 노드(또는 제2 제어 노드)는 제n 시프트 클럭(GCLK(n))에 이어서 발생되는 제n+1 시프트 클럭(GCLK(n+1))이 발생될 때 VGH 만큼 충전된다. 제n+1 시프트 클럭(GCLK(n+1))은 제n 게이트 펄스의 폴링에지에서 라이징된다. Qd 노드(또는 제2 제어 노드)가 VGH 전압으로 충전될 때 제2 트랜지스터(Td)가 턴-온된다. 제2 트랜지스터(Td)는 제n 게이트 펄스의 폴링 에지에서 출력 단자(OUT(n))의 전압(Vout(n))을 VGL까지 방전하는 풀다운 트랜지스터이다. 제2 트랜지스터(Td)는 Qd 노드에 연결된 게이트, 출력 단자(OUT(n))를 통해 제n 게이트 라인에 연결된 제1 전극, 및 VGL 단자에 연결된 제2 전극을 포함한다. VGL은 VGL 단자에 인가된다.
제n+1 시프트 클럭(GCLK(n+1))은 제n 시프트 클럭(GCLK(n))의 역위상으로 발생되는 클럭일 수 있다. 픽셀의 충전 시간을 길게 하기 위하여, 게이트 펄스는 중첩될 수 있다. 이 경우, 제n 시프트 클럭(GCLK(n))과 제n+1 시프트 클럭(GCLK(n+1)) 사이에 이 클럭들(GCLK(n), GCLK(n+1))과 중첩되는 하나 이상의 시프트 클럭이 발생될 수 있다.
Qd 노드는 제n 게이트 펄스의 폴링 에지에서 출력 단자(OUT(n))의 전압을 방전시키기 위하여 일시적으로 충전된 후, 제n 게이트 펄스의 폴링 에지 이후 1 프레임 기간 동안 VGL을 유지한다. 따라서, 제2 트랜지스터(Td)는 DC 게이트 바이어스 스트레스가 현저히 저감된다. 이에 비하여, 기존의 QB 노드는 게이트 펄스 이후 1 프레임 기간 동안 VGH로 충전되어 있으므로 풀다운 트랜지스터의 DC 게이트 바이어스 스트레스가 클 수 밖에 없다. 본 발명은 제2 트랜지스터(Td)의 문턱 전압 시프트가 없기 때문에 GIP 회로(18A, 18B)의 수명과 화질을 개선할 수 있을 뿐 아니라, 제2 트랜지스터(Td)를 작은 크기로 형성할 수 있어 베젤 크기를 줄일 수 있다.
방전 제어 신호(Qbm)는 제n 게이트 펄스의 폴링 에지 이후 발생되는 하나 이상의 펄스를 포함한다. 제3 트랜지스터(Tds)는 방전 제어 신호(Qbm)의 펄스에 응답하여 제2 트랜지스터(Td)에 이어서 턴-온되어 출력 단자(OUT(n))의 전압을 방전한다. 제3 트랜지스터(Tds)가 턴-온될 때, 출력 단자(OUT(n))는 VGL 단자에 연결되어 VGL까지 방전된다. 제3 트랜지스터(Tds)는 방전 제어 신호(Qbm)가 인가되는 게이트, 출력 단자(OUT(n))를 통해 제n 게이트 라인에 연결된 제1 전극, 및 VGL 단자에 연결된 제2 전극을 포함한다.
스위치 회로(30)는 세트 신호(SET)에 응답하여 Q 노드를 충전하고, 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 그리고 스위치 회로(30)는 제n+1 시프트 클럭(GCLK(n+1))에 응답하여 Qd 노드를 충전한다.
스위치 회로(30)는 도 5에 도시된 바와 같이, 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 등을 포함한다. 스위치 회로(30)는 도 5에 한정되지 않는다. 예컨대, GIP 회로(18A, 18B)의 동작 안정성을 위하여 트랜지스터들이 더 추가될 수 있다.
제4 트랜지스터(T4)는 세트 신호(SET)에 응답하여 Q 노드를 프리 차징한다. 제4 트랜지스터(T4)는 SET 단자를 통해 세트 신호(SET)가 인가되는 게이트, VGH 단자에 연결된 제1 전극, 및 Q 노드에 연결된 제2 전극을 포함한다. VGH는 VGH 단자에 인가된다.
제5 트랜지스터(T5)는 제n+1 시프트 클럭(GCLK(n+1))에 응답하여 Qd 노드를 충전한다. 제5 트랜지스터(T5)는 제2 CLK 단자에 연결된 게이트, VGH 단자에 연결된 제1 전극, 및 Q 노드에 연결된 제2 전극을 포함한다. VGH는 VGH 단자에 인가된다. 제n+1 시프트 클럭(GCLK(n+1))는 제2 CLK 단자를 통해 제5 트랜지스터(T5)에 인가된다.
제6 트랜지스터(T6)는 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 제6 트랜지스터(T6)는 RST 단자를 통해 리셋 신호(RST)가 인가되는 게이트, VGH 단자에 연결된 제1 전극, 및 VGL 단자에 연결된 제2 전극을 포함한다.
제1 및 제2 트랜지스터(Tu, Td)는 게이트 펄스 이후에 오프 상태를 유지한다. 따라서, 게이트 라인들 각각은 게이트 펄스 이후에 플로팅(floating) 상태이므로 기생 용량을 통해 다른 신호의 영향을 받아 리플(ripple)과 노이즈에 취약하다. 방전 제어 신호(Qbm)의 펄스는 도 7과 같이 게이트 펄스 이후 게이트 라인에서 발생될 수 있는 리플과 노이즈와 동기된다. 방전 제어 신호(Qbm)의 펄스가 발생될 때마다 제3 트랜지스터(Tds)가 턴-온되어 게이트 라인이 방전되기 때문에 게이트 펄스 이후 게이트 라인의 리플 및 노이즈가 방지될 수 있다. 리플은 사전 실험을 통해 측정될 수 있다. 이 실험은 게이트 펄스 이후 게이트 라인의 플로팅(floating) 상태에서 게이트 라인 각각에서 리플이 발생되는 시간과 전압을 측정한다. 방전 제어 신호(Qbm)의 펄스간 지연 시간(tm)은 게이트 라인의 리플 및 노이즈 발생 빈도에 따라 결정될 수 있다. 다른 방법으로, 표시장치가 정상 구동할 때 게이트 라인 또는 더미 게이트 라인의 전압을 실시간 측정하여 리플 및 노이즈가 검출될 때마다 방전 제어 신호가 발생될 수 있다.
게이트 펄스 이후 게이트 라인의 전압이 VGL로 유지된다. 게이트 펄스 이후 게이트 라인에서 요구되는 전압 및 전류가 낮다. 이로 인하여, 제3 트랜지스터(Tds)는 제2 트랜지스터(Td) 보다 훨씬 작은 채널 크기로 제작될 수 있고, 방전 제어 신호(Qbm)의 펄스가 Qd 노드 전압의 보다 낮은 스윙폭으로 발생될 수 있다. Qd 노드의 전압은 VGH와 VGL 사이에서 충방전된다. 게이트 라인에 인가되는 게이트 펄스는 VGH와 VGL 사이에서 스윙한다. 방전 제어 신호(Qbm)의 펄스는 VGH 보다 낮은 Vh과, VGL 보다 높은 Vl 사이에서 스윙하는 전압으로 발생될 수 있다. VGH, VGL, Vh, Vl은 VGH=28V, VGL=-5V, Vh=3V, Vl=-3V일 수 있다.
제3 트랜지스터(Tds)의 채널 크기가 작으면 제3 트랜지스터(Tds)를 통해 흐르는 전류양작 작고 필용한 용량(capacitance)도 작다. 제3 트랜지스터(Tds)의 크기가 작기 때문에 제3 트랜지스터(Tds)로 인한 베젤 크기의 증가는 거의 없다.
방전 제어 신호(Qbm)는 도 8 및 도 9에 도시된 바와 같이 별도의 Qbm 배선들을 통해 시프트 레지스터의 스테이지들(S1~S8)에 인가될 수 있다. 다른 방법으로, 도 10에 도시된 바와 같이 하나의 방전 제어 신호(Qbm)가 시프트 레지스터(SR2)를 통해 시프트되어 게이트 펄스를 출력하는 시프트 레지스터(SR1)에 공급될 수도 있다.
도 8 및 도 9는 본 발명의 제1 실시예에 따른 방전 제어 신호를 보여 주는 도면들이다.
도 8 및 도 9를 참조하면, 위상이 다른 방전 제어 신호들(Qbm1, Qbm2) 각각이 독립적인 Qbm 배선들을 통해 GIP 회로(18A, 18B)의 시프트 레지스터에 인가될 수 있다. 시프트 클럭들(GCLK1~GCLK4)는 CLK 배선들을 통해 GIP 회로(18A, 18B)의 시프트 레지스터에 인가될 수 있다.
시프트 레지스터는 종속적으로 접속된 스테이지들(S1~S8)을 포함한다. 스테이지들(S1~S8) 각각은 도 4 및 도 5와 같이 구현된다. 스타트 펄스(VST)는 시프트 레지스터에서 제1 출력 전압(Vout1)을 발생하는 제1 스테이지(S1)에 인가된다. 스테이지들(S1~S8)은 시프트 클럭(GCLK1~GCLK4)에 응답하여 출력 전압 즉, 게이트 펄스를 시프트한다.
시프트 클럭(GCLK1~GCLK4)은 도시된 바와 같이 4 상(phase) 클럭일 수 있으나, 이에 한정되지 않는다. 예컨대, 시프트 클럭(GCLK1~GCLK4)은 N(N은 2 이상 8 이하의 양의 정수) 상 클럭일 수 있다.
방전 제어 신호들(Qbm1, Qbm2)의 펄스는 게이트 펄스와 중첩(overlap)되지 않도록 스테이지들(S1~S8)에 분배된다. 예를 들어, 제n 스테이지에 입력되는 방전 제어 신호의 펄스는 제n 스테이지로부터 출력되는 제n 게이트 펄스와 중첩되지 않는다. 제n 스테이지에 입력되는 방전 제어 신호의 펄스가 제n 게이트 펄스와 중첩되면, 제n 게이트 펄스가 VGH에 도달하기 전에 방전 제어 신호의 펄스로 인하여 방전될 수 있다.
제1 방전 제어 신호(Qbm1)는 제1 Qbm 배선을 통해 기수 번째 스테이지들(S1, S3, …, S7)에 인가되고, 제2 방전 제어 신호(Qbm2)는 제2 Qbm 배선을 토해 우수 번째 스테이지들(S2, S4, …, S8)에 인가된다. 제2 방전 제어 신호(Qbm2)는 제1 방전 제어 신호(Qm2)와 다른 위상으로 발생된다. 방전 제어 신호들은 도 8 및 도 9에 한정되지 않는다. 예를 들어, 방전 제어 신호는 도 10과 같이 위상이 순차적으로 시프트된 제N 상 신호로 분리되어 N 개의 Qbm 배선들을 통해 스테이지들(S1~S8)에 분배될 수 있다.
도 10은 본 발명의 제2 실시예에 따른 방전 제어 신호를 보여 주는 도면들이다.
도 10을 참조하면, GIP 회로(18A, 18B)는 게이트 펄스를 출력하는 제1 시프트 레지스터(SR1)와, 방전 제어 신호(Qbm)를 출력하는 제2 시프트 레지스터(SR2)를 포함한다.
제1 시프트 레지스터(SR1)는 도 4 및 도 5와 같은 스테이지 회로가 종속적으로 접속된다. 제1 시프트 레지스터(SR1)는 스타트 펄스(VST)를 입력 받아 시프트 클럭(GCLK(A))의 타이밍에 맞추어 스타트 펄스(VST)를 시프트함으로써 게이트 라인들(14)에 게이트 펄스를 순차적으로 공급한다. 시프트 클럭(GCLK(A))은 위상이 순차적으로 시프트되는 N상 클럭일 수 있다.
제2 시프트 레지스터(SR2)는 방전 제어 신호(Qbm)을 스타트 펄스로서 입력 받고, 시프트 클럭(GCLK(B))을 입력 받는다. 제2 시프트 레지스터(SR2)는 방전 제어 신호(Qbm)를 시프트 클럭(GCLK(B))의 타이밍에 맞추어 시프트함으로써 게이트 펄스와 동기되어 순차적으로 지연되는 방전 제어 신호들(Qbm1~Qbm8)을 출력한다. 방전 제어 신호들(Qbm1~Qbm8)은 도 4 및 도 5와 같이 제1 시프트 레지스터(SR1)의 제3 트랜지스터들(Tds)의 게이트에 인가된다. 시프트 클럭(GCLK(B))은 위상이 순차적으로 시프트되는 N상 클럭일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
SIC : 데이터 구동 회로 18A, 18B : GIP 회로(게이트 구동 회로)
TCON : 타이밍 콘트롤러 PNL : 표시패널
SR1, SR2 : 시프트 레지스터 VST : 스타트 펄스
GCLK, GCLK1~4, GCLK(A), GCLK(B) : 시프트 클럭
Qbm, Qbm1~Qbm8 : 방전 제어 신호

Claims (15)

  1. 스타트 펄스와 시프트 클럭을 입력 받는 시프트 레지스터를 구비하고,
    상기 시프트 레지스터는 종속적으로 연결된 스테이지들을 포함하고,
    상기 스테이지들 각각은,
    제1 제어 노드의 전압에 따라 턴-온되어 출력 단자를 충전하여 출력 전압을 제1 하이 전압까지 높이는 제1 트랜지스터;
    제2 제어 노드의 전압에 따라 턴-온되어 상기 출력 단자를 방전하여 상기 출력 전압을 제1 로우 전압까지 낮추는 제2 트랜지스터; 및
    방전 제어 신호의 펄스에 응답하여 상기 제2 트랜지스터에 이어서 턴-온되어 상기 출력 단자의 전압을 방전시키는 제3 트랜지스터를 포함하고,
    상기 제3 트랜지스터의 채널 크기와 용량이 상기 제2 트랜지스터 보다 작은 게이트 구동 회로.
  2. 제 1 항에 있어서,
    상기 방전 제어 신호의 펄스는 상기 제2 제어 노드의 스윙폭 보다 낮은 스윙폭을 갖는 게이트 구동 회로.
  3. 제 2 항에 있어서,
    상기 제2 제어 노드의 전압은 상기 제1 하이 전압과 상기 제1 로우 전압 사이에서 충방전되고,
    상기 방전 제어 신호의 펄스가 상기 제1 하이 전압 보다 낮은 제2 하이 전압과, 상기 제1 로우 전압 보다 높은 제2 로우 전압 사이에서 스윙하는 게이트 구동 회로.
  4. 제 3 항에 있어서,
    제n(n은 양의 정수) 스테이지에 공급되는 방전 제어 신호의 펄스가 상기 제n 스테이지로부터 출력되는 제n 출력 전압과 중첩되지 않는 게이트 구동 회로.
  5. 제 1 항에 있어서,
    상기 방전 제어 신호는
    위상이 시프트된 다수의 방전 제어 신호들이 각각 독립적인 배선들을 통해 상기 스테이지들에 분배되는 게이트 구동 회로.
  6. 제 1 항에 있어서,
    상기 방전 제어 신호를 시프트하여 상기 시프트 레지스터의 스테이지들에 공급하는 제2 시프트 레지스터를 더 구비하는 게이트 구동 회로.
  7. 제 4 항에 있어서,
    상기 제1 트랜지스터는 제n 시프트 클럭이 입력될 때 턴-온되어 상기 출력 전압을 상기 시프트 클럭의 제1 하이 전압으로 충전하고,
    상기 제2 트랜지스터는 상기 제2 제어 노드의 전압이 상기 제1 하이 전압 만큼 충전될 때 턴-온되어 상기 출력 단자를 방전하고,
    상기 제3 트랜지스터는 상기 방전 제어 신호의 펄스에 응답하여 턴-온되어 상기 출력 전압의 폴링 에지 이후에 상기 출력 단자를 방전하는 게이트 구동 회로.
  8. 제 7 항에 있어서,
    상기 제2 제어 노드의 전압은 상기 출력 전압의 폴링 에지 이후 1 프레임 기간 동안 상기 제1 로우 전압을 유지하는 게이트 구동 회로.
  9. 제 7 항에 있어서,
    상기 제1 트랜지스터는 상기 제1 제어 노드에 연결된 게이트, 상기 제n 시프트 클럭이 인가되는 제1 전극, 및 상기 출력 단자에 연결된 제2 전극을 포함하고,
    상기 제2 트랜지스터는 상기 제2 제어 노드 에 연결된 게이트, 상기 출력 단자에 연결된 제1 전극, 및 상기 제1 로우 전압이 인가되는 제2 전극을 포함하며,
    상기 제3 트랜지스터는 상기 방전 제어 신호가 인가되는 게이트, 상기 출력 단자에 연결된 제1 전극, 및 상기 제1 로우 전압이 인가되는 제2 전극을 포함하는 게이트 구동 회로.
  10. 제 9 항에 있어서,
    세트 신호에 응답하여 상기 제1 제어 노드를 상기 제1 하이 전압 만큼 프리 차징하는 제4 트랜지스터;
    제n+1 시프트 클럭에 응답하여 상기 제2 제어 노드를 충전하는 제5 트랜지스터; 및
    리셋 신호에 응답하여 상기 제1 제어 노드를 방전하는 제6 트랜지스터를 더 구비하는 게이트 구동 회로.
  11. 제 10 항에 있어서,
    상기 제4 트랜지스터는 상기 세트 신호가 인가되는 게이트, 상기 제1 하이 전압이 인가되는 제1 전극, 및 상기 제1 제어 노드에 연결된 제2 전극을 포함하고,
    상기 제5 트랜지스터는 상기 제n+1 시프트 클럭이 인가되는 게이트, 상기 제1 하이 전압이 인가되는 제1 전극, 및 상기 제1 제어 노드에 연결된 제2 전극을 포함하며,
    상기 제6 트랜지스터는 상기 리셋 신호가 인가되는 게이트, 상기 제1 하이 전압이 인가되는 제1 전극, 및 상기 제1 로우 전압이 인가되는 제2 전극을 포함하는 게이트 구동 회로.
  12. 데이터 라인과 게이트 라인을 포함하는 표시패널; 및
    출력 단자를 통해 상기 게이트 라인에 게이트 펄스를 공급하는 게이트 구동회로를 구비하고,
    상기 게이트 구동회로는,
    스타트 펄스와 시프트 클럭을 입력 받는 시프트 레지스터를 구비하고,
    상기 시프트 레지스터는 종속적으로 연결된 스테이지들을 포함하고,
    상기 스테이지들 각각은,
    제1 제어 노드의 전압에 따라 턴-온되어 게이트 라인에 연결된 출력 단자를 충전하여 출력 전압을 제1 하이 전압까지 높이는 제1 트랜지스터;
    제2 제어 노드의 전압에 따라 턴-온되어 상기 출력 단자를 방전하여 상기 출력 전압을 제1 로우 전압까지 낮추는 제2 트랜지스터; 및
    방전 제어 신호의 펄스에 응답하여 상기 제2 트랜지스터에 이어서 턴-온되어 상기 출력 단자의 전압을 방전시키는 제3 트랜지스터를 포함하고,
    상기 제3 트랜지스터의 채널 크기와 용량이 상기 제2 트랜지스터 보다 작은 표시장치.
  13. 제 12 항에 있어서,
    상기 방전 제어 신호의 펄스는 상기 제2 제어 노드의 스윙폭 보다 낮은 스윙폭을 갖는 표시장치.
  14. 제 13 항에 있어서,
    상기 제2 제어 노드의 전압은 상기 제1 하이 전압과 상기 제1 로우 전압 사이에서 충방전되고,
    상기 방전 제어 신호의 펄스가 상기 제1 하이 전압 보다 낮은 제2 하이 전압과, 상기 제1 로우 전압 보다 높은 제2 로우 전압 사이에서 스윙하는 표시장치.
  15. 제 14 항에 있어서,
    제n(n은 양의 정수) 스테이지에 공급되는 방전 제어 신호의 펄스가 상기 제n 스테이지로부터 출력되는 제n 출력 전압과 중첩되지 않는 표시장치.
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