KR101926522B1 - 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치 - Google Patents

게이트 쉬프트 레지스터 및 이를 이용한 표시 장치 Download PDF

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Abstract

본 발명은 오작동을 방지하여 동작 신뢰성을 높일 수 있는 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치에 관한 것으로, 순방향 쉬프트 모드시 스캔 펄스를 순차적으로 출력하고, 역방향 쉬프트 모드시 상기 스캔 펄스를 역순차적으로 출력하는 다수의 스테이지를 포함하고; 상기 다수의 스테이지는 이전단 스테이지의 캐리 신호 및 다음단 스테이지의 캐리 신호에 응답하여 순방향 전압 또는 역방향 전압을 출력함으로써 스캔 방향을 제어하는 스캔 방향 제어부와; 상기 스캔 방향 제어부의 출력 전압에 따라 제 1 내지 제 3 노드의 전압을 제어하는 노드 제어부와; 상기 제 1 내지 제 3 노드의 전압 상태에 따라 상기 스캔 펄스를 출력하는 출력부를 구비하고; 상기 순방향 전압 및 상기 역방향 전압은 서로 위상 반전되며 게이트 하이 전압 및 게이트 로우 전압이 반복되는 펄스 형태의 전압이고; 상기 다수의 스테이지는 상기 순방향 전압 및 상기 역방향 전압이 교번적으로 인가되는 것을 특징으로 한다.

Description

게이트 쉬프트 레지스터 및 이를 이용한 표시 장치{GATE SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 오작동을 방지하여 동작 신뢰성을 높일 수 있는 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치에 관한 것이다.
최근, 양방향 쉬프트 동작이 가능한 게이트 쉬프트 레지스터가 제안된 바 있다. 양방향 게이트 쉬프트 레지스터에 구비된 다수의 스테이지는 순방향 쉬프트 모드시 첫 번째 스테이지로부터 마지막 번째 스테이지 방향으로 스캔 펄스를 출력하고, 역방향 쉬프트 모드시 마지막 번째 스테이지로부터 첫 번째 스테이지 방향으로 스캔 펄스를 출력한다.
다수의 스테이지 각각은 도 1에 도시된 바와 같이, Q 노드(Q)의 전압 상태에 따라 클럭 신호(CLK)를 스캔 펄스(VOUT)로서 출력하는 풀업 박막 트랜지스터(이하, TFT)(TU)와, 순방향 게이트 스타트 펄스(GSP_F) 또는 이전단 스테이지로부터 제공된 캐리 신호에 응답하여 순방향 전압(VDD_F)을 Q 노드(Q)에 공급하는 제 1 TFT(T1)와, 역방향 게이트 스타트 펄스(GSP_R) 또는 다음단 스테이지로부터 제공된 캐리 신호에 응답하여 역방향 전압(VDD_R)을 Q 노드(Q)에 공급하는 제 2 TFT(T2)를 포함한다. 여기서, 순방향 전압(VDD_F) 및 역방향 전압(VDD_R)은 순방향 쉬프트 모드인지 또는 역방향 쉬프트 모드인지에 따라 가변되는 전압이며, 해당 쉬프트 모드 기간 동안에는 고정적인 값을 갖는다. 즉, 순방향 전압(VDD_F)은 순방향 쉬프트 모드에서 게이트 하이 전압(VGH)으로 설정되고 역방향 쉬프트 모드에서 게이트 로우 전압(VGL)으로 설정된다. 그리고 역방향 전압(VDD_R)은 순방향 쉬프트 모드에서 게이트 로우 전압(VGL)으로 설정되고 역방향 쉬프트 모드에서 게이트 하이 전압(VGH)으로 설정된다.
그런데, 상기와 같은 양방향 게이트 쉬프트 레지스터는 다음과 같은 문제점이 있다. 제 1 및 제 2 TFT(T1, T2)는 1 프레임 기간 중에서 Q 노드(Q)가 프리 차징되는 일부 기간을 제외하고는 대부분의 기간 동안 턴-오프 되어, 게이트 바이어스 스트레스(Gate bias stress)가 누적된다. 게이트 바이어스 스트레스가 누적된 제 1 및 제 2 TFT(T1, T2)는 소스-드레인 전극 간에 누설 전류 패스를 형성한다. 즉, 제 1 TFT(T1)는 순방향 쉬프트 모드시 소스-드레인 전극 간의 전압차가 약 25V가 됨에 따라 누설 전류 패스를 형성하고, 제 2 TFT(T2)는 역방향 쉬프트 모드시 소스-드레인 전극 간의 전압차가 약 25V가 됨에 따라 누설 전류 패스를 형성한다. 제 1 및 제 2 TFT(T1, T2)에서 소스-드레인 전극 간의 누설 전류 패스는 Q 노드(Q)의 전압 레벨에 영향을 미쳐 양방향 쉬프트 레지스터의 오작동을 초래하고, 결과적으로는 동작 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 오작동을 방지하여 동작 신뢰성을 높일 수 있는 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명의 제 1 실시 예에 따른 게이트 쉬프트 레지스터는 순방향 쉬프트 모드시 스캔 펄스를 순차적으로 출력하고, 역방향 쉬프트 모드시 상기 스캔 펄스를 역순차적으로 출력하는 다수의 스테이지를 포함하고; 상기 다수의 스테이지는 이전단 스테이지의 캐리 신호 및 다음단 스테이지의 캐리 신호에 응답하여 순방향 전압 또는 역방향 전압을 출력함으로써 스캔 방향을 제어하는 스캔 방향 제어부와; 상기 스캔 방향 제어부의 출력 전압에 따라 제 1 내지 제 3 노드의 전압을 제어하는 노드 제어부와; 상기 제 1 내지 제 3 노드의 전압 상태에 따라 상기 스캔 펄스를 출력하는 출력부를 구비하고; 상기 순방향 전압 및 상기 역방향 전압은 서로 위상 반전되며 게이트 하이 전압 및 게이트 로우 전압이 반복되는 펄스 형태의 전압이고; 상기 다수의 스테이지는 상기 순방향 전압 및 상기 역방향 전압이 교번적으로 인가되는 것을 특징으로 한다.
상기 순방향 전압 및 상기 역방향 전압은 1 수평 기간마다 상기 게이트 하이 전압과 상기 게이트 로우 전압이 반복되는 것을 특징으로 한다.
상기 스캔 방향 제어부는 상기 이전단 스테이지의 캐리 신호에 응답하여 상기 순방향 전압 또는 상기 역방향 전압을 상기 제 1 노드에 공급하는 제 1 스위칭 소자와; 상기 다음단 스테이지의 캐리 신호에 응답하여 상기 순방향 전압 또는 상기 역방향 전압을 상기 제 1 노드에 공급하는 제 2 스위칭 소자를 포함하는 것을 특징으로 한다.
상기 노드 제어부는 상기 제 2 노드의 전압 상태에 따라 상기 제 1 노드의 전압을 기저 전압으로 방전시키는 제 3 스위칭 소자와; 제 1 교류 전압의 전압 상태에 따라 상기 제 1 교류 전압을 상기 제 2 노드에 공급하는 제 4 스위칭 소자와; 상기 제 1 노드의 전압 상태에 따라 상기 제 2 노드의 전압을 상기 기저 전압으로 방전시키는 제 5 스위칭 소자와; 제 2 교류 전압의 전압 상태에 따라 상기 제 2 교류 전압을 상기 제 2 노드의 전압을 상기 기저 전압으로 방전시키는 제 6 스위칭 소자와; 상기 제 3 노드의 전압 상태에 따라 상기 제 1 노드의 전압을 상기 기저 전압으로 방전시키는 제 7 스위칭 소자와; 상기 제 2 교류 전압의 전압 상태에 따라 상기 제 2 교류 전압을 상기 제 3 노드에 공급하는 제 8 스위칭 소자와; 상기 제 1 노드의 전압 상태에 따라 상기 제 3 노드의 전압을 상기 기저 전압으로 방전시키는 제 9 스위칭 소자와; 상기 제 1 교류 전압 상태에 따라 상기 제 3 노드의 전압을 상기 기저 전압으로 방전시키는 제 10 스위칭 소자를 포함하는 것을 특징으로 한다.
상기 출력부는 상기 제 1 노드의 전압 상태에 따라 입력된 클럭 펄스를 출력단으로 공급하는 풀업 스위칭 소자와; 상기 제 2 노드의 전압 상태에 따라 상기 출력단의 전압을 기저 전압으로 방전시키는 제 1 풀다운 스위칭 소자와; 상기 제 3 노드의 전압 상태에 따라 상기 출력단의 전압을 상기 기저 전압으로 방전시키는 제 2 풀다운 스위칭 소자를 포함하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위해, 본 발명의 제 2 실시 예에 따른 게이트 쉬프트 레지스터는 다수의 스테이지를 포함하되, 홀수 번째 게이트 라인에 스캔 펄스를 공급하기 위한 제 1 게이트 쉬프트 레지스터, 및 짝수 번째 게이트 라인에 상기 스캔 펄스를 공급하기 위한 제 2 게이트 쉬프트 레지스터로 구성되고; 상기 다수의 스테이지는 이전단 스테이지의 캐리 신호 및 다음단 스테이지의 캐리 신호에 응답하여 순방향 전압 또는 역방향 전압을 출력함으로써 스캔 방향을 제어하는 스캔 방향 제어부와; 상기 스캔 방향 제어부의 출력 전압에 따라 제 1 내지 제 3 노드의 전압을 제어하는 노드 제어부와; 상기 제 1 내지 제 3 노드의 전압 상태에 따라 상기 스캔 펄스를 출력하는 출력부를 구비하고; 상기 순방향 전압 및 상기 역방향 전압은 서로 위상 반전되며 게이트 하이 전압 및 게이트 로우 전압이 반복되는 펄스 형태의 전압이고; 상기 다수의 스테이지는 상기 순방향 전압 및 상기 역방향 전압이 교번적으로 인가되는 것을 특징으로 한다.
상기 순방향 전압은 상기 제 1 게이트 쉬프트 레지스터를 구동하기 위한 제 1 순방향 전압과, 상기 제 2 게이트 쉬프트 레지스터를 구동하기 위한 제 2 순방향 전압을 포함하고; 상기 역방향 전압은 상기 제 1 게이트 쉬프트 레지스터를 구동하기 위한 제 1 역방향 전압과, 상기 제 2 게이트 쉬프트 레지스터를 구동하기 위한 제 2 역방향 전압을 포함하는 것을 특징으로 한다.
상기 제 1 및 제 2 순방향 전압과 상기 제 1 및 제 2 역방향 전압은 상기 순방향 전압 및 상기 역방향 전압은 2 수평 기간마다 상기 게이트 하이 전압과 상기 게이트 로우 전압이 반복되는 것을 특징으로 한다.
상기 스캔 방향 제어부는 상기 이전단 스테이지의 캐리 신호에 응답하여 상기 순방향 전압 또는 상기 역방향 전압을 상기 제 1 노드에 공급하는 제 1 스위칭 소자와; 상기 다음단 스테이지의 캐리 신호에 응답하여 상기 순방향 전압 또는 상기 역방향 전압을 상기 제 1 노드에 공급하는 제 2 스위칭 소자를 포함하는 것을 특징으로 한다.
상기 노드 제어부는 상기 제 2 노드의 전압 상태에 따라 상기 제 1 노드의 전압을 기저 전압으로 방전시키는 제 3 스위칭 소자와; 제 1 교류 전압의 전압 상태에 따라 상기 제 1 교류 전압을 상기 제 2 노드에 공급하는 제 4 스위칭 소자와; 상기 제 1 노드의 전압 상태에 따라 상기 제 2 노드의 전압을 상기 기저 전압으로 방전시키는 제 5 스위칭 소자와; 제 2 교류 전압의 전압 상태에 따라 상기 제 2 교류 전압을 상기 제 2 노드의 전압을 상기 기저 전압으로 방전시키는 제 6 스위칭 소자와; 상기 제 3 노드의 전압 상태에 따라 상기 제 1 노드의 전압을 상기 기저 전압으로 방전시키는 제 7 스위칭 소자와; 상기 제 2 교류 전압의 전압 상태에 따라 상기 제 2 교류 전압을 상기 제 3 노드에 공급하는 제 8 스위칭 소자와; 상기 제 1 노드의 전압 상태에 따라 상기 제 3 노드의 전압을 상기 기저 전압으로 방전시키는 제 9 스위칭 소자와; 상기 제 1 교류 전압 상태에 따라 상기 제 3 노드의 전압을 상기 기저 전압으로 방전시키는 제 10 스위칭 소자를 포함하는 것을 특징으로 한다.
상기 출력부는 상기 제 1 노드의 전압 상태에 따라 입력된 클럭 펄스를 출력단으로 공급하는 풀업 스위칭 소자와; 상기 제 2 노드의 전압 상태에 따라 상기 출력단의 전압을 기저 전압으로 방전시키는 제 1 풀다운 스위칭 소자와; 상기 제 3 노드의 전압 상태에 따라 상기 출력단의 전압을 상기 기저 전압으로 방전시키는 제 2 풀다운 스위칭 소자를 포함하는 것을 특징으로 한다.
본 발명은 양방향 게이트 쉬프트 레지스터에 있어서, 순방향 전압 또는 역방향 전압이 게이트 하이 전압과 게이트 로우 전압이 반복되는 펄스 형태의 전압을 갖도록 설정함으로써 Q 노드로 유입되는 누설 전류를 줄이고 동작 신뢰성을 향상시킨다.
도 1은 종래의 양방향 게이트 쉬프트 레지스터에 구비된 스테이지의 개략적인 회로도이다.
도 2는 본 발명의 제 1 실시 예에 따른 표시 장치의 구성도이다.
도 3은 본 발명의 제 1 실시 예에 따른 게이트 쉬프트 레지스터(10)의 구성도이다.
도 4는 도 3에 도시된 제 1 스테이지(ST1)의 구성 회로도이다.
도 5는 도 3에 도시된 제 2 스테이지(ST2)의 구성 회로도이다.
도 6은 도 3에 도시된 게이트 쉬프트 레지스터(10)의 순방향 쉬프트 모드시 동작을 나타내는 파형도이다.
도 7은 도 3에 도시된 게이트 쉬프트 레지스터(10)의 역방향 쉬프트 모드시 동작을 나타내는 파형도이다.
도 8은 본 발명의 제 2 실시 예에 따른 표시 장치의 구성도이다.
도 9는 제 2 실시 예에 따른 제 1 게이트 쉬프트 레지스터(20)의 구성도이다.
도 10은 제 2 실시 예에 따른 제 2 게이트 쉬프트 레지스터(30)의 구성도이다.
도 11은 도 9 및 도 10에 도시된 제 1 및 제 2 게이트 쉬프트 레지스터(20, 30)의 순방향 쉬프트 모드시 동작을 나타내는 파형도이다.
도 12는 도 9 및 도 10에 도시된 제 1 및 제 2 게이트 쉬프트 레지스터(20, 30)의 역방향 쉬프트 모드시 동작을 나타내는 파형도이다.
이하, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
<제 1 실시 예>
도 2는 본 발명의 제 1 실시 예에 따른 표시 장치의 구성도이다.
도 2에 도시된 표시 장치는 표시 패널(2)과, 게이트 구동부(4)와, 데이터 구동부(6), 및 타이밍 제어부(8)를 포함한다.
표시 패널(2)은 서로 교차하는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)을 포함하고, 이들(GL, DL)의 교차 영역에는 다수의 화소(P)들이 구비된다. 다수의 화소(P)들은 게이트 라인(GL)으로부터 공급되는 스캔 펄스(VOUT)와 데이터 라인(DL)으로부터 공급되는 데이터 전압을 이용해서 화상을 표시한다.
게이트 구동부(4)는 타이밍 제어부(8)로부터 제공된 다수의 게이트 제어 신호(GCS)에 따라 다수의 게이트 라인(GL)에 스캔 펄스(VOUT)를 공급하는 게이트 쉬프트 레지스터(10)를 포함한다. 본 발명의 게이트 쉬프트 레지스터(10)는 양방향 쉬프트 동작이 가능하며, 오작동을 방지하도록 설계됨으로써 신뢰성을 높일 수 있다. 이러한 게이트 쉬프트 레지스터(10)에 관해서는 구체적으로 후술하기로 한다.
데이터 구동부(6)는 타이밍 제어부(8)로부터 제공된 다수의 데이터 제어 신호(DCS)에 따라 타이밍 제어부(8)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압으로 변환하고, 변환된 데이터 전압을 다수의 데이터 라인(DL)에 공급한다.
타이밍 제어부(8)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(2)의 크기 및 해상도에 알맞게 정렬하여 데이터 구동부(6)에 공급한다. 그리고 타이밍 제어부(8)는 외부로부터 입력되는 동기 신호들 예를 들어, 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync) 등을 이용하여 다수의 게이트 및 데이터 제어신호(GCS, DCS)들을 생성하고 이를 게이트 구동부(4)와 데이터 구동부(6)에 각각 공급한다. 여기서, 다수의 게이트 제어신호(GCS)는 다수의 클럭 펄스(CLK)와, 게이트 구동부(4)의 구동 시작을 지시하는 순방향 게이트 스타트 펄스 및 역방향 게이트 스타트 펄스(GSP_F, GSP_R) 등을 포함한다. 그리고 다수의 데이터 제어신호(DCS)는 데이터 구동부(6)의 출력기간을 제어하는 소스 출력 인에이블(Source Output Enable), 데이터 샘플링의 시작을 지시하는 소스 스타트 펄스(Source Start Pulse), 데이터의 샘플링 타이밍을 제어하는 소스 쉬프트 클럭(Source Shift Clock) 등을 포함한다.
이하, 본 발명의 게이트 쉬프트 레지스터(10)에 대해 구체적으로 설명한다.
도 3은 본 발명의 제 1 실시 예에 따른 게이트 쉬프트 레지스터(10)의 구성도이다. 그리고 도 4는 도 3에 도시된 제 1 스테이지(ST1)의 구성 회로도이고, 도 5는 도 3에 도시된 제 2 스테이지(ST2)의 구성 회로도이다.
도 3에 도시된 게이트 쉬프트 레지스터(10)는 순방향 쉬프트 모드시 스캔 펄스(VOUT)를 순차적으로 출력하고, 역방향 쉬프트 모드시 스캔 펄스(VOUT)를 역순차적으로 출력하는 n(n은 양의 정수) 개의 스테이지(ST1~STn)를 포함한다. 특히, 제 1 실시 예는 순방향 전압(VDD_F) 및 역방향 전압(VDD_R)을 펄스 형태의 전압으로 설정하고, 순방향 전압(VDD_F) 및 역방향 전압(VDD_R)을 다수의 스테이지(ST1 ~STn)에 교번적으로 공급함으로써 Q 노드(Q)에 유입되는 누설 전류를 줄이고, 구동 신뢰성을 높인다.
다수의 스테이지(ST1~STn)는 클럭 펄스(CLK)와, 제 1 및 제 2 교류 전압(VDD_O, VDD_E)과, 기저 전압(VSS)이 제공된다. 그리고 다수의 스테이지(ST1~STn)는 순방향 전압(VDD_F) 또는 역방향 전압(VDD_R) 중에서 선택된 어느 하나의 전압이 제공된다. 참고로, 제 1 및 제 2 교류 전압(VDD_O, VDD_E)은 특정 주기를 갖고 서로 180도 위상 반전되는 전압이다. 또한, 클럭 펄스(CLK)는 1 수평 기간(1H) 주기씩 위상 지연된 형태로 반복되는 2 상 이상의 클럭 신호이다. 그리고 순방향 전압(VDD_F) 및 역방향 전압(VDD_R)은 특정 주기를 갖고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)이 반복되며 서로 180도 위상 반전되는 펄스 형태의 전압이다. 또한, 순방향 전압(VDD_F) 및 역방향 전압(VDD_R)은 쉬프트 모드가 전환되면 180도 위상 반전된다.
이하, 도 3 내지 도 5를 참조하여 각 스테이지(ST)를 구체적으로 설명한다.
다수의 스테이지(ST1~STn)는 이전단 스테이지의 캐리 신호 및 다음단 스테이지의 캐리 신호에 응답하여 순방향 전압(VDD_F) 또는 역방향 전압(VDD_R)을 출력함으로써 스캔 방향을 제어하는 스캔 방향 제어부(12)와, 스캔 방향 제어부(12)의 출력 전압에 따라 Q 노드(Q) 또는 QB 노드(QB_odd, QB_even)의 전압을 제어하는 노드 제어부(14)와, Q 노드(Q) 및 QB 노드(QB_odd, QB_even)의 전압 상태에 따라 스캔 펄스(VOUT)를 출력하는 출력부(16)를 포함한다.
스캔 방향 제어부(12)는 이전단 스테이지의 캐리 신호 및 다음단 스테이지의 캐리 신호에 응답하여 스캔 방향을 결정짓는다. 이를 위해, 스캔 방향 제어부(12)는 제 1 및 제 2 TFT(T1, T1)를 포함한다.
제 1 TFT(T1)는 이전단 스테이지의 캐리 신호에 응답하여 순방향 전압(VDD_F) 또는 역방향 전압(VDD_R)을 Q 노드(Q)에 공급한다.
제 2 TFT(T2)는 다음단 스테이지의 캐리 신호에 응답하여 순방향 전압(VDD_F) 또는 역방향 전압(VDD_R)을 Q 노드(Q)에 공급한다.
단, 제 1 스테이지(ST1)에 구비된 제 1 TFT(T1)는 이전단 스테이지의 캐리 신호 대신 순방향 게이트 스타트 펄스(GSP_F)에 응답하여 동작한다. 그리고 제 n 스테이지(STn)에 구비된 제 2 TFT(T2)는 다음단 스테이지의 캐리 신호 대신 역방향 게이트 스타트 펄스(GSP_R)에 응답하여 동작한다.
특히, 각 스테이지(ST)에 구비된 스캔 방향 제어부(12)들은 순방향 전압(VDD_F) 및 역방향 전압(VDD_R)을 교번적으로 제공받는다. 예를 들어, 도 4에 도시된 바와 같이 홀수 번째 스테이지(ST2n-1)에 구비된 제 1 및 제 2 TFT(T1, T2)는 순방향 전압(VDD_F)를 제공받는다. 그리고 도 5에 도시된 바와 같이 짝수 번째 스테이지(ST2n)에 구비된 제 1 및 제 2 TFT(T1, T2)는 역방향 전압(VDD_R)을 제공받는다. 이러한 제 1 실시 예는 각 스테이지(ST)가 프리 차징되는 일부 기간을 제외한 나머지 기간에 스캔 방향 제어부(12)의 누설 전류 패스로 인해 Q 노드(Q)에 유입되는 누설 전하를 줄일 수 있어, Q 노드(Q)의 흔들림을 줄이고 동작 신뢰성을 높일 수 있다.
노드 제어부(14)는 스캔 방향 제어부(12)의 출력 전압에 응답하여 Q 노드(Q) 및 QB 노드(QB_odd, QB_even)의 전압을 제어한다. 이를 위해, 노드 제어부(14)는 제 3 내지 제 10 TFT(T3~T10)를 포함한다.
제 3 TFT(T3)는 제 1 QB 노드(QB_odd)의 전압 상태에 따라 Q 노드(Q)의 전압을 기저 전압(VSS)으로 방전시킨다.
제 4 TFT(T4)는 제 1 교류 전압 공급 라인으로부터 제공된 제 1 교류 전압(VDD_O)의 전압 상태에 따라 제 1 교류 전압(VDD_O)을 제 1 QB 노드(QB_odd)에 공급한다.
제 5 TFT(T5)는 Q 노드(Q)의 전압 상태에 따라 제 1 QB 노드(QB_odd)의 전압을 기저 전압(VSS)으로 방전시킨다.
제 6 TFT(T6)는 제 2 교류 전압 공급 라인으로부터 제공된 제 2 교류 전압(VDD_E)의 전압 상태에 따라 제 1 QB 노드(QB_odd)의 전압을 기저 전압(VSS)으로 방전시킨다.
제 7 TFT(T7)는 제 2 QB 노드(QB_even)의 전압 상태에 따라 Q 노드(Q)의 전압을 기저 전압(VSS)으로 방전시킨다.
제 8 TFT(T8)는 제 2 교류 전압 공급 라인으로부터 제공된 제 2 교류 전압(VDD_E)의 전압 상태에 따라 제 2 교류 전압(VDD_E)을 제 2 QB 노드(QB_even)에 공급한다.
제 9 TFT(T9)는 Q 노드(Q)의 전압 상태에 따라 제 2 QB 노드(QB_even)의 전압을 기저 전압(VSS)으로 방전시킨다.
제 10 TFT(T10)는 제 1 교류 전압 공급 라인으로부터 제공된 제 1 교류 전압(VDD_O)의 전압 상태에 따라 제 2 QB 노드(QB_even)의 전압을 기저 전압(VSS)으로 방전시킨다.
출력부(16)는 노드 제어부(14)에 의한 Q 노드(Q) 및 QB 노드(QB_odd, QB_even)의 전압 상태에 따라 입력된 클럭 펄스(CLK)를 출력단으로 공급하고, 또한 출력단의 전압을 기저 전압(VSS)으로 방전시킨다. 이를 위해, 출력부(16)는 풀업 TFT(TU)와, 제 1 및 제 2 풀다운 TFT(TD1, TD2)를 포함한다.
풀업 TFT(TU)는 Q 노드(Q)의 전압 상태에 따라 입력된 클럭 펄스를 출력단으로 공급한다.
제 1 풀다운 TFT(TD1)는 제 1 QB 노드(QB_odd)의 전압 상태에 따라 출력단의 전압을 기저 전압(VSS)으로 방전시킨다.
제 2 풀다운 TFT(TD2)는 제 2 QB 노드(QB_even)의 전압 상태에 따라 출력단의 전압을 기저 전압(VSS)으로 방전시킨다.
도 6은 도 3에 도시된 게이트 쉬프트 레지스터(10)의 순방향 쉬프트 모드시 동작을 나타내는 파형도이다.
도 6과, 도 3 내지 도 5를 결부하여 순방향 쉬프트 모드시 동작을 설명하면 다음과 같다.
클럭 펄스(CLK)는 제 1 클럭 펄스(CLK1)부터 제 4 클럭 펄스(CLK4)까지 1 수평 기간(1H)씩 지연되는 순환 클럭을 포함한다. 순방향 전압(VDD_F) 및 역방향 전압(VDD_R) 각각은 1 수평 기간(1H)씩 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)이 반복되는 펄스 형태의 전압이다. 그리고 순방향 전압(VDD_F)과 역방향 전압(VDD_R)은 서로 위상 반전된다. 제 1 교류 전압(VDD_O)은 홀수 프레임 기간에 게이트 하이 전압(VGH) 상태이고 짝수 프레임 기간에 게이트 로우 전압(VGL) 상태이다. 제 2 교류 전압(VDD_E)은 홀수 프레임 기간에 게이트 로우 전압(VGL) 상태이고 짝수 프레임 기간에 게이트 하이 전압(VGH) 상태이다.
먼저, 제 1 기간(Z1)을 설명하면, 순방향 쉬프트 모드시 홀수 프레임(odd frame)에 순방향 게이트 스타트 펄스(GSP_F)가 발생되고, 이는 제 1 스테이지(ST1)의 제 1 TFT(T1)를 턴-온 시킨다. 턴-온된 제 1 TFT(T1)는 게이트 하이 전압(VGH) 상태인 순방향 전압(VDD_F)을 Q 노드(Q1)에 공급한다. 이에 따라, 제 1 스테이지(ST1)에 구비된 Q 노드(Q1)는 게이트 하이 전압(VGH)으로 프리 차징된다. 그리고 프리 차징된 Q 노드(Q1)의 전압 상태로 인해 제 5 및 제 9 TFT(T5, T9)는 턴-온되고, 제 1 및 제 2 QB 노드(QB_odd, QB_even)는 기저 전압(VSS)으로 방전된다.
제 2 기간(Z2)을 설명하면, 제 1 스테이지(ST1)에 구비된 풀업 TFT(TU)의 드레인 전극에 게이트 하이 전압(VGH) 상태의 제 1 클럭 펄스(CLK1)가 입력된다. 그러면, Q 노드(Q1)는 풀업 TFT(TU)의 게이트-드레인 전극 간의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨로 상승되면서 풀업 TFT(TU)를 턴-온 시킨다. 이에 따라, 제 1 스테이지(ST1)는 게이트 하이 전압(VGH) 상태의 제 1 스캔 펄스(VOUT1)를 출력한다. 이때, 제 1 스테이지(ST1)의 제 1 스캔 펄스(VOUT1)는 캐리 신호로서 제 2 스테이지(ST2)의 제 1 TFT(T1)를 턴-온 시킨다. 제 2 스테이지(ST2)는 전술한 제 1 기간(Z1)의 제 1 스테이지(ST1)와 마찬가지로 Q 노드(Q2)가 게이트 하이 전압(VGH)으로 프리 차징된다.
제 3 기간(Z3)을 설명하면, 제 2 스테이지(ST2)에 구비된 풀업 TFT(TU)의 드레인 전극에 게이트 하이 전압(VGH) 상태의 제 2 클럭 펄스(CLK2)가 입력된다. 그러면, Q 노드(Q2)는 풀업 TFT(TU)의 게이트-드레인 전극 간의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨로 상승되면서 풀업 TFT(TU)를 턴-온 시킨다. 이에 따라, 제 2 스테이지(ST2)는 게이트 하이 전압(VGH) 상태의 제 2 스캔 펄스(VOUT2)를 출력한다. 이때, 제 2 스테이지(ST2)의 제 2 스캔 펄스(VOUT2)는 캐리 신호로서 제 3 스테이지(ST3)의 제 1 TFT(T1)를 턴-온 시킨다. 제 3 스테이지(ST3)는 전술한 제 1 기간(Z1)의 제 1 스테이지(ST1)와 마찬가지로 Q 노드(Q3)가 게이트 하이 전압(VGH)으로 프리 차징된다.
한편, 제 3 기간(Z3)에 제 2 스테이지(ST2)의 제 2 스캔 펄스(VOUT2)는 캐리 신호로서 제 1 스테이지(ST1)의 제 2 TFT(T2)를 턴-온 시킨다. 턴-온된 제 2 TFT(T2)는 게이트 하이 전압(VGH) 게이트 하이 전압(VGH) 상태인 순방향 전압(VDD_F)을 Q 노드(Q1)에 공급한다. 비록, Q 노드(Q1)가 게이트 하이 전압(VGH) 상태여서 풀업 TFT(TU)가 턴-온 상태이긴 하나, 제 1 스테이지(ST1)는 풀업 TFT(TU)의 드레인 전극에 게이트 로우 전압(VGL) 상태의 제 1 클럭 펄스(CLK1)가 입력됨에 따라, 제 1 스테이지(ST1)의 출력단은 게이트 로우 전압(VGL), 즉 기저 전압(VSS)으로 방전된다. 즉, 제 3 기간(Z3)에 제 1 스테이지(ST1)는 기저 전압(VSS) 상태의 제 1 스캔 펄스(VOUT1)를 출력하게 된다.
제 4 기간(Z4)을 설명하면, 제 2 스테이지(ST1)는 전술한 제 3 기간(Z3)의 제 1 스테이지(ST1)와 마찬가지로 동작하여 기저 전압(VSS) 상태의 제 2 스캔 펄스(VOUT2)를 출력한다. 이에 따라, 제 1 스테이지(ST1)에 구비된 제 2 및 제 5 TFT(T2, T5)는 턴-오프 된다. 그러면, 제 1 스테이지(ST1)의 제 1 QB 노드(QB_odd)는 턴-온된 제 4 TFT(T4)를 통해 게이트 하이 전압(VGH) 상태인 제 1 교류 전압(VDD_O)이 공급된다. 게이트 하이 전압(VGH) 상태인 제 1 스테이지(ST1)의 제 1 QB 노드(QB_odd)는 제 3 TFT(T3) 및 제 1 풀다운 TFT(TD1)를 턴-온 시킨다. 턴-온된 제 3 TFT(T3)는 Q 노드(Q1)를 기저 전압(VSS)으로 방전시키고, 턴-온된 제 1 풀다운 TFT(TD1)는 제 1 스테이지(ST1)의 출력단 전압을 기저 전압(VSS)으로 유지시킨다.
순방향 쉬프트 모드시 홀수 프레임(odd frame)의 동작은 상술한 바와 같으며, 제 1 내지 제 n 스테이지(ST1~STn) 각각은 제 1 내지 제 4 기간(Z1~Z4)을 순차적으로 갖고서 스캔 펄스(VOUT)를 순차적으로 출력한다.
한편, 순방향 쉬프트 모드시 짝수 프레임(even frame)의 동작은 제 3 TFT(T3) 대신 제 7 TFT(T7)가 동작하고, 제 4 TFT(T4) 대신 제 8 TFT(T8)가 동작하고, 제 5 TFT(T5) 대신 제 9 TFT(T9)가 동작하고, 제 6 TFT(T6) 대신 제 10 TFT(T10)가 동작하고, 제 1 풀다운 TFT(TD1) 대신 제 2 풀다운 TFT(TD2)가 동작하는 점만 다를 뿐, 홀수 프레임(odd frame)의 동작과 동일하다.
도 7은 도 3에 도시된 게이트 쉬프트 레지스터(10)의 역방향 쉬프트 모드시 동작을 나타내는 파형도이다.
도 7과, 도 3 내지 도 5를 결부하여 역방향 쉬프트 모드시 동작을 설명하면 다음과 같다.
클럭 펄스(CLK)는 제 1 클럭 펄스(CLK1)부터 제 4 클럭 펄스(CLK4)까지 1 수평 기간(1H)씩 지연되는 순환 클럭을 포함한다. 순방향 전압(VDD_F) 및 역방향 전압(VDD_R) 각각은 1 수평 기간(1H)씩 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)이 반복되는 펄스 형태의 전압이다. 그리고 순방향 전압(VDD_F)과 역방향 전압(VDD_R)은 서로 위상 반전된다. 한편, 역방향 쉬프트 모드에서의 순방향 전압(VDD_F) 및 역방향 전압(VDD_R)은 순방향 쉬프트 모드에서의 순방향 전압(VDD_F) 및 역방향 전압(VDD_R)과 서로 위상 반전된다. 제 1 교류 전압(VDD_O)은 홀수 프레임 기간에 게이트 하이 전압(VGH) 상태이고 짝수 프레임 기간에 게이트 로우 전압(VGL) 상태이다. 제 2 교류 전압(VDD_E)은 홀수 프레임 기간에 게이트 로우 전압(VGL) 상태이고 짝수 프레임 기간에 게이트 하이 전압(VGH) 상태이다.
먼저, 제 1 기간(Z1)을 설명하면, 역방향 쉬프트 모드시 홀수 프레임(odd frame)에 역방향 게이트 스타트 펄스(GSP_R)가 발생되고, 이는 제 n 스테이지(STn)의 제 1 TFT(T1)를 턴-온 시킨다. 턴-온된 제 1 TFT(T1)는 게이트 하이 전압(VGH) 상태인 순방향 전압(VDD_F)을 Q 노드(Qn)에 공급한다. 이에 따라, 제 n 스테이지(STn)에 구비된 Q 노드(Qn)는 게이트 하이 전압(VGH)으로 프리 차징된다. 그리고 프리 차징된 Q 노드(Qn)의 전압 상태로 인해 제 5 및 제 9 TFT(T5, T9)는 턴-온 되고, 제 1 및 제 2 QB 노드(QB_odd, QB_even)는 기저 전압(VSS)으로 방전된다.
제 2 기간(Z2)을 설명하면, 제 n 스테이지(STn)에 구비된 풀업 TFT(TU)의 드레인 전극에 게이트 하이 전압(VGH) 상태의 제 4 클럭 펄스(CLK4)가 입력된다. 그러면, Q 노드(Qn)는 풀업 TFT(TU)의 게이트-드레인 전극 간의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨로 상승되면서 풀업 TFT(TU)를 턴-온 시킨다. 이에 따라, 제 n 스테이지(STn)는 게이트 하이 전압(VGH) 상태의 제 n 스캔 펄스(VOUTn)를 출력한다. 이때, 제 n 스테이지(STn)의 제 n 스캔 펄스(VOUTn)는 캐리 신호로서 제 n-1 스테이지(STn-1)의 제 1 TFT(T1)를 턴-온 시킨다. 제 n-1 스테이지(STn-1)는 전술한 제 1 기간(Z1)의 제 n 스테이지(STn)와 마찬가지로 Q 노드(Q2)가 게이트 하이 전압(VGH)으로 프리 차징된다.
제 3 기간(Z3)을 설명하면, 제 n-1 스테이지(STn-1)에 구비된 풀업 TFT(TU)의 드레인 전극에 게이트 하이 전압(VGH) 상태의 제 3 클럭 펄스(CLK3)가 입력된다. 그러면, Q 노드(Qn-1)는 풀업 TFT(TU)의 게이트-드레인 전극 간의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨로 상승되면서 풀업 TFT(TU)를 턴-온 시킨다. 이에 따라, 제 n-1 스테이지(STn-1)는 게이트 하이 전압(VGH) 상태의 제 n-1 스캔 펄스(VOUTn-1)를 출력한다. 이때, 제 n-1 스테이지(STn-1)의 제 n-1 스캔 펄스(VOUTn-1)는 캐리 신호로서 제 n-2 스테이지(STn-2)의 제 1 TFT(T1)를 턴-온 시킨다. 제 n-2 스테이지(STn-2)는 전술한 제 1 기간(Z1)의 제 n 스테이지(STn)와 마찬가지로 Q 노드(Qn-2)가 게이트 하이 전압(VGH)으로 프리 차징된다.
한편, 제 3 기간(Z3)에 제 n-1 스테이지(STn-1)의 제 n-1 스캔 펄스(VOUTn-1)는 캐리 신호로서 제 n 스테이지(STn)의 제 2 TFT(T2)를 턴-온 시킨다. 턴-온된 제 2 TFT(T2)는 게이트 하이 전압(VGH) 게이트 하이 전압(VGH) 상태인 순방향 전압(VDD_F)을 Q 노드(Qn)에 공급한다. 비록, Q 노드(Qn)가 게이트 하이 전압(VGH) 상태여서 풀업 TFT(TU)가 턴-온 상태이긴 하나, 제 n 스테이지(STn)는 풀업 TFT(TU)의 드레인 전극에 게이트 로우 전압(VGL) 상태의 제 4 클럭 펄스(CLK4)가 입력됨에 따라, 제 n 스테이지(STn)의 출력단은 게이트 로우 전압(VGL), 즉 기저 전압(VSS)으로 방전된다. 즉, 제 3 기간(Z3)에 제 n 스테이지(STn)는 기저 전압(VSS) 상태의 제 n 스캔 펄스(VOUTn)를 출력하게 된다.
제 4 기간(Z4)을 설명하면, 제 n-1 스테이지(STn-1)는 전술한 제 3 기간(Z3)의 제 n 스테이지(STn)와 마찬가지로 동작하여 기저 전압(VSS) 상태의 제 n-1 스캔 펄스(VOUTn-1)를 출력한다. 이에 따라, 제 n 스테이지(STn)에 구비된 제 2 및 제 5 TFT(T2, T5)는 턴-오프 된다. 그러면, 제 n 스테이지(STn)의 제 1 QB 노드(QB_odd)는 턴-온된 제 4 TFT(T4)를 통해 게이트 하이 전압(VGH) 상태인 제 1 교류 전압(VDD_O)이 공급된다. 게이트 하이 전압(VGH) 상태인 제 n 스테이지(STn)의 제 1 QB 노드(QB_odd)는 제 3 TFT(T3) 및 제 1 풀다운 TFT(TD1)를 턴-온 시킨다. 턴-온된 제 3 TFT(T3)는 Q 노드(Q1)를 기저 전압(VSS)으로 방전시키고, 턴-온된 제 1 풀다운 TFT(TD1)는 제 n 스테이지(STn)의 출력단 전압을 기저 전압(VSS)으로 유지시킨다.
역방향 쉬프트 모드시 홀수 프레임(odd frame)의 동작은 상술한 바와 같으며, 제 n 스테이지(STn) 내지 제 1 스테이지(ST1) 각각은 제 1 내지 제 4 기간(Z1~Z4)을 순차적으로 갖고서 스캔 펄스(VOUT)를 역순차적으로 출력한다.
한편, 역방향 쉬프트 모드시 짝수 프레임(even frame)의 동작은 제 3 TFT(T3) 대신 제 7 TFT(T7)가 동작하고, 제 4 TFT(T4) 대신 제 8 TFT(T8)가 동작하고, 제 5 TFT(T5) 대신 제 9 TFT(T9)가 동작하고, 제 6 TFT(T6) 대신 제 10 TFT(T10)가 동작하고, 제 1 풀다운 TFT(TD1) 대신 제 2 풀다운 TFT(TD2)가 동작하는 점만 다를 뿐, 홀수 프레임(odd frame)의 동작과 동일하다.
상술한 바와 같이, 본 발명의 제 1 실시 예에 따른 게이트 쉬프트 레지스터(10)는 제 1 내지 제 n 스테이지(ST1~STn)가 제 1 내지 제 4 기간(Z1~Z4)을 갖고서 스캔 펄스(VOUT)를 출력한다. 특히, 제 1 실시 예는 제 1 내지 제 3 기간(Z1~Z3) 이후에 Q 노드(Q)가 게이트 로우 전압(VGH)으로 유지되는 제 4 기간(Z4)에 주목할 필요가 있다. 즉, 종래의 게이트 쉬프트 레지스터는 제 4 기간(Z4)에 제 1 및 제 2 TFT(T1, T2)의 드레인 전극에 접속된 순방향 전압(VDD_F) 또는 역방향 전압(VDD_R) 중 어느 하나가 게이트 하이 전압(VGH) 상태를 지속적으로 유지됨으로써, 제 1 및 제 2 TFT(T1, T2)의 게이트 바이어스 스트레스로 인해 누설 전류가 발생되고, Q 노드(Q)를 흔들리는 문제가 있었다. 하지만, 제 1 실시 예는 제 1 및 제 2 TFT(T1, T2)의 드레인 전극에 접속된 순방향 전압(VDD_F) 또는 역방향 전압(VDD_R)이 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)이 반복되는 펄스 형태의 전압을 갖게 됨으로써, 누설 전류를 줄이고 동작 신뢰성을 향상시킬 수 있는 것이다.
<제 2 실시 예>
제 2 실시 예는 제 1 실시 예와 달리, 2 개의 게이트 구동부(4, 5)를 구비하는 것을 특징으로 한다. 이러한 제 2 실시 예를 설명함에 있어서, 게이트 구동부(4, 5)를 제외한 나머지 구성은 제 1 실시 예와 동일한 바, 이들에 대한 설명은 제 1 실시 예에서의 설명으로 대신한다.
도 8은 본 발명의 제 2 실시 예에 따른 표시 장치의 구성도이다. 그리고 도 9는 제 2 실시 예에 따른 제 1 게이트 쉬프트 레지스터(20)의 구성도이다. 그리도 도 10은 제 2 실시 예에 따른 제 2 게이트 쉬프트 레지스터(30)의 구성도이다.
도 8에 도시된 표시 장치는 표시 패널(2)과, 제 1 및 제 2 게이트 구동부(4, 5)와, 데이터 구동부(6) 및 타이밍 제어부(8)를 포함한다.
제 1 게이트 구동부(4)는 타이밍 제어부(8)로부터 제공된 다수의 게이트 제어 신호(GCS)에 따라 홀수 번째 게이트 라인(GL)에 스캔 펄스(VOUT)를 공급하는 제 1 게이트 쉬프트 레지스터(20)를 포함한다. 그리고 제 2 게이트 구동부(5)는 타이밍 제어부(8)로부터 제공된 다수의 게이트 제어 신호(GCS)에 따라 짝수 번째 게이트 라인(GL)에 스캔 펄스(VOUT)를 공급하는 제 2 게이트 쉬프트 레지스터(30)를 포함한다.
제 1 게이트 쉬프트 레지스터(20)는 도 9에 도시된 바와 같이, 순방향 쉬프트 모드시 스캔 펄스(VOUT)를 순차적으로 출력하고, 역방향 쉬프트 모드시 스캔 펄스(VOUT)를 역순차적으로 출력하는 n/2(n은 양의 정수) 개의 스테이지(ST1~STn/2)를 포함한다. 마찬가지로, 제 2 게이트 쉬프트 레지스터(30)는 도 10에 도시된 바와 같이, 순방향 쉬프트 모드시 스캔 펄스(VOUT)를 순차적으로 출력하고, 역방향 쉬프트 모드시 스캔 펄스(VOUT)를 역순차적으로 출력하는 n/2(n은 양의 정수) 개의 스테이지(ST1~STn/2)를 포함한다. 제 1 및 제 2 쉬프트 레지스터(20, 30)에 구비된 스테이지(ST)들은 제 1 실시 예에서의 스테이지(ST)들과 동일한 구성을 갖고서 동작한다.
제 2 실시 예는 제 1 실시 예와 달리, 순방향 전압과, 역방향 전압과, 순방향 게이트 스타트 펄스와, 역방향 게이트 스타트 펄스 각각이 2 개씩 설정된다. 이들의 수는 2개로 증가하였지만, 역할은 제 1 실시 예에서와 동일하다. 즉, 제 1 게이트 스타트 펄스(GSP1)와, 제 1 순방향 전압(VDD_F1)과, 제 1 역방향 전압(VDD_R1)은 제 1 게이트 쉬프트 레지스터(20)에 제공되어, 제 1 게이트 쉬프트 레지스터(20)를 동작시킨다. 그리고 제 2 게이트 스타트 펄스(GSP2)와, 제 2 순방향 전압(VDD_F2)과, 제 2 역방향 전압(VDD_R2)은 제 2 게이트 쉬프트 레지스터(30)에 제공되어, 제 2 게이트 쉬프트 레지스터(30)를 동작시킨다. 이를 구체적으로 설명하면 다음과 같다.
도 9를 참조하면, 제 1 게이트 쉬프트 레지스터(20)의 스테이지들(ST1~STn/2)은 제 1 및 제 2 교류 전압(VDD_O, VDD_E)과, 기저 전압(VSS)과, 제 1 순방향 전압(VDD_F1) 또는 제 1 역방향 전압(VDD_R1) 중에서 선택된 어느 하나의 전압이 제공된다. 또한, 제 1 게이트 쉬프트 레지스터(20)에 구비된 첫 번째 스테이지(ST1)는 이전단 스테이지의 캐리 신호 대신 제 1 순방향 게이트 스타트 펄스(GSP_F1)를 제공받는다. 그리고 제 2 게이트 쉬프트 2레지스터(20)에 구비된 마지막 번째 스테이지(STn/2)는 다음단 스테이지의 캐리 신호 대신 제 1 역방향 게이트 스타트 펄스(GSP_R1)를 제공받는다. 여기서, 제 1 게이트 쉬프트 레지스터(20)의 스테이지들(ST1~STn/2)은 제 1 순방향 전압(VDD_F1) 및 제 1 역방향 전압(VDD_R1)이 교번적으로 제공됨으로써, 각 스테이지(ST1~STn/2)에 구비된 Q 노드에 유입되는 누설 전하를 줄이고, 구동 신뢰성을 높인다.
도 10을 참조하면, 제 2 게이트 쉬프트 레지스터(30)의 스테이지들(ST1~STn/2)은 제 1 및 제 2 교류 전압(VDD_O, VDD_E)과, 기저 전압(VSS)과, 제 2 순방향 전압(VDD_F2) 또는 제 2 역방향 전압(VDD_R2) 중에서 선택된 어느 하나의 전압이 제공된다. 또한, 제 2 게이트 쉬프트 레지스터(30)에 구비된 첫 번째 스테이지(ST1)는 이전단 스테이지의 캐리 신호 대신 제 2 순방향 게이트 스타트 펄스(GSP_F2)를 제공받는다. 그리고 제 2 게이트 쉬프트 2레지스터(30)에 구비된 마지막 번째 스테이지(STn/2)는 다음단 스테이지의 캐리 신호 대신 제 2 역방향 게이트 스타트 펄스(GSP_R2)를 제공받는다. 여기서, 제 2 게이트 쉬프트 레지스터(30)의 스테이지들(ST1~STn/2)은 제 2 순방향 전압(VDD_F2) 및 제 2 역방향 전압(VDD_R2)이 교번적으로 제공됨으로써, 각 스테이지(ST1~STn/2)에 구비된 Q 노드에 유입되는 누설 전하를 줄이고, 구동 신뢰성을 높인다.
도 11은 도 9 및 도 10에 도시된 제 1 및 제 2 게이트 쉬프트 레지스터(20, 30)의 순방향 쉬프트 모드시 동작을 나타내는 파형도이다.
도 11을 참조하여, 순방향 쉬프트 모드시 동작을 설명하면 다음과 같다.
제 1 및 제 2 순방향 전압(VDD_F1, VDD_F2)과, 제 1 및 제 2 역방향 전압(VDD_R1, VDD_R2) 각각은 2 수평 기간(2H)씩 하이 전압(VGH)과 게이트 로우 전압(VGL)이 반복되는 펄스 형태의 전압이다. 또한, 제 2 순방향 전압(VDD_F2) 및 제 2 역방향 전압(VDD_R2)은 제 1 순방향 전압(VDD_F1) 및 제 1 역방향 전압(VDD_R1)으로부터 1 수평 기간씩 지연된다.
먼저, 제 1 순방향 게이트 스타트 펄스(GSP_F1)가 발생되면, 제 1 게이트 쉬프트 레지스터(20)는 제 1 스테이지(ST1)로부터 제 n/2 스테이지(STn/2)까지 순차적으로 스캔 펄스(VOUT)를 생성하여 홀수 번째 게이트 라인(GL2n-1)들에 공급한다.
이어서, 제 2 순방향 게이트 스타트 펄스(GSP_F2)가 발생되면, 제 2 게이트 쉬프트 레지스터(30)는 제 1 스테이지(ST1)로부터 제 n/2 스테이지(STn/2)까지 순차적으로 스캔 펄스(VOUT)를 생성하여 짝수 번째 게이트 라인(GL2n)들에 공급한다. 이때, 제 2 순방향 게이트 스타트 펄스(GSP_F2)는 제 1 순방향 게이트 스타트 펄스(GSP_F1)보다 1 수평 기간(1H) 지연된 위상을 갖는다.
이때, 제 1 및 제 2 게이트 쉬프트 레지스터(20, 30)에 구비된 스테이지들은 제 1 실시 예에서와 마찬가지로 제 1 내지 제 4 기간(Z1~Z4)을 순차적으로 갖고서 스캔 펄스(VOUT)를 생성한다. 결과적으로, 제 1 및 제 2 게이트 쉬프트 레지스터(20, 30)는 n 개의 게이트 라인(GL)에 스캔 펄스(VOUT)를 순차적으로 공급하게 된다.
도 12는 도 9 및 도 10에 도시된 제 1 및 제 2 게이트 쉬프트 레지스터(20, 30)의 역방향 쉬프트 모드시 동작을 나타내는 파형도이다.
도 12를 참조하여, 역방향 쉬프트 모드시 동작을 설명하면 다음과 같다.
제 1 및 제 2 순방향 전압(VDD_F1, VDD_F2)과, 제 1 및 제 2 역방향 전압(VDD_R1, VDD_R2) 각각은 2 수평 기간(2H)씩 하이 전압(VGH)과 게이트 로우 전압(VGL)이 반복되는 펄스 형태의 전압이다. 또한, 제 1 순방향 전압(VDD_F1) 및 제 1 역방향 전압(VDD_R1)은 제 2 순방향 전압(VDD_F2) 및 제 2 역방향 전압(VDD_R2)으로부터 1 수평 기간씩 지연된다.
먼저, 제 2 역방향 게이트 스타트 펄스(GSP_R2)가 발생되면, 제 2 게이트 쉬프트 레지스터(30)는 제 n/2 스테이지(STn/2)로부터 제 1 스테이지(ST1)까지 역순차적으로 스캔 펄스(VOUT)를 생성하여 짝수 번째 게이트 라인(GL2n)들에 공급한다.
이어서, 제 1 역방향 게이트 스타트 펄스(GSP_R1)가 발생되면, 제 1 게이트 쉬프트 레지스터(20)는 제 n/2 스테이지(STn/2)로부터 제 1 스테이지(ST1)까지 역순차적으로 스캔 펄스(VOUT)를 생성하여 홀수 번째 게이트 라인(GL2n-1)들에 공급한다. 이때, 제 1 역방향 게이트 스타트 펄스(GSP_R1)는 제 2 순방향 게이트 스타트 펄스(GSP_R2)보다 1 수평 기간(1H) 지연된 위상을 갖는다.
이때, 제 1 및 제 2 게이트 쉬프트 레지스터(20, 30)에 구비된 스테이지들은 제 1 실시 예에서와 마찬가지로 제 1 내지 제 4 기간(Z1~Z4)을 순차적으로 갖고서 스캔 펄스(VOUT)를 생성한다. 결과적으로, 제 1 및 제 2 게이트 쉬프트 레지스터(20, 30)는 n 개의 게이트 라인(GL)에 스캔 펄스(VOUT)를 역순차적으로 공급하게 된다.
상술한 바와 같이, 본 발명은 양방향 게이트 쉬프트 레지스터에 있어서, 순방향 전압(VDD_F) 또는 역방향 전압(VDD_R)이 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)이 반복되는 펄스 형태의 전압을 갖도록 설정함으로써 Q 노드로 유입되는 누설 전류를 줄이고 동작 신뢰성을 향상시킨다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
12: 스캔 방샹 제어부 14: 노드 제어부
16: 출력부

Claims (12)

  1. 순방향 쉬프트 모드시 스캔 펄스를 순차적으로 출력하고, 역방향 쉬프트 모드시 상기 스캔 펄스를 역순차적으로 출력하는 다수의 스테이지를 포함하고;
    상기 다수의 스테이지는 이전단 스테이지의 캐리 신호 및 다음단 스테이지의 캐리 신호에 응답하고, 입력되는 순방향 전압 또는 역방향 전압에 따라 스캔 방향을 제어하는 스캔 방향 제어부와; 상기 스캔 방향 제어부의 출력 전압에 따라 제 1 내지 제 3 노드의 전압을 제어하는 노드 제어부와; 상기 제 1 내지 제 3 노드의 전압 상태에 따라 상기 스캔 펄스를 출력하는 출력부를 구비하고;
    상기 순방향 전압 및 상기 역방향 전압은 서로 위상 반전되며 게이트 하이 전압 및 게이트 로우 전압이 반복되는 펄스 형태의 전압이고;
    상기 다수의 스테이지는 상기 순방향 전압 및 상기 역방향 전압이 교번적으로 인가되는 것을 특징으로 하는 게이트 쉬프트 레지스터에 있어서,
    상기 노드 제어부는
    제 2 노드의 전압 상태에 따라 상기 제 1 노드의 전압을 기저 전압으로 방전시키는 제 3 스위칭 소자와;
    제 1 교류 전압의 전압 상태에 따라 상기 제 1 교류 전압을 상기 제 2 노드에 공급하는 제 4 스위칭 소자와;
    상기 제 1 노드의 전압 상태에 따라 상기 제 2 노드의 전압을 상기 기저 전압으로 방전시키는 제 5 스위칭 소자와;
    제 2 교류 전압의 전압 상태에 따라 상기 제 2 교류 전압을 상기 제 2 노드의 전압을 상기 기저 전압으로 방전시키는 제 6 스위칭 소자와;
    상기 제 3 노드의 전압 상태에 따라 상기 제 1 노드의 전압을 상기 기저 전압으로 방전시키는 제 7 스위칭 소자와;
    상기 제 2 교류 전압의 전압 상태에 따라 상기 제 2 교류 전압을 상기 제 3 노드에 공급하는 제 8 스위칭 소자와;
    상기 제 1 노드의 전압 상태에 따라 상기 제 3 노드의 전압을 상기 기저 전압으로 방전시키는 제 9 스위칭 소자와;
    상기 제 1 교류 전압 상태에 따라 상기 제 3 노드의 전압을 상기 기저 전압으로 방전시키는 제 10 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 순방향 전압 및 상기 역방향 전압은 1 수평 기간마다 상기 게이트 하이 전압과 상기 게이트 로우 전압이 반복되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    상기 스캔 방향 제어부는
    상기 이전단 스테이지의 캐리 신호에 응답하여 상기 순방향 전압 또는 상기 역방향 전압을 상기 제 1 노드에 공급하는 제 1 스위칭 소자와;
    상기 다음단 스테이지의 캐리 신호에 응답하여 상기 순방향 전압 또는 상기 역방향 전압을 상기 제 1 노드에 공급하는 제 2 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 출력부는
    상기 제 1 노드의 전압 상태에 따라 입력된 클럭 펄스를 출력단으로 공급하는 풀업 스위칭 소자와;
    상기 제 2 노드의 전압 상태에 따라 상기 출력단의 전압을 기저 전압으로 방전시키는 제 1 풀다운 스위칭 소자와;
    상기 제 3 노드의 전압 상태에 따라 상기 출력단의 전압을 상기 기저 전압으로 방전시키는 제 2 풀다운 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  6. 다수의 스테이지를 포함하되, 홀수 번째 게이트 라인에 스캔 펄스를 공급하기 위한 제 1 게이트 쉬프트 레지스터, 및 짝수 번째 게이트 라인에 상기 스캔 펄스를 공급하기 위한 제 2 게이트 쉬프트 레지스터로 구성되고;
    상기 다수의 스테이지는 이전단 스테이지의 캐리 신호 및 다음단 스테이지의 캐리 신호에 응답하고, 입력되는 순방향 전압 또는 역방향 전압에 따라 스캔 방향을 제어하는 스캔 방향 제어부와; 상기 스캔 방향 제어부의 출력 전압에 따라 제 1 내지 제 3 노드의 전압을 제어하는 노드 제어부와; 상기 제 1 내지 제 3 노드의 전압 상태에 따라 상기 스캔 펄스를 출력하는 출력부를 구비하고;
    상기 순방향 전압 및 상기 역방향 전압은 서로 위상 반전되며 게이트 하이 전압 및 게이트 로우 전압이 반복되는 펄스 형태의 전압이고;
    상기 다수의 스테이지는 상기 순방향 전압 및 상기 역방향 전압이 교번적으로 인가되는 것을 특징으로 하는 게이트 쉬프트 레지스터에 있어서,
    상기 노드 제어부는,
    제 2 노드의 전압 상태에 따라 상기 제 1 노드의 전압을 기저 전압으로 방전시키는 제 3 스위칭 소자와;
    제 1 교류 전압의 전압 상태에 따라 상기 제 1 교류 전압을 상기 제 2 노드에 공급하는 제 4 스위칭 소자와;
    상기 제 1 노드의 전압 상태에 따라 상기 제 2 노드의 전압을 상기 기저 전압으로 방전시키는 제 5 스위칭 소자와;
    제 2 교류 전압의 전압 상태에 따라 상기 제 2 교류 전압을 상기 제 2 노드의 전압을 상기 기저 전압으로 방전시키는 제 6 스위칭 소자와;
    상기 제 3 노드의 전압 상태에 따라 상기 제 1 노드의 전압을 상기 기저 전압으로 방전시키는 제 7 스위칭 소자와;
    상기 제 2 교류 전압의 전압 상태에 따라 상기 제 2 교류 전압을 상기 제 3 노드에 공급하는 제 8 스위칭 소자와;
    상기 제 1 노드의 전압 상태에 따라 상기 제 3 노드의 전압을 상기 기저 전압으로 방전시키는 제 9 스위칭 소자와;
    상기 제 1 교류 전압 상태에 따라 상기 제 3 노드의 전압을 상기 기저 전압으로 방전시키는 제 10 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  7. 제 6 항에 있어서,
    상기 순방향 전압은 상기 제 1 게이트 쉬프트 레지스터를 구동하기 위한 제 1 순방향 전압과, 상기 제 2 게이트 쉬프트 레지스터를 구동하기 위한 제 2 순방향 전압을 포함하고;
    상기 역방향 전압은 상기 제 1 게이트 쉬프트 레지스터를 구동하기 위한 제 1 역방향 전압과, 상기 제 2 게이트 쉬프트 레지스터를 구동하기 위한 제 2 역방향 전압을 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 순방향 전압과 상기 제 1 및 제 2 역방향 전압은 상기 순방향 전압 및 상기 역방향 전압은 2 수평 기간마다 상기 게이트 하이 전압과 상기 게이트 로우 전압이 반복되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  9. 제 6 항에 있어서,
    상기 스캔 방향 제어부는
    상기 이전단 스테이지의 캐리 신호에 응답하여 상기 순방향 전압 또는 상기 역방향 전압을 상기 제 1 노드에 공급하는 제 1 스위칭 소자와;
    상기 다음단 스테이지의 캐리 신호에 응답하여 상기 순방향 전압 또는 상기 역방향 전압을 상기 제 1 노드에 공급하는 제 2 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  10. 삭제
  11. 제 6 항에 있어서,
    상기 출력부는
    상기 제 1 노드의 전압 상태에 따라 입력된 클럭 펄스를 출력단으로 공급하는 풀업 스위칭 소자와;
    상기 제 2 노드의 전압 상태에 따라 상기 출력단의 전압을 기저 전압으로 방전시키는 제 1 풀다운 스위칭 소자와;
    상기 제 3 노드의 전압 상태에 따라 상기 출력단의 전압을 상기 기저 전압으로 방전시키는 제 2 풀다운 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  12. 제 1 내지 제3항, 제5항 내지 제9항, 및 제 11 항 중 어느 한 항에 기재된 상기 게이트 쉬프트 레지스터를 포함하는 표시 장치.
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