KR101162093B1 - 액정표시소자 - Google Patents

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Abstract

본 발명에 따른 액정표시소자는 복수의 게이트라인 및 데이터라인에 의해 정의되는 복수의 화소를 구비하는 액정패널과, 상기 액정패널의 양측에 형성되어 각각 홀수번째 게이트라인 및 짝수번째 게이트라인에 신호를 인가하는 제1게이트구동부 및 제2게이트구동부과, 상기 데이터라인과 접속되어 데이터라인에 화상신호를 입력하는 데이터구동부와, 상기 제1게이트구동부 및 제2게이트구동부를 전기적으로 연결시키는 연결배선으로 구성된다.
액정표시소자, 시프트레지스터, 신호지연, 연결배선, 라인플리커

Description

액정표시소자{LIQUID CRYSTAL DISPLAY DEVICE}
도 1은 일반적인 액정표시소자의 평면도.
도 2는 종래 액정표시소자의 게이트구동부의 구조를 나타내는 블럭도.
도 3은 본 발명에 따른 액정표시소자의 평면도.
도 4는 본 발명에 따른 액정표시소자의 게이트구동부의 구조를 나타내는 블럭도.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 액정패널 120a,120b : 게이트구동부
122a,122b : 시프트레지스터 160 : 연결배선
본 발명은 액정표시소자에 관한 것으로, 특히 이중 게이트구동소자 방식에서 액정패널의 좌우에 장착되는 게이트구동소자의 시프트레지스터에 각각 각종 신호를 인가하는 입력선들을 서로 연결하여 좌우 시프트레지스터에서 출력되는 신호의 지연차이를 방지할 수 있는 액정표시소자에 관한 것이다.
액정표시소자(Liquid Crystal Display device)는 투과형 평판표시장치로서, 핸드폰(mobile phone), PDA, 노트북컴퓨터와 같은 각종 전자기기에 널리 적용되고 있다. 이러한 LCD는 경박단소화가 가능하고 고화질을 구현할 수 있다는 점에서 다른 평판표시장치에 비해 현재 많은 실용화가 이루어지고 있는 실정이다. 더욱이, 디지털TV나 고화질TV, 벽걸이용 TV에 대한 요구가 증가함에 따라 TV에 적용할 수 있는 대면적 LCD에 대한 연구가 더욱 활발히 이루어지고 있다.
일반적으로 LCD는 액정분자를 동작시키는 방법에 따라 몇 가지 방식으로 나누어질 수 있지만, 현재에는 반응속도가 빠르고 잔상이 적다는 점에서 주로 액티브매트릭스(active matrix) 박막트랜지스터(Thin Film Transistor) LCD가 주로 사용되고 있다.
도 1은 일반적인 액정표시소자의 구조를 나타내는 도면이다.
도면에 도시된 바와 같이, 액정패널(1)에는 종횡으로 배열되어 복수의 화소를 정의하는 복수의 게이트라인(3)과 데이터라인(5)이 형성되어 있다. 각 화소 내에는 스위칭소자인 박막트랜지스터(Thin Film Transistor)가 배치되어 상기 게이트라인(3)을 통해 주사신호가 입력되는 경우 스위칭되어 데이터라인(5)을 통해 입력되는 화상신호를 액정층(9)에 인가한다. 도면에서, 도면부호 11은 축적캐패시터로서, 입력되는 데이터신호를 다음 주사신호의 인가시까지 유지하는 역할을 한다.
주사신호는 게이트구동부(20a,20b)로부터 게이트라인(3)으로 인가되고 화상신호는 데이터구동부(34)로부터 데이터라인(5)으로 인가된다. 통상적으로 게이트구동부(20a,20b)와 데이터구동부(34)는 구동IC(driver Integrated Circuit)로 이루어져 액정패널(1)의 외부에 배치되지만, 도면에 도시된 바와 같이 근래 게이트구동부 (20a,20b)를 액정패널에 일체로 형성된 구조의 액정표시소자가 활발히 연구되고 있다. 상기와 같이, 게이트구동부(20a,20b)를 액정패널(1)과 일체로 형성함으로써 액정표시소자의 부피를 감소시킬 수 있으며, 제조비용을 절감할 수 있게 되는 것이다.
데이터구동부(34)는 액정패널(1)과 인쇄회로기판(36)을 연결시키는 TCP(Tape Carrier Package;30)상에 장착되어 데이터라인(5)을 통해 액정층에 화상신호를 인가한다. 이때, 인쇄회로기판(36)에는 타이밍제어부(timing controller) 등과 같은 부품과 배선이 형성되어 FPC(Flexible Printed Circuit;42)를 통해 게이트구동부(20a,20b)로 신호가 입력된다.
한편, 도면에 도시된 바와 같이, 게이트구동부(20a,20b)는 액정패널(1)의 좌우영역에 형성되는 이중의 게이트구동부로서, 제1게이트구동부(20a)는 홀수번째 게이트라인과 접속되고 제2게이트구동부(20b)는 짝수번째 게이트라인과 접속되는데, 이와 같이 2개의 게이트구동부(20a,20b)를 형성하는 것은 다음과 같은 이유 때문이다.
근래 액정패널(1)의 대면적화되고 있는데, 이러한 액정패널(1)의 대면적화는 게이트라인(3)을 통해 주사신호를 인가할 때 저항이 증가하여 주사신호에 왜곡이 발생하며, 이러한 왜곡은 화소내에 화소전압이 완전하게 충전되는 것을 방해한다. 따라서, 액정패널(1)의 일측에만 게이트구동부가 형성되어 있는 경우, 게이트구동부와 연결되는 화소의 반대쪽의 화소(즉, 먼쪽)에는 딤(dim)현상이 발생한다. 만약, 모든 게이트라인이 일측의 게이트구동부에 연결되어 있다고 가정하면, 이러한 딤현상이 게이트구동부의 반대편 영역에 전체적으로 발생하게 되어 액정패널에 심각한 불량이 발생하게 된다.
그러나, 게이트구동부(20a,20b)를 좌우 영역에 2개 설치하는 경우 서로 교대되는 홀수번째 게이트라인과 짝수번째 게이트라인이 서로 반대편의 화소에 신호 왜곡에 의한 충전시간이 감소되므로, 딤현상이 발생하지 않게 된다(충전시간 감소는 양단부에서 서로 상쇄된다).
도 2는 상기 게이트구동부(20a,20b)의 구조를 나타내는 간략도이다. 도면에 도시된 바와 같이, 상기 제1게이트구동부(20a) 및 제2게이트구동부(20b)는 각각 복수의 제1시프트레지스터(22a)와 제2시프트레지스터(22b)를 구비하고 있으며, 상기 제1시프트레지스터(22a) 및 제2시프트레지스터(22b)에서는 신호가 순차적으로 출력되어 각각 홀수번째의 게이트라인(G1～G(2n-1))과 짝수번째 게이트라인(G2～G2n)으로 인가된다.
이때, 상기 제1시프트레지스터(22a) 및 제2시프트레지스터(22b)에는 FPC(42)를 통해 각각 고전위전압(Vdd1,Vdd2), 클럭신호(Clock1,Clock2)가 입력된다.
또한, 상기 제1시프트레지스터(22a) 및 제2시프트레지스터(22b)에는 각각 스타트신호(start signal;S1,S2)가 입력되는데, 첫단 이후의 제1시프트레지스터(22a) 및 제2시프트레지스터(22b)에는 이전 단의 출력신호가 스타트신호로서 입력된다.
그러나, 상기와 같은 구성의 액정표시소자에서는 다음과 같은 문제가 발생할 수 있다. 일반적으로 게이트구동부의 시프트레지스터는 액정패널에 일체로 형성되어 있다. 따라서, 시프트레지스터에 형성되는 트랜지스터는 박막트랜지스터로서, 기판위에 형성된다. 이와 같이, 트랜지스터가 기판위에 형성되기 때문에 다음 단 시프트레지스터에 스타트신호로서 입력되는 신호는 신호배선에 의해 발생하는 캐패시터성분 등에 의해 잡음이 발생하게 된다. 이러한 잡음은 다음 단의 시프트레지스터로 입력되는 스타트전압을 지연시키거나 신호 자체의 변형을 야기하게 된다.
이중의 제1시프트레지스터(22a)와 제2시프트레지스터(22b)가 구비된 경우, 상기 제1시프트레지스터(22a) 및 제2시프트레지스터(22b)에서 다음 단의 시프트레지스터로 입력되는 신호에는 각각 다른 크기의 잡음이 발생하게 된다. 따라서, 다음단이 제1시프트레지스터(22a)와 제2시프트레지스터(22b)에 각각 스타트신호로서 입력되는 신호에는 다른 크기의 지연이 발생하게 될 뿐만 아니라 다른 정도의 신호변형이 발생하게 되어, 출력신호의 신호지연의 차이가 심화되고 신호의 변형정도의 차이가 심해진다. 홀수번째 게이트라인과 짝수번째 게이트라인에서의 이러한 신호지연의 차이나 신호변형의 차이는 액정표시소자의 라인플리커(line flicker)를 발생시켜, 결국 액정표시소자의 화질을 저하시키는 중요한 원인이 된다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 액정패널의 양측에 형성되는 시프트레지스터에 신호를 인가하는 신호배선을 전기적으로 연결하여 홀수번째 게이트라인과 짝수번째 게이트라인의 신호지연차이에 의한 라인플리커현상을 방지할 수 있는 액정표시소자를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명에 따른 액정표시소자는 복수의 게이트라인 및 데이터라인에 의해 정의되는 복수의 화소를 구비하는 액정패널; 상기 액정패널의 양측에 형성되어 각각 홀수번째 게이트라인 및 짝수번째 게이트라인에 출력전압을 출력하는 적어도 하나의 제1시프트레지스터 및 제2시프트레지스터; 상기 제1시프트레지스터에 연결되어 외부로부터 상기 제1시프트레지스터에 신호를 인가하는 제1고전위전압(Vdd1,Vdd2)배선, 제1클럭신호(Clock1,Clock2)배선 및 제1저전위신호(Vss1,Vss2)배선; 상기 제2시프트레지스터에 연결되어 외부로부터 상기 제2시프트레지스터에 신호를 인가하는 제2고전위전압배선, 제2클럭신호배선 및 제2저전위신호배선; 및 상기 제1고전위전압배선과 제2고전위전압배선, 제1클럭신호배선과 제2클럭신호배선, 제1저전위신호배선과 제1저전위신호배선을 각각 연결하여 상기 제1고전위전압배선과 제2고전위전압배선 사이의 전위, 제1클럭신호배선과 제2클럭신호배선 사이의 전위, 제1저전위신호배선과 제1저전위신호배선 사이의 전위를동일한 전위상태로 만들어 상기 제1고전위전압배선, 제1클럭신호배선, 제1저전위신호배선, 제2고전위전압배선, 제2클럭신호배선 및 제2저전위신호배선에 발생하는 잡음을 동일하게 만드는 제1연결배선, 제2연결배선 및 제3연결배선으로 구성된다.
상기 신호배선은 고전위전압(Vdd1,Vdd2)배선, 클럭신호(Clock1,Clock2)배선 및 저전위신호(Vss1,Vss2)배선을 포함한다. 상기 시프트레지스터는 비정질반도체로 이루어진 복수의 박막트랜지스터로 구성되며, 상기 제1시프트레지스터 및 제2시프트레지스터에는 스타트신호가 입력된다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시소자를 상세히 설명한다.
도 3은 본 발명에 따른 액정표시소자의 구조를 나타내는 도면이다.
도면에 도시된 바와 같이, 액정패널(101)에는 종횡으로 배열되어 복수의 화소를 정의하는 복수의 게이트라인(103)과 데이터라인(105)이 형성되어 있다. 각 화소 내에는 스위칭소자인 박막트랜지스터가 배치되어 상기 게이트라인(103)을 통해 주사신호가 입력되는 경우 스위칭되어 데이터라인(105)을 통해 입력되는 화상신호를 액정층(109)에 인가한다. 이때, 화상신호는 축적캐패시터에 충전되어 다음 주사신호의 인가시까지 유지된다.
주사신호는 액정패널(101)의 양측면에 형성된 제1게이트구동부(120a) 및 제2게이트구동부(120b)로부터 게이트라인(103)으로 인가되고 화상신호는 데이터구동부 (134)로부터 데이터라인(105)으로 인가된다.
상기 제1게이트구동부(120a) 및 제2게이트구동부(120b)는 액정패널에 일체로 형성된다. 상기 제1게이트구동부(120a)와 제2게이트구동부(120b)는 화소영역의 박막트랜지스터와 동일한 공정에 의해 일체로 형성된 것으로, 그 내부에는 비정질반도체로 이루어진 박막트랜지스터가 형성되어 있다. 이때, 제1게이트구동부(120a)는 화소영역에 형성되는 게이트라인(103)중 홀수번째 게이트라인에 접속되고 제2게이트구동부(120b)는 짝수번째 게이트라인에 접속된다. 다시 말해서, 게이트라인(103)은 교대로 제1게이트구동부(120a)와 제2게이트구동부(120b)에 접속되어 상기 게이트구동부(120a,120b)로부터 주사신호가 인가되는 것이다.
데이터구동부(134)는 TCP(130)에 장착되어 데이터라인(105)을 통해 액정층에 화상신호를 인가한다. 인쇄회로기판(136)에는 타이밍제어부 등과 같은 부품과 배선이 형성되어 FPC(142)를 통해 게이트구동부(120a,120b)로 신호가 입력된다.
상기 액정패널(101)의 외곽영역에는 게이트구동부(120a,120b)를 연결하는 연결배선(160)이 형성된다. 이 연결배선(160)은 제1게이트구동부(120a) 및 제2게이트구동부(120b)에 신호를 인가하는 신호배선들을 연결하여 제1게이트구동부(120a) 및 제2게이트구동부(120b)에 인가되는 신호의 지연을 제거하기 위한 것이다.
도 4는 상기 게이트구동부(120a,120b)의 구조를 나타내는 간략도이다. 도면에 도시된 바와 같이, 상기 제1게이트구동부(120a) 및 제2게이트구동부(120b)에는 각각 복수의 제1시프트레지스터(122a)와 제2시프트레지스터(122b)가 형성되어 있다. 도면에는 도시하지 않았지만, 상기 제1시프트레지스터(122a) 및 제2시프트레지 스터(122b)는 비정질실리콘으로 이루어진 복수의 박막트랜지스터로 이루어지는데, 액정패널(101)의 화소영역에 형성된 스위칭소자인 박막트랜지스터와 동일한 공정에 의해 형성된다.
상기 제1시프트레지스터(122a)는 홀수번째의 게이트라인(G1～G(2n-1))과 연결되어 있고 제2시프트레지스터(122b)는 짝수번째 게이트라인(G2～G2n)와 연결되어, 상기 제1시프트레지스터(22a) 및 제2시프트레지스터(22b)에서 각각 신호가 순차적으로 홀수번째의 게이트라인(G1～G(2n-1))과 짝수번째 게이트라인(G2～G2n)으로 인가된다.
한편, 인쇄회로기판(136)에 형성된 타이밍제어부(도면표시하지 않음)에서는 FPC(142)를 통해 상기 제1시프트레지스터(122a) 및 제2시프트레지스터(122b)에 연결된 신호배선을 통해 고전위전압(Vdd1,Vdd2), 클럭신호(Clock1,Clock2) 및 저전위신호(Vss1,Vss2)와 같은 다양한 신호가 입력된다. 또한, 상기 제1시프트레지스터(122a) 및 제2시프트레지스터(122b)에는 각각 스타트신호(S1,S2)가 입력된다. 이 스타트신호(S1,S2)가 입력됨에 따라 제1시프트레지스터(122a) 및 제2시프트레지스터(122b)가 작동하기 시작하며, 클럭신호(Clock1, Clock2)가 입력됨에 따라 홀수번째의 게이트라인(G1～G(2n-1))과 짝수번째 게이트라인(G2～G2n)에 각각 출력전압이 인가된다.
상기 제1시프트레지스터(122a) 및 제2시프트레지스터(122b)에 신호를 입력하는 고전위전압(Vdd1,Vdd2)배선, 클럭신호(Clock1,Clock2)배선 및 저전위신호(Vss1,Vss2)배선은 각각 연결배선(160a,160b,160c)에 의해 전기적으로 연결된다. 이때, 상기 연결배선(160a,160b,160c)는 액정패널(101)의 게이트구동부(120a,120b)에 형성되는 각종 배선들과 동일한 공정에 의해 형성된다.
상기 연결배선(160a,160b,160c)은 제1시프트레지스터(122a) 및 제2시프트레지스터(122b)에 각각 연결되는 고전위전압(Vdd1,Vdd2)배선, 클럭신호(Clock1,Clock2)배선 및 저전위신호(Vss1,Vss2)배선을 동일한 전위 상태로 만든다. 따라서, 각각의 고전위전압(Vdd1,Vdd2)배선, 클럭신호(Clock1,Clock2)배선 및 저전위신호(Vss1,Vss2)배선에 의해 발생하는 캐패시터성분이 동일하게 되어, 결국 고전위전압(Vdd1,Vdd2)배선, 클럭신호(Clock1,Clock2)배선 및 저전위신호(Vss1,Vss2)배선에는 동일한 정도의 잡음이 발생하게 된다. 그러므로, 제1시프트레지스터(122a) 및 제2시프트레지스터(122b)에서 각각 다음 단의 제1시프트레지스터(122a) 및 제2시프트레지스터(122b)로 입력되는 스타트전압에는 동일한 정도의 신호지연이 발생할 뿐만 아니라 신호 자체가 변형되는 경우에도 동일한 정도로 신호가 변형된다.
따라서, 이 신호들이 제1시프트레지스터(122a) 및 제2시프트레지스터(122b)에 입력되어 홀수번째 게이트라인과 짝수번째 게이트라인으로 출력되는 출력전압 사이에는 신호지연의 차가 거의 없어지게 된다.
이와 같이, 본 발명에서는 홀수번째 게이트라인과 짝수번째 게이트라인에 인가되는 신호 사이의 신호지연의 차가 없어지게 되어 액정표시소자에 라인플리커현상이 발생하는 것을 방지할 수 있게 된다.
비록 상기한 상세한 설명에서는 본 발명의 구체적인 구조가가 도시되어 설명되고 있지만, 본 발명이 이러한 구조에 한정되는 것은 아니다. 상기한 상세한 설명 에 개시된 구조는 단지 본 발명을 설명하기 위한 일례에 불과한 것이다. 상기한 설명에 기초하여 본 발명이 속하는 기술분야에 종사하는 사람이 용이하게 창안할 수 있는 구조나 변형예는 당연히 본 발명의 권리범위에 속해야만 할 것이다.
상술한 바와 같이, 본 발명에서는 액정패널의 좌우에 형성되는 시프트레지스트에 신호를 인가하는 신호배선을 연결배선으로 연결하여 좌우 시프트레지스터에 인가되는 신호의 지연차를 제거함으로써 홀수번째 게이트라인과 짝수번째 게이트라인에 인가되는 신호 사이의 신호지연 차이를 최소화할 수 있게 된다. 따라서, 액정표시소자의 라인플리커(line flicker)현상이 발생하는 것을 방지할 수 있게 된다.

Claims (9)

  1. 복수의 게이트라인 및 데이터라인에 의해 정의되는 복수의 화소를 구비하는 액정패널;
    상기 액정패널의 양측에 형성되어 각각 홀수번째 게이트라인 및 짝수번째 게이트라인에 출력전압을 출력하는 적어도 하나의 제1시프트레지스터 및 제2시프트레지스터;
    상기 제1시프트레지스터에 연결되어 외부로부터 상기 제1시프트레지스터에 신호를 인가하는 제1고전위전압(Vdd1,Vdd2)배선, 제1클럭신호(Clock1,Clock2)배선 및 제1저전위신호(Vss1,Vss2)배선;
    상기 제2시프트레지스터에 연결되어 외부로부터 상기 제2시프트레지스터에 신호를 인가하는 제2고전위전압배선, 제2클럭신호배선 및 제2저전위신호배선; 및
    상기 제1고전위전압배선과 제2고전위전압배선, 제1클럭신호배선과 제2클럭신호배선, 제1저전위신호배선과 제1저전위신호배선을 각각 연결하여 상기 제1고전위전압배선과 제2고전위전압배선 사이의 전위, 제1클럭신호배선과 제2클럭신호배선 사이의 전위, 제1저전위신호배선과 제1저전위신호배선 사이의 전위를동일한 전위상태로 만들어 상기 제1고전위전압배선, 제1클럭신호배선, 제1저전위신호배선, 제2고전위전압배선, 제2클럭신호배선 및 제2저전위신호배선에 발생하는 잡음을 동일하게 만드는 제1연결배선, 제2연결배선 및 제3연결배선으로 구성된 액정표시소자.
  2. 삭제
  3. 제1항에 있어서, 상기 제1시프트레지스터 및 제2시프트레지스터는 비정질반도체로 이루어진 복수의 박막트랜지스터로 구성된 것을 특징으로 하는 액정표시소자.
  4. 제1항에 있어서, 상기 제1시프트레지스터 및 제2시프트레지스터에는 스타트신호가 입력되는 것을 특징으로 하는 액정표시소자.
  5. 제4항에 있어서, 둘째단 이후의 제1시프트레지스터 및 제2시프트레지스터의 스타트신호는 이전 단의 출력전압인 것을 특징으로 하는 액정표시소자.
  6. 복수의 게이트라인 및 데이터라인에 의해 정의되는 복수의 화소를 구비하는 액정패널;
    상기 액정패널의 일측에 형성되며, 홀수번째 게이트라인에 출력전압을 출력하는 적어도 하나의 제1시프트레지스터와, 상기 제1시프트레지스터에 연결되어 외부로부터 상기 제1시프트레지스터에 신호를 인가하는 제1고전위전압배선, 제1클럭신호배선 및 제1저전위신호배선으로 이루어진 제1게이트구동부;
    상기 액정패널의 타측에 형성되며, 짝수번째 게이트라인에 출력전압을 출력하는 적어도 하나의 제2시프트레지스터와, 상기 제2시프트레지스터에 연결되어 외부로부터 상기 제2시프트레지스터에 신호를 인가하는 제2고전위전압배선, 제2클럭신호배선 및 제2저전위신호배선으로 이루어진 제2게이트구동부;
    상기 데이터라인과 접속되어 데이터라인에 화상신호를 입력하는 데이터구동부; 및
    상기 제1게이트구동부의 제1고전위전압배선, 제1클럭신호배선 제1저전위신호배선 및 제2게이트구동부의 제2고전위전압배선, 제2클럭신호배선 및 제2저전위신호배선을 각각 전기적으로 연결하여 상기 제1고전위전압배선과 제2고전위전압배선 사이의 전위, 제1클럭신호배선과 제2클럭신호배선 사이의 전위, 제1저전위신호배선과 제1저전위신호배선 사이의 전위를 동일한 전위상태로 만들어 상기 제1고전위전압배선, 제1클럭신호배선, 제1저전위신호배선, 제2고전위전압배선, 제2클럭신호배선 및 제2저전위신호배선에 발생하는 잡음을 동일하게 만드는 연결배선으로 구성된 액정표시소자.
  7. 제6항에 있어서, 상기 제1게이트구동부 및 제2게이트구동부는,
    홀수번째 게이트라인 및 짝수번째 게이트라인에 각각 연결되어 출력전압을 출력하는 적어도 하나의 제1시프트레지스터 및 제2시프트레지스터를 포함하는 것을 특징으로 하는 액정표시소자.
  8. 삭제
  9. 삭제
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