KR101493221B1 - 쉬프트 레지스터 - Google Patents

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Abstract

본 발명은 스테이지들의 출력순서를 변경할 수 있는 쉬프트 레지스터에 관한 것으로, 서로 다른 위상차를 갖는 적어도 두 개의 클럭펄스들을 전송하는 적어도 두 개의 클럭전송라인들과, 상기 각 클럭전송라인으로부터 클럭펄스들을 공급받아 순차적으로 출력신호를 출력하는 다수의 스테이지들을 포함하며, 각 스테이지가, 세트 노드의 신호상태를 제어함과 아울러, 서로 반전된 위상을 갖는 순방향전압 및 역방향전압에 따라 스테이지들의 스캔펄스의 출력순서를 제어하는 노드 제어부; 세트 노드의 신호상태에 따라 턴-온/오프되며, 턴-온시 상기 클럭펄스들 중 어느 하나를 출력단자를 통해 스캔펄스로서 출력하는 풀업 스위칭소자 및, 어느 하나의 클럭펄스에 따라 턴-온/오프되며, 턴-온시 외부로부터의 스타트 펄스 또는 전단 스테이지로부터의 스캔펄스를 상기 세트 노드에 공급하는 제 1 노이즈 제거부; 및, 어느 하나의 클럭펄스에 따라 턴-온/오프되며, 턴-온시 외부로부터의 스타트 펄스 또는 다음단 스테이지로부터의 출력신호를 상기 세트 노드에 공급하는 제 2 노이즈 제거부를 포함함을 특징으로 한다.
쉬프트 레지스터, 액정표시장치, 스캔펄스, 멀티 출력

Description

쉬프트 레지스터{SHIFT REGISTER}
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 스테이지들의 출력순서를 변경할 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.
종래의 쉬프트 레지스터는 차례로 스캔펄스를 출력하는 다수의 스테이지들을 포함한다. 상기 스테이지들은 한 방향, 즉 가장 상측에 위치한 스테이지부터 가장 하측에 위치한 스테이지 순서로 스캔펄스를 출력한다. 즉, 종래의 쉬프트 레지스터는 단 한 방향으로만 스캔펄스를 출력한다. 이에 따라 종래의 쉬프트 레지스터는 다양한 모델의 액정표시장치에 사용되기에는 많은 문제점을 나타낸다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 스캔펄스의 출력순서를 제어할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 서로 다른 위상차를 갖는 적어도 두 개의 클럭펄스들을 전송하는 적어도 두 개의 클럭전송라인들과, 상기 각 클럭전송라인으로부터 클럭펄스들을 공급받아 순차적으로 출력신호를 출력하는 다수의 스테이지들을 포함하며, 각 스테이지가, 세트 노드의 신호상태를 제어함과 아울러, 서로 반전된 위상을 갖는 순방향전압 및 역방향전압에 따라 스테이지들의 스캔펄스의 출력순서를 제어하는 노드 제어부; 세트 노드의 신호상태에 따라 턴-온/오프되며, 턴-온시 상기 클럭펄스들 중 어느 하나를 출력단자를 통해 스캔펄스로서 출력하는 풀업 스위칭소자 및, 어느 하나의 클럭펄스에 따라 턴-온/오프되며, 턴-온시 외부로부터의 스타트 펄스 또는 전단 스테이지로부터의 스캔펄스를 상기 세트 노드에 공급하는 제 1 노이즈 제거부; 및, 어느 하나의 클럭펄스에 따라 턴-온/오프되며, 턴-온시 외부로부터의 스타트 펄스 또는 다음단 스테이지로부터의 출력신호를 상기 세트 노드에 공급하는 제 2 노이즈 제거부를 포함함을 특징으로 한다.
본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
본 발명에서의 쉬프트 레지스터는 스캔방향 제어부를 통해 스테이지들의 출력순서를 변경할 수 있다. 이에 따라, 본 발명에 따른 쉬프트 레지스터는 다양한 모델의 표시장치에 적용될 수 있다.
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 순방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도이고, 도 3은 역방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도이다.
본 발명의 실시예에 따른 쉬프트 레지스터는, 도 1에 도시된 바와 같이, n개의 스테이지들 및 두 개의 더미 스테이지들(ST0, STn+1)을 포함한다. 여기서, 각 스테이지(ST1 내지 STn)는 한 프레임 기간동안 한 번의 스캔펄스를 출력한다.
각 스테이지(ST1 내지 STn)는 상기 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시키고, 자신으로부터 후단에 위치한 스테이지 및 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다.
상기 상단 더미 스테이지(ST0) 및 하단 더미 스테이지(STn+1)를 포함한 전체 스테이지들(ST0 내지 STn+1)은 차례로 스캔펄스(Vout0 내지 Voutn+1)를 출력한다.
이때, 상기 전체 스테이지들(ST0 내지 STn+1)은 순방향 전압(V_F) 및 역방향 전압(V_R)의 신호상태에 따라 순방향으로 구동되거나, 또는 역방향으로 구동된다.
먼저, 순방향 구동시 상기 스테이지들(ST0 내지 STn+1)은 상기 상단 더미 스테이지(ST0)부터 하단 더미 스테이지(STn+1) 순서로 차례로 스캔펄스를 출력한다.
즉, 상기 상단 더미 스테이지(ST0)가 제 1 더미 스캔펄스(Vout0)를 출력하고, 이어서 제1 스테이지(ST1)가 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(ST2)가 제 3 스캔펄스(Vout3)를 출력하고, 다음으로, 제 3 스테이지(ST3)가 제 5 스캔펄스(Vout5)를 출력하고, ...., 다음으로 제 n 스테이지(STn)가 제 n 스캔펄스(Voutn)를 출력하고, 마지막으로 하단 더미 스테이지(STn+1)가 제 2 더미 스캔펄스(Voutn+1)를 출력한다.
한편, 역방향 구동시 상기 스테이지들(ST0 내지 STn+1)은 상기 하단 더미 스테이지(STn+1)부터 상단 더미 스테이지(ST0) 순서로 차례로 스캔펄스를 출력한다.
즉, 상기 하단 더미 스테이지(STn+1)가 제 2 더미 스캔펄스(Voutn+1)를 출력하고, 이어서 제n 스테이지(STn)가 제 n 스캔펄스(Voutn)를 차례로 출력하고, 이어서 제 n-1 스테이지(STn-1)가 제 n-1 스캔펄스(Voutn-1)를 출력하고, 이어서 제n-2 스테이지가 제 n-2 스캔펄스를 출력하고, ..., 제 1 스테이지(ST1)가 제 1 스캔펄스(Vout1)를 출력하고, 마지막으로 상단 더미 스테이지(ST0)가 제 1 더미 스캔펄스(Vout0)를 출력한다.
상기 상단 및 하단 더미 스테이지(ST0, STn+1)를 제외한 상기 스테이지들(ST1 내지 STn)로부터 출력된 스캔펄스(Vout1 내지 Vout2n)는 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로스캐닝하게 된다.
이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.
이와 같이 구성된 쉬프트 레지스터에 구비된 스테이지들(ST1 내지 STn)은, 도 2 및 도 3에 도시된 바와 같이, 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)들 중 네 개의 클럭펄스와, 순방향 전압(V_F)과, 그리고 역방향 전압(V_R)과, 그리고 저전위전압(VSS)을 공급받는다.
그리고, 상단 및 하단 더미 스테이지(ST0, STn+1)는, 상기 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK4)들 중 네 개의 클럭펄스와, 스타트 펄스(Vst)와, 순방향 전압(V_F)과, 역방향 전압(V_R)과, 그리고 저전위전압(VSS)을 공급받는다.
상기 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)는 서로 위상차를 갖고 출력된다. 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 위상지연되어 출력되고, 상기 제 5 클럭펄스(CLK5)는 상기 제 4 클럭펄스(CLK4)보다 위상지연되어 출력되고, 상기 제 6 클럭펄스(CLK6)는 상기 제 5 클럭펄스(CLK5)보다 위상지연되어 출력된다.
상기 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 6 클럭펄스(CLK6)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 6 클럭펄스(CLK6)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 6 클럭펄스(CLK6)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다.
상기 각 클럭펄스(CLK1 내지 CLK6)는 한 프레임 기간동안 여러 번 출력되지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한번 출력된다. 다시 말하면, 각 클럭펄스(CLK1 내지 CLK6)는 한 프레임 기간동안 주기적으로 여러 번의 액티브 상태(하이상태)를 나타내지만, 스타트 펄스(Vst)는 한 프레임 기간동안 단 한 번의 액티브상태를 나타낸다. 이 스타트 펄스(Vst)는 한 프레임 기간 중 어떠한 클럭펄스들(CLK1 내지 CLK6)보다도 가장 먼저 출력된다.
본 발명에서는 서로 다른 위상차를 갖는 6종의 클럭펄스를 사용하는 예를 나타내었지만, 상기 클럭펄스의 종류는 4개 이상이면 몇 개라도 사용할 수 있다.
순방향 구동시, 도 2에 도시된 바와 같이, 상기 클럭펄스들(CLK1 내지 CLK6)은 제 1 클럭펄스(CLK1)부터 제 6 클럭펄스(CLK6) 순서로 출력된다. 반면, 역방향 구동시, 도 3에 도시된 바와 같이, 상기 클럭펄스들(CLK1 내지 CLK6)은 제 6 클럭펄스(CLK6)부터 제 1 클럭펄스(CLK1) 순서로 출력된다.
본 발명에서는, 도 2 및 도 3에 도시된 바와 같이 펄스폭 구간이 중첩된 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)가 사용될 수 있다. 다시말해, 각 스테이지에 공급되는 클럭펄스들(CLK1 내지 CLK6) 중 인접한 기간에 출력되는 클럭펄스들은 일정 기간동안 서로 동시에 액티브 상태를 유지한다.
즉, 도 2에 도시된 바와 같이, 제 i 클럭펄스(i는2이상의 자연수)의 펄스폭 구간 중 전반 1/2 구간이 제 i-1 클럭펄스의 펄스폭 구간 중 후반 1/2 구간과 중첩되어 있으며, 상기 제 i 클럭펄스의 펄스폭 구간 중 후반 1/2 구간이 제 i+1 클럭펄스의 펄스폭 구간 중 전반 1/2 구간과 중첩되어 있다.
또한, 즉, 도 3에 도시된 바와 같이, 제 i 클럭펄스의 펄스폭 구간 중 전반 1/2 구간이 제 i+1 클럭펄스의 펄스폭 구간 중 후반 1/2 구간과 중첩되어 있으며, 상기 제 i 클럭펄스의 펄스폭 구간 중 후반 1/2 구간이 제 i+1 클럭펄스의 펄스폭 구간 중 후반 1/2 구간과 중첩되어 있다.
예를 들어, 도 2 및 도 3에 도시된 바와 같이, 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)가 각각 2수평기간(2H; 2 Horizontal Time)에 해당하는 펄스폭 구간을 갖는다면, 인접한 클럭펄스들은 1수평기간에 해당하는 구간만큼 서로 중첩된다.
상기 충첩되는 펄스폭의 구간 길이는 상기 1/2 구간에 해당하는 길이에만 한정되지 않으며 얼마든지 조절될 수 있다.
이와 같이 중첩된 클럭펄스들(CLK1 내지 CLK6)이 사용될 경우, 도2 및 도 3에 도시된 바와 같이, 각 스테이지(ST0 내지 STn+1)로부터 출력되는 스캔펄스(Vout0 내지 Voutn+1)의 펄스폭도 서로 중첩된다.
도 1에 도시된 상단 및 하단 더미 스테이지(ST0, STn+1), 그리고 스테이지들(ST1 내지 STn)은 상술된 특징을 갖는 각종 신호를 공급받아 동작한다.
각 스테이지(ST1 내지 STn)가 스캔펄스를 출력하기 위해서는 각 스테이지(ST1 내지 STn)의 인에이블 동작이 선행되어야 한다. 상기 스테이지가 인에이블된다는 것은, 상기 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다.
순방향 구동시, 각 스테이지(ST1 내지 STn)는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블된다. 예를 들어, 제 j 스테이지는 제 j-2 스테이지로부터의 스캔펄스에 응답하여 인에이블된다.
단, 순방향 구동시, 가장 상측에 위치한 제 1 및 제 2 스테이지(ST1, ST2)는 상단 더미 스테이지(ST0)로부터의 제 1 더미 스캔펄스(Vout0)에 응답하여 인에이블된다. 그리고, 상단 더미 스테이지(ST0)는 스타트전송라인으로부터의 스타트 펄스(Vst)를 공급받아 인에이블된다.
반면, 역방향 구동시, 각 스테이지(ST1 내지 STn)는 자신으로부터 다음단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블된다. 예를 들어, 제 j 스테이지는 제 j+2 스테이지로부터의 스캔펄스에 응답하여 인에이블된다.
단, 역방향 구동시, 가장 하측에 위치한 제 n 및 제 n-1 스테이지(STn, STn-1)는 하단 더미 스테이지(STn+1)로부터의 제 2 더미 스캔펄스(Vout2n+1)에응답하여 인에이블된다. 그리고, 하단 더미 스테이지(STn+1)는 스타트전송라인으로부터의 스타트 펄스(Vst)를 공급받아 인에이블된다.
한편, 각 스테이지(ST1 내지 STn)는 상기 스캔펄스 출력 이후 디스에이블되는데, 상기 스테이지가 디스에이블된다는 것은, 상기 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다.
순방향 구동시, 각 스테이지(ST1 내지 STn)는 자신으로부터 후단에 위치한 스테이지로부터의 스캔펄스를 공급받아 디스에이블된다. 예를 들어, 제 j 스테이지는 제 j+2 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.
단, 순방향 구동시, 가장 하측에 위치한 제 n 스테이지(STn) 및 제 n-1 스테이지(STn-1)는 하단 더미 스테이지(STn+1)로부터의 제 2 더미 스캔펄스(Voutn+1)에 응답하여 디스에이블된다. 그리고, 하단 더미 스테이지(STn+1)는 스타트전송라인으로부터의 스타트 펄스(Vst)를 공급받아 디스에이블된다.
반면, 역방향 구동시, 각 스테이지(ST1 내지 STn)는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 디스에이블된다. 예를 들어, 제 j 스 테이지는 제 j-2 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.
단, 역방향 구동시, 가장 상측에 위치한 제 1 및 제 2 스테이지(ST1, ST2)는 상단 더미 스테이지(ST0)로부터의 제 1 더미 스캔펄스(Vout0)에 응답하여 디스에이블된다. 그리고, 상단 더미 스테이지(STn0)는 스타트전송라인으로부터의 스타트 펄스(Vst)를 공급받아 디스에이블된다.
여기서, 각 스테이지의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 4는 도 1의 임의의 스테이지의 회로구성을 나타낸 도면이다.
제 k 스테이지(ST0 내지 STn+1)는 세트 노드(Q)와; 상기 세트 노드(Q)의 신호상태를 제어함과 아울러, 서로 반전된 위상을 갖는 순방향 전압(V_F) 및 역방향 전압(V_R)에 따라 스테이지들(ST0 내지 STn+1)의 스캔펄스(Vout0 내지 Voutn+1)의 출력순서를 제어하는 노드 제어부(NC)와; 상기 세트 노드(Q)의 신호상태에 따라 턴-온/오프되며, 턴-온시 상기 클럭펄스들(CLK1 내지 CLK6) 중 어느 하나를 출력단자를 통해 스캔펄스로서 출력하는 풀업 스위칭소자(Trpu)와; 어느 하나의 클럭펄스에 따라 턴-온/오프되며, 턴-온시 외부로부터의 스타트 펄스(Vst) 또는 전단 스테이지로부터의 스캔펄스를 상기 세트 노드(Q)에 공급하는 제 1 노이즈 제거부(TrE1)와; 그리고, 어느 하나의 클럭펄스에 따라 턴-온/오프되며, 턴-온시 외부로부터의 스타트 펄스(Vst) 또는 다음단 스테이지로부터의 출력신호를 상기 세트 노드(Q)에 공급하는 제 2 노이즈 제거부(TrE2)를 포함한다.
제 k 스테이지에 구비된 제 1 노이즈 제거부(TrE1)는 어느 하나의 클럭펄스에 따라 턴-온/오프되며, 턴-온시 외부로부터의 스타트 펄스(Vst) 또는 제 k-1 스 테이지로부터의 스캔펄스를 상기 세트 노드(Q)에 공급하며; 제 k 스테이지에 구비된 제 2 노이즈 제거부(TrE2)는 어느 하나의 클럭펄스에 따라 턴-온/오프되며, 턴-온시 외부로부터의 스타트 펄스(Vst) 또는 제 k+1 스테이지로부터의 스캔펄스를 상기 세트 노드(Q)에 공급한다.
제 k 스테이지의 노드 제어부(NC)는 제 1 및 제 2 스위칭소자(Tr1, Tr2)를 포함한다.
제 1 스위칭소자(Tr1)는 제 k-2 스테이지로부터의 스캔펄스에 따라 턴-온/오프되며, 턴-온시 상기 순방향 전압(V_F)을 상기 세트 노드(Q)에 공급한다.
제 2 스위칭소자(Tr2)는 제 k+2 스테이지로부터의 스캔펄스에 따라 턴-온/오프되며, 턴-온시 상기 역방향 전압(V_R)을 상기 세트 노드(Q)에 공급한다.
또한, 제 k 스테이지는 어느 하나의 클럭펄스에 따라 턴-온/오프되며, 턴-온시 저전위전압(VSS)을 상기 출력단자(111)를 통해 출력하는 풀다운 스위칭소자(Trpd)를 더 포함한다.
제 6k+1 스테이지의 풀업 스위칭소자(Trpu)는 제 1 클럭펄스(CLK1)를 공급받으며; 제 6k+2 스테이지의 풀업 스위칭소자(Trpu)는 제 2 클럭펄스(CLK2)를 공급받으며; 제 6k+3 스테이지의 풀업 스위칭소자(Trpu)는 제 3 클럭펄스(CLK3)를 공급받으며; 제 6k+4 스테이지의 풀업 스위칭소자(Trpu)는 제 4 클럭펄스(CLK4)를 공급받으며; 제 6k+5 스테이지의 풀업 스위칭소자(Trpu)는 제 5 클럭펄스(CLK5)를 공급받으며; 제 6k+6 스테이지의 풀업 스위칭소자(Trpu)는 제 6 클럭펄스(CLK6)를 공급받는다.
제 6k+1 스테이지의 제 1 노이즈 제거부(TrE1)는 제 6 클럭펄스(CLK6)를 공급받으며; 제 6k+2 스테이지의 제 1 노이즈 제거부(TrE1)는 제 1 클럭펄스(CLK1)를 공급받으며; 제 6k+3 스테이지의 제 1 노이즈 제거부(TrE1)는 제 2 클럭펄스(CLK2)를 공급받으며; 제 6k+4 스테이지의 제 1 노이즈 제거부(TrE1)는 제 3 클럭펄스(CLK3)를 공급받으며; 제 6k+5 스테이지의 제 1 노이즈 제거부(TrE1)는 제 4 클럭펄스(CLK4)를 공급받으며; 제 6k+6 스테이지의 제 1 노이즈 제거부(TrE1)는 제 5 클럭펄스(CLK5)를 공급받는다.
제 6k+1 스테이지의 제 2 노이즈 제거부(TrE2)는 제 2 클럭펄스(CLK2)를 공급받으며; 제 6k+2 스테이지의 제 2 노이즈 제거부(TrE2)는 제 3 클럭펄스(CLK3)를 공급받으며; 제 6k+3 스테이지의 제 2 노이즈 제거부(TrE2)는 제 4 클럭펄스(CLK4)를 공급받으며; 제 6k+4 스테이지의 제 2 노이즈 제거부(TrE2)는 제 5 클럭펄스(CLK5)를 공급받으며; 제 6k+5 스테이지의 제 2 노이즈 제거부(TrE2)는 제 6 클럭펄스(CLK6)를 공급받으며; 제 6k+6 스테이지의 제 2 노이즈 제거부(TrE2)는 제 1 클럭펄스(CLK1)를 공급받는다.
제 6k+1 스테이지의 풀다운 스위칭소자(Trpd)는 제 4 클럭펄스(CLK4)를 공급받으며; 제 6k+2 스테이지의 풀다운 스위칭소자(Trpd)는 제 5 클럭펄스(CLK5)를 공급받으며; 제 6k+3 스테이지의 풀다운 스위칭소자(Trpd)는 제 6 클럭펄스(CLK6)를 공급받으며; 제 6k+4 스테이지의 풀다운 스위칭소자(Trpd)는 제 1 클럭펄스(CLK1)를 공급받으며; 제 6k+5 스테이지의 풀다운 스위칭소자(Trpd)는 제 2 클럭펄스(CLK2)를 공급받으며; 제 6k+6 스테이지의 풀다운 스위칭소자(Trpd)는 제 3 클럭 펄스(CLK3)를 공급받는다.
상단 더미 스테이지(ST0)의 풀업 스위칭소자(Trpu)는 제 6 클럭펄스(CLK6)를 공급받으며; 상단 더미 스테이지(ST0)의 제 1 노이즈 제거부(TrE1)는 제 5 클럭펄스(CLK5)를 공급받으며; 상단 더미 스테이지(ST0)의 제 2 노이즈 제거부(TrE2)는 제 1 클럭펄스(CLK1)를 공급받으며; 그리고, 상단 더미 스테이지(ST0)의 풀다운 스위칭소자(Trpd)는 제 3 클럭펄스(CLK3)를 공급받는다.
하단 더미 스테이지(STn+1)의 풀업 스위칭소자(Trpu)는 제 1 클럭펄스(CLK1)를 공급받으며; 하단 더미 스테이지(STn+1)의 제 1 노이즈 제거부(TrE1)는 제 6 클럭펄스(CLK6)를 공급받으며; 하단 더미 스테이지(STn+1)의 제 2 노이즈 제거부(TrE2)는 제 2 클럭펄스(CLK2)를 공급받으며; 그리고, 하단 더미 스테이지(STn+1)의 풀다운 스위칭소자(Trpd)는 제 4 클럭펄스(CLK4)를 공급받는다.
이와 같이 구성된 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
도 1, 도 2 및 도 4를 참조하여 순방향 구동에 따른 쉬프트 레지스터의 동작을 설명하기로 한다.
순방향 구동이므로, 도 2에 도시된 바와 같이, 클럭펄스들(CLK1 내지 CLK6)은 제 1 클럭펄스(CLK1)부터 제 6 클럭펄스(CLK6) 순서로 출력되며, 순방향 전압(V_F)은 하이상태이고, 역방향 전압(V_R)은 로우 상태이다.
상기 제 1 초기 기간(Ts)동안에는, 도 2에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이상태를 유지하고, 나머지 클럭펄스는 로우상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 상단 더미 스테이지(ST0) 및 하단 더미 스테이지(STn+1)에 공급된다.
즉, 도 4에 도시된 바와 같이, 상기 스타트 펄스(Vst)는 상기 상단 더미 스테이지(ST0)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자와, 그리고 제 1 노이즈 제거부(TrE1)의 드레인단자에 공급된다. 이에 따라, 상기 제 1 스위칭소자(Tr1) 및 제 1 노이즈 제거부(TrE1)가 모두 턴-온되고, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 하이상태의 순방향 전압(V_F)이 세트 노드(Q)에 공급된다. 또한, 상기 턴-온된 제 1 노이즈 제거부(TrE1)를 통해 하이상태의 스타트 펄스(Vst)가 상기 세트 노드(Q)에 공급된다. 그러면, 상기 세트 노드(Q)가 충전되고, 이 충전된 세트 노드(Q)에 게이트단자를 통해 접속된 풀업 스위칭소자(Trpu)가 턴-온된다.
이와 같이 제 1 초기 기간(Ts)에 상기 상단 더미 스테이지(ST0)의 세트 노드(Q)는 충전됨으로써 상기 더미 스테이지(ST0)는 세트된다.
한편, 이 제 1 초기 기간(Ts)에 스타트 펄스(Vst)를 공급받는 하단 더미 스테이지(STn+1)는 리세트 된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 스타트 펄스(Vst)는 상기 하단 더미 스테이지(STn+1)의 제 2 스위칭소자(Tr2)의 게이트단자와, 제 2 노이즈 제거부(TrE2)의 드레인단자에 공급된다. 이에 따라, 상기 제 2 스위칭소자(Tr2)가 턴-온되고, 상기 턴-온된 제 2 스위칭소자(Tr2)를 통해 로우상태의 역방향 전압(V_R)이 세트 노드(Q)에 공급되어 상기 세트 노드(Q)가 방전된다. 이 방전된 세트 노드(Q)에 게이트단자를 통해 접속된 풀업 스위칭소자(Trpu)는 턴-오프된다. 이와 같이 상기 제 1 초기 기간(Ts)에는 상기 하 단 더미 스테이지(STn+1)가 리세트된다.
이후, 제 2 초기 기간(T0)에 제 6 클럭펄스(CLK6)가 상기 상단 더미 스테이지(ST0)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에 공급된다. 이때, 상기 제 2 초기기간(T0)에 상기 상단 더미 스테이지(ST0)의 세트 노드(Q)가 플로팅 상태로 유지되기 때문에, 상기 풀업 스위칭소자(Trpu)에 공급되는 제 6 클럭펄스(CLK6)에 의해 상기 세트 노드(Q)에 유지되어 있던 전압이 부트스트랩핑된다. 상기 풀업 스위칭소자(Trpu)는 상기 제 6 클럭펄스(CLK6)를 제 1 더미 스캔펄스(Vout0)로서 출력한다.
상기 제 1 더미 스캔펄스(Vout0)는 제 1 및 제 2 스테이지(ST1, ST2)에 공급되어 상기 제 1 및 제 2 스테이지(ST1, ST2)를 세트시킨다.
즉, 상기 상단 더미 스테이지(ST0)로부터 출력된 제 1 더미 스캔펄스(Vout0)는 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 1 노이즈 제거부(TrE1)의 드레인단자에 공급된다. 또한, 상기 제 6 클럭펄스(CLK6)는 상기 제 1 스테이지(ST1)에 구비된 제 1 노이즈 제거부(TrE1)의 게이트단자에 공급된다. 이에 따라, 상기 제 1 스테이지(ST1)의 제 1 스위칭소자(Tr1) 및 제 1 노이즈 제거부(TrE1)가 턴-온된다. 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 하이상태의 순방향 전압(V_F)이 상기 제 1 스테이지(ST1)의 세트 노드(Q)에 공급됨과 아울러, 상기 턴-온된 제 1 노이즈 제거부(TrE1)를 통해 하이상태의 제 1 더미 스캔펄스(Vout0)가 상기 제 1 스테이지(ST1)의 세트 노드(Q)에 공급된다. 이에 따라, 상기 제 1 스테이지(ST1)의 세트 노드(Q)가 충전되고, 이 충전된 세트 노드(Q)에 게 이트단자를 통해 접속된 풀업 스위칭소자(Trpu)가 턴-온된다.
이와 같이 제 2 초기 기간(T0)에 상기 제 1 스테이지(ST1)는 세트된다.
한편, 이 제 2 초기 기간(T0)에 제 2 스테이지(ST2)도 상기 제 1 더미 스캔펄스(Vout0)에 응답하여 제 1 스테이지(ST1)와 같이 세트된다. 즉, 도면에 도시되지 않았지만, 상기 제 1 더미 스캔펄스(Vout0)는 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자에 공급된다. 이에 따라, 제 2 스테이지(ST2)의 세트 노드(N)는 충전되어 상기 제 2 스테이지(ST2)가 세트된다.
이어서, 제 1 기간(T1) 동안의 동작을 설명하면 다음과 같다.
이 제 1 기간(T1)에는, 도 2에 도시된 바와 같이, 제 6 및 제 1 클럭펄스(CLK6, CLK1)만 하이상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 6 클럭펄스(CLK6)에 의해 제 1 및 제 2 스테이지(ST1, ST2)는 상술한 바와 같은 세트 동작을 한번 더 반복한다.
또한, 제 1 기간(T1)에 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)에 제 1 클럭펄스(CLK1)가 공급됨에 따라, 상기 풀업 스위칭소자(Trpu)는 이 제 1 클럭펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력하고, 이를 제 1 게이트 라인 및 제 3 스테이지(ST3)에 공급한다. 이때, 상기 제 1 기간(T1)에 상기 제 1 스테이지(ST1)의 세트 노드(Q)가 플로팅 상태로 유지되기 때문에, 상기 풀업 스위칭소자(Trpu)에 공급되는 제 1 클럭펄스(CLK1)에 의해 상기 세트 노드(Q)에 유지되어 있던 전압이 부트스트랩핑된다.
한편, 상기 제 1 기간(T1)에 출력된 제 1 클럭펄스(CLK1)는 상단 더미 스테이지(ST0)의 제 2 노이즈 제거부(TrE2)에도 공급되며, 이에 따라 이 제 2 노이즈 제거부(TrE2)는 턴-온된다. 이 턴-온된 제 2 노이즈 제거부(TrE2)를 통해 하이상태의 제 1 스캔펄스(Vout1)가 상기 상단 더미 스테이지(ST0)의 세트 노드(Q)에 공급된다.
이어서, 제 2 기간(T2) 동안의 동작을 설명하면 다음과 같다.
이 제 2 기간(T2)에는 제 1 및 2 클럭펄스(CLK1, CLK2)만이 하이상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 1 클럭펄스(CLK1)에 의해 상기 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)는 완전한 형태의 제 1 스캔펄스(Vout1)를 출력한다. 이 제 2 기간(T2)에 상기 제 1 스캔펄스(Vout1)에 의해서 제 3 스테이지(ST3)는 세트된다.
또한, 상기 제 2 클럭펄스(CLK2)에 의해 상기 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trpu)가 제 2 스캔펄스(Vout2)를 출력하기 시작한다. 즉, 상기 풀업 스위칭소자(Trpu)는 이 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력하고, 이를 제 2 게이트 라인, 제 4 스테이지(ST4), 및 상단 더미 스테이지(ST0)에 공급한다. 이때, 상기 제 2 기간(T2)에 상기 제 2 스테이지(ST2)의 세트 노드(Q)가 플로팅 상태로 유지되기 때문에, 상기 풀업 스위칭소자(Trpu)에 공급되는 제 2 클럭펄스(CLK2)에 의해 상기 세트 노드(Q)에 유지되어 있던 전압이 부트스트랩핑된다.
한편, 상기 제 2 기간(T2)에 출력된 제 2 클럭펄스(CLK2)는 제 1 스테이 지(ST1)의 제 2 노이즈 제거부(TrE2)에도 공급되며, 이에 따라 이 제 2 노이즈 제거부(TrE2)는 턴-온된다. 이 턴-온된 제 2 노이즈 제거부(TrE2)를 통해 하이상태의 제 2 스캔펄스(Vout2)가 상기 제 1 스테이지(ST1)의 세트 노드(Q)에 공급된다.
여기서, 상기 제 2 스테이지(ST2)로부터의 제 2 스캔펄스(Vout2)는 상기 상단 더미 스테이지(ST0)를 리세트시킨다.
이 상단 더미 스테이지(ST0)의 리세트 동작을 상세히 설명하면 다음과 같다.
즉, 상기 제 2 스캔펄스(Voutn2)는 상기 상단 더미 스테이지(STn+1)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자에 공급된다. 이에 따라, 상기 제 2 스위칭소자(Tr2)가 턴-온되고, 이 턴-온된 제 2 스위칭소자(Tr2)를 통해 로우상태의 역방향 전압(V_R)이 세트 노드(Q)에 공급된다. 그러면, 상기 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트단자를 통해 접속된 상단 더미 스테이지(ST0)의 풀업 스위칭소자(Trpu)가 턴-오프된다. 즉, 상기 제 2 기간(T2)에 상기 상단 더미 스테이지(STn0)는 리세트된다.
이어서, 제 3 기간(T3)동안의 동작을 설명하면 다음과 같다.
이 제 3 기간(T3)에는 제 2 및 제 3 클럭펄스(CLK3)만이 하이 상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 2 클럭펄스(CLK2)에 의해서 제 2 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)는 완전한 형태의 제 2 스캔펄스(Vout2)를 출력하여 제 2 게이트 라인에 공급한다. 그리고, 상기 제 3 클럭펄스(CLK3)에 의해서 제 3 스테이지(ST3)에 구비된 풀업 스위칭소자(Trpu)가 제 3 스캔펄스(Vout3)를 출력하기 시작한다.
이 제 3 기간(T3)에 상기 제 3 스테이지(ST3)로부터의 제 3 스캔펄스(Vout3)는 제 3 게이트 라인에 공급되어 상기 제 3 게이트 라인을 구동하기 시작하고, 또한 제 5 스테이지(ST5)에 공급되어 상기 제 5 스테이지(ST5)를 세트시킴과 아울러 제 1 스테이지(ST1)에 공급되어 상기 제 1 스테이지(ST1)를 리세트시킨다.
한편, 제 3 기간(T3)에는 제 3 스테이지(ST3)로부터의 제 3 스캔펄스(Vout3)가 제 3 게이트 라인, 제 5 스테이지(ST5), 및 제 1 스테이지(ST1)에 공급된다. 이때, 상기 제 3 스캔펄스(Voutn3)에 의해서 상기 제 1 스테이지(ST1)는 리세트된다. 또한, 상기 제 3 클럭펄스(CLK3)는 상단 더미 스테이지(ST0)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자에 공급되어 상기 제 3 스위칭소자(Tr3)를 턴-온시킨다. 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 로우상태의 저전위전압(VSS)이 상기 상단 더미 스테이지(ST0)의 출력단자를 방전시킨다.
이후, 제 4 기간(T4)에는 제 4 스테이지(ST4)로부터의 제 4 스캔펄스(Vout4)가 제 4 게이트 라인, 제 6 스테이지(ST6), 및 제 2 스테이지(ST2)에 공급된다. 이때, 상기 제 4 스캔펄스(Voutn4)에 의해서 상기 제 2 스테이지(ST2)는 리세트된다.
이어서, 제 5 기간(T5)에는 제 5 스테이지(ST5)로부터의 제 5 스캔펄스(Vout5)가 제 5 게이트 라인, 제 7 스테이지(ST7), 및 제 3 스테이지(ST3)에 공급된다. 이때, 상기 제 5 스캔펄스(Voutn5)에 의해서 상기 제 3 스테이지(ST3)는 리세트된다. 이때 이 제 5 기간에 출력되는 제 5 클럭펄스(CLK5)는 상단 더미 스테이지(ST0)에 구비된 제 1 노이즈 제거부(TrE1)의 게이트단자에 공급된다. 이에 따라 상기 제 1 노이즈 제거부(TrE1)가 턴-온되고, 이 턴-온된 제 1 노이즈 제거 부(TrE1)를 통해 로우상태의 스타트 펄스가 상기 상단 더미 스테이지(ST0)의 세트 노드(Q)에 공급된다. 이에 따라 상기 상단 더미 스테이지(ST0)의 세트 노드(Q)가 방전된다. 이 제 1 노이즈 제거부(TrE1)는 자신의 게이트단자에 상기 하이상태의 제 5 클럭펄스(CLK5)가 공급될 때 마다 상기 상단 더미 스테이지(ST0)의 세트 노드(Q)를 주기적으로 방전시켜 상기 세트 노드(Q)에 원치 않는 전압이 누적되는 것을 방지함으로써 멀티 출력현상을 방지할 수 있다.
여기서, 이 상단 더미 스테이지(ST0)의 세트 노드(Q)에는 제 6 클럭펄스(CLK6)에 의해 노이즈 전압이 발생되게 되는데, 제 6 클럭펄스(CLK6)가 로우상태에서 하이상태로 변경되는 순간 제 5 클럭펄스(CLK5)가 이미 하이상태로 제 1 노이즈 제거부(TrE1)가 온(On) 상태가 되어있어야 한다. 이를 위해 각 이웃한 클럭펄스가 일정 기간동안 동시에 하이상태가 되는 것이 필요하다.
나머지 스테이지들(ST1 내지 STn) 및 하단 더미 스테이지(STn+1) 구비된 제 1 노이즈 제거부(TrE1)도 상술된 상단 더미 스테이지(ST0)에 구비된 그것과 동일한 동작을 한다.
이어서, 도 3 및 도 4를 참조하여 역방향 구동에 따른 쉬프트 레지스터의 동작을 설명하기로 한다.
역방향 구동이므로, 도 3에 도시된 바와 같이, 클럭펄스들은 제 6 클럭펄스(CLK6)부터 제 1 클럭펄스(CLK1) 순서로 출력되며, 순방향 전압(V_F)은 로우상태이고, 역방향 전압(V_R)은 하이상태이다.
상기 제 1 초기 기간(Ts)동안에는, 도 3에 도시된 바와 같이, 타이밍 콘트롤 러로부터 출력되는 스타트 펄스(Vst)만 하이상태를 유지하고, 나머지 클럭펄스는 로우상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 상단 더미 스테이지(ST0) 및 하단 더미 스테이지(STn+1)에 공급된다.
즉, 도 4에 도시된 바와 같이, 상기 스타트 펄스(Vst)는 상기 하단 더미 스테이지(STn+1)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자와 제 2 노이즈 제거부(TrE2)의 게이트단자 및 드레인단자에 함께 공급된다. 이에 따라, 상기 제 2 스위칭소자(Tr2)와 제 2 노이즈 제거부(TrE2)가 턴-온된다.
상기 턴-온된 제 2 스위칭소자(Tr2)를 통해 하이상태의 역방향 전압(V_R)이 세트 노드(Q)에 공급됨과 아울러, 상기 턴-온된 제 2 노이즈 제거부(TrE2)를 통해 하이상태의 스타트 펄스가 상기 세트 노드(Q)에 공급된다. 그러면, 상기 세트 노드(Q)가 충전되고, 이 충전된 세트 노드(Q)에 게이트단자를 통해 접속된 하단 더미 스테이지(STn+1)의 풀업 스위칭소자(Trpu)가 턴-온된다.
이와 같이 제 1 초기 기간(Ts)에 상기 하단 더미 스테이지(STn+1)의 세트 노드(Q)는 충전. 즉, 상기 제 1 초기기간(Ts)에 상기 하단 더미 스테이지(STn+1)는 세트된다.
한편, 이 제 1 초기 기간(Ts)에 스타트 펄스(Vst)를 공급받는 상단 더미 스테이지(ST0)는 리세트 된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 스타트 펄스(Vst)는 상기 상단 더미 스테이지(ST0)의 제 1 스위칭소자(Tr1)의 게이트단자와, 제 1 노이즈 제거부(TrE1)의 드레인단자에 공급된다. 이에 따라, 상기 제 1 스위칭소자(Tr1가 모두 턴-온되고, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 로우상태의 순방향 전압(V_F)이 세트 노드(Q)에 공급되어 상기 세트 노드(Q)가 방전된다. 이 방전된 세트 노드(Q)에 게이트단자를 통해 접속된 풀업 스위칭소자(Trpu)는 턴-오프된다. 이와 같이 상기 제 1 초기 기간(Ts)에는 상기 상단 더미 스테이지(ST0)가 리세트된다.
이후, 제 2 초기 기간(T0)에 제 1 클럭펄스(CLK1)가 상기 하단 더미 스테이지(STn+1)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에 공급된다. 이때, 상기 제 2 초기기간(T0)에 상기 하단 더미 스테이지(STn+1)의 세트 노드(Q)가 플로팅 상태로 유지되기 때문에, 상기 풀업 스위칭소자(Trpu)에 공급되는 제 1 클럭펄스(CLK1)에 의해 상기 세트 노드(Q)에 유지되어 있던 전압이 부트스트랩핑된다. 상기 풀업 스위칭소자(Trpu)는 상기 제 1 클럭펄스(CLK1)를 제 2 더미 스캔펄스(Voutn+1)로서 출력한다.
상기 제 2 더미 스캔펄스(Voutn+1)는 제 n 및 제 n-1 스테이지(STn, STn-1)에 공급되어 상기 제 n 및 제 n-1 스테이지(STn, STn-1)를 세트시킨다.
즉, 상기 하단 더미 스테이지(STn+1)로부터 출력된 제 2 더미 스캔펄스(Voutn+1)는 제 n 스테이지(STn)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자 및 제 2 노이즈 제거부(TrE2)의 드레인단자에 공급된다. 또한, 상기 제 1 클럭펄스(CLK1)는 상기 제 n 스테이지(STn)에 구비된 제 2 노이즈 제거부(TrE2)의 게이트단자에 공급된다. 이에 따라, 상기 제 n 스테이지(STn)의 제 2 스위칭소자(Tr2) 및 제 2 노이즈 제거부(TrE2)가 턴-온된다. 상기 턴-온된 제 2 스위칭소자(Tr2)를 통 해 하이상태의 역방향 전압(V_R)이 상기 제 n 스테이지(STn)의 세트 노드(Q)에 공급됨과 아울러, 상기 턴-온된 제 2 노이즈 제거부(TrE2)를 통해 하이상태의 제 2 더미 스캔펄스(Voutn+1)가 상기 제 n 스테이지(STn)의 세트 노드(N)에 공급된다. 이에 따라, 상기 제 n 스테이지(STn)의 세트 노드(Q)가 충전되고, 이 충전된 세트 노드(Q)에 게이트단자를 통해 접속된 풀업 스위칭소자(Trpu)가 턴-온된다.
이와 같이 제 2 초기 기간(T0)에 상기 제 1 스테이지(ST1)는 세트된다.
한편, 이 제 2 초기 기간(T0)에 제 n-1 스테이지(STn-1)도 상기 제 2 더미 스캔펄스(Voutn+1)에 응답하여 제 n 스테이지(STn)와 같이 세트된다. 즉, 도면에 도시되지 않았지만, 상기 제 2 더미 스캔펄스(Voutn+1)는 제 n-1 스테이지(STn-1)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자에 공급된다. 이에 따라, 제 n-1 스테이지(STn-1)의 세트 노드(Q)는 충전되어 상기 제 n-1 스테이지(STn-1)가 세트된다.
이어서, 제 1 기간(T1) 동안의 동작을 설명하면 다음과 같다.
이 제 1 기간(T1)에는, 도 3에 도시된 바와 같이, 제 6 및 제 1 클럭펄스(CLK6, CLK1)만 하이상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 1 클럭펄스(CLK1)에 의해 제 n 및 제 n-1 스테이지(STn, STn-1)는 상술한 바와 같은 세트 동작을 한번 더 반복한다.
또한, 제 1 기간(T1)에 상기 제 n 스테이지(STn)의 풀업 스위칭소자(Trpu)에 제 6 클럭펄스(CLK6)가 공급됨에 따라, 상기 풀업 스위칭소자(Trpu)는 이 제 6 클 럭펄스(CLK6)를 제 n 스캔펄스(Voutn)로서 출력하고, 이를 제 n 게이트 라인 및 제 n-2 스테이지(STn-2)에 공급한다. 이때, 상기 제 1 기간(T1)에 상기 제 n 스테이지(STn)의 세트 노드(Q)가 플로팅 상태로 유지되기 때문에, 상기 풀업 스위칭소자(Trpu)에 공급되는 제 6 클럭펄스(CLK6)에 의해 상기 세트 노드(Q)에 유지되어 있던 전압이 부트스트랩핑된다.
한편, 상기 제 1 기간(T1)에 출력된 제 6 클럭펄스(CLK6)는 하단 더미 스테이지(STn+1)의 제 1 노이즈 제거부(TrE1)에도 공급되며, 이에 따라 이 제 1 노이즈 제거부(TrE1)는 턴-온된다. 이 턴-온된 제 1 노이즈 제거부(TrE1)를 통해 하이상태의 제 n 스캔펄스(Voutn)가 상기 하단 더미 스테이지(STn+1)의 세트 노드(Q)에 공급된다.
이어서, 제 2 기간(T2) 동안의 동작을 설명하면 다음과 같다.
이 제 2 기간(T2)에는 제 6 및 5 클럭펄스(CLK6, CLK5)만이 하이상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
상기 제 6 클럭펄스(CLK6)에 의해 상기 제 n 스테이지(STn)에 구비된 풀업 스위칭소자(Trpu)는 완전한 형태의 제 n 스캔펄스(Voutn)를 출력한다. 이 제 2 기간(T2)에 상기 제 n 스캔펄스(Voutn)에 의해서 제 n-2 스테이지(STn-2)는 세트된다.
또한, 상기 제 5 클럭펄스(CLK5)에 의해 상기 제 n-1 스테이지(STn-1)에 구비된 풀업 스위칭소자(Trpu)가 제 n-1 스캔펄스(Voutn-1)를 출력하기 시작한다. 즉, 상기 풀업 스위칭소자(Trpu)는 이 제 5 클럭펄스(CLK5)를 제 n-1 스캔펄 스(Voutn-1)로서 출력하고, 이를 제 n-1 게이트 라인, 제 n-3 스테이지, 및 하단 더미 스테이지(STn+1)에 공급한다. 이때, 상기 제 2 기간(T2)에 상기 제 n-1 스테이지(STn-1)의 세트 노드(Q)가 플로팅 상태로 유지되기 때문에, 상기 풀업 스위칭소자(Trpu)에 공급되는 제 2 클럭펄스(CLK2)에 의해 상기 세트 노드(Q)에 유지되어 있던 전압이 부트스트랩핑된다.
한편, 상기 제 2 기간(T2)에 출력된 제 5 클럭펄스(CLK5)는 제 n 스테이지(STn)의 제 1 노이즈 제거부(TrE1)에도 공급되며, 이에 따라 이 제 1 노이즈 제거부(TrE1)는 턴-온된다. 이 턴-온된 제 1 노이즈 제거부(TrE1)를 통해 하이상태의 제 n-1 스캔펄스(Voutn-1)가 상기 제 n 스테이지(STn)의 세트 노드(Q)에 공급된다.
여기서, 상기 제 n-1 스테이지(STn-1)로부터의 제 n-1 스캔펄스는 상기 하단 더미 스테이지(STn+1)를 리세트시킨다.
이 하단 더미 스테이지(STn+1)의 리세트 동작을 상세히 설명하면 다음과 같다.
즉, 상기 제 n-1 스캔펄스(Voutn-1)는 상기 하단 더미 스테이지(STn+1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자에 공급된다. 이에 따라, 상기 제 1 스위칭소자(Tr1)가 턴-온되고, 이 턴-온된 제 1 스위칭소자(Tr1)를 통해 로우상태의 순방향 전압(V_F)이 세트 노드(Q)에 공급된다. 그러면, 상기 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트단자를 통해 접속된 하단 더미 스테이지(STn+1)의 풀업 스위칭소자(Trpu)가 턴-오프된다. 즉, 상기 제 2 기간(T2)에 상기 하단 더미 스테이지(STn+1)는 리세트된다.
이어서, 제 3 기간(T3)동안의 동작을 설명하면 다음과 같다.
이 제 3 기간(T3)에는 제 5 및 제 4 클럭펄스(CLK5, CLK4)만이 하이상태를 나타내고, 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들이 로우상태를 유지한다.
상기 제 5 클럭펄스(CLK5)에 의해서 제 n-1 스테이지(STn-1)에 구비된 풀업 스위칭소자(Trpu)는 완전한 형태의 제 n-1 스캔펄스(Voutn-1)를 출력하여 제 n-1 게이트 라인에 공급한다. 그리고, 상기 제 4 클럭펄스(CLK4)에 의해서 제 n-2 스테이지(STn-2)에 구비된 풀업 스위칭소자(Trpu)가 제 n-2 스캔펄스(Voutn-2)를 출력하기 시작한다.
이 제 3 기간(T3)에 상기 제 n-2 스테이지(STn-2)로부터의 제 n-2 스캔펄스(Voutn-2)는 제 n-2 게이트 라인에 공급되어 상기 제 n-2 게이트 라인을 구동하기 시작하고, 또한 제 n-4 스테이지에 공급되어 상기 제 n-4 스테이지를 세트시킴과 아울러 제 n 스테이지(STn)에 공급되어 상기 제 n 스테이지(STn)를 리세트시킨다.
한편, 제 3 기간(T3)에는 제 n-2 스테이지(STn-2)로부터의 제 n-2 스캔펄스(Voutn-2)가 제 n-2 게이트 라인, 제 n-4 스테이지, 및 제 n 스테이지(STn)에 공급된다. 이때, 상기 제 n-2 스캔펄스(Voutnn-2)에 의해서 상기 제 n 스테이지(STn)는 리세트된다. 또한, 상기 제 4 클럭펄스(CLK4)는 하단 더미 스테이지(STn+1)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자에 공급되어 상기 제 3 스위칭소자(Tr3)를 턴-온시킨다. 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 로우상태의 저전위전압(VSS)이 상기 하단 더미 스테이지(STn+1)의 출력단자(111)를 방전시킨다.
이후, 제 4 기간(T4)에는 제 n-3 스테이지로부터의 제 n-3 스캔펄스가 제 n-3 게이트 라인, 제 n-5 스테이지, 및 제 n-1 스테이지(STn-1)에 공급된다. 이때, 상기 제 n-3 스캔펄스에 의해서 상기 제 n-1 스테이지(STn-1)는 리세트된다.
이어서, 제 5 기간(T5)에는 제 n-4 스테이지로부터의 제 n-4 스캔펄스가 제 n-4 게이트 라인, 제 n-6 스테이지, 및 제 n-2 스테이지에 공급된다. 이때, 상기 제 n-4 스캔펄스에 의해서 상기 제 n-2 스테이지는 리세트된다. 이때 이 제 5 기간(T5)에 출력되는 제 2 클럭펄스(CLK2)는 하단 더미 스테이지(STn+1)에 구비된 제 2 노이즈 제거부(TrE2)의 게이트단자에 공급된다. 이에 따라 상기 제 2 노이즈 제거부(TrE2)가 턴-온되고, 이 턴-온된 제 2 노이즈 제거부(TrE2)를 통해 로우상태의 스타트 펄스(Vst)가 상기 하단 더미 스테이지(STn+1)의 세트 노드(Q)에 공급된다. 이에 따라 상기 하단 더미 스테이지(STn+1)의 세트 노드(Q)가 방전된다. 이 제 2 노이즈 제거부(TrE2)는 자신의 게이트단자에 상기 하이상태의 제 2 클럭펄스(CLK2)가 공급될 때 마다 상기 하단 더미 스테이지(STn+1)의 세트 노드(Q)를 주기적으로 방전시켜 상기 세트 노드(Q)에 원치 않는 전압이 누적되는 것을 방지함으로써 멀티 출력현상을 방지할 수 있다.
나머지 스테이지들(ST1 내지 STn) 및 상단 더미 스테이지(ST0) 구비된 제 2 노이즈 제거부(TrE2)도 상술된 하단 더미 스테이지(STn+1)에 구비된 그것과 동일한 동작을 한다.
이와 같이, 순방향 구동시에는 각 스테이지(ST0 내지 STn+1)의 제 1 노이즈 제거부(TrE1)가 동작하여 세트 노드(Q)의 전압을 주기적으로 방전시키며, 역방향 구동시에는 각 스테이지(ST0 내지 STn+1)의 제 2 노이즈 제거부(TrE2)가 동작하여 세트 노드(Q)의 전압을 주기적으로 방전시킴으로써 멀티 출력현상을 방지한다.
여기서, 이 상단 더미 스테이지(ST0)의 세트 노드(Q)에는 제 6 클럭펄스(CLK6)에 의해 노이즈 전압이 발생되게 되는데, 제 6 클럭펄스(CLK6)가 로우상태에서 하이상태로 변경되는 순간 제 5 클럭펄스(CLK5)가 이미 하이상태로 제 1 노이즈 제거부(TrE1)가 온(On) 상태가 되어있어야 한다. 이를 위해 각 이웃한 클럭펄스가 일정 기간동안 동시에 하이상태가 되는 것이 필요하다.
한편, 각 스테이지(ST0 내지 STn+1) 다음과 같은 회로구성을 가질 수 있다.
도 5는 도 1의 임의의 스테이지의 또 다른 회로구성을 나타낸 도면이다.
도 5에 도시된 회로구성은 도 4의 그것과 거의 동일하며, 단지 풀다운 스위칭소자(Trpd) 대신 제 3 스위칭소자(Tr3)를 포함한다.
풀다운 스위칭소자(Trpd)의 접속관계에 있어 차이점을 갖는다.
상기 제 3 스위칭소자(Tr3)는 출력단자의 신호상태에 따라 턴-온/오프되며, 턴-온시 상기 풀업 스위칭소자(Trpd)의 드레인단자와 소스단자간을 접속시킨다.
도 6은 도 1의 임의의 스테이지의 또 다른 회로구성을 나타낸 도면이다.
도 6에 도시된 회로구성은 도 4의 그것과 거의 동일하며, 단지 제 3 스위칭소자를 더 포함한다. 이 제 3 스위칭소자(Tr3)에 대한 설명은 도 5에서의 그것에 대한 설명과 동일하다.
도 7은 도 1의 임의의 스테이지의 또 다른 회로구성을 나타낸 도면이다.
도 7에 도시된 회로구성은 도 4의 그것과 거의 동일하며, 단지 제 3 스위칭 소자(Tr3)를 더 포함한다.
상기 제 3 스위칭소자(Tr3)는 스타트 펄스(Vst)에 따라 턴-온/오프되며, 턴-온시 세트 노드(Q)에 저전위전압(VSS)을 공급하여 상기 세트 노드(Q)를 방전시킨다.
특히, 이 제 3 스위칭소자(Tr3)는 상단 및 하단 더미 스테이지(ST0, STn+1)를 제외한 나머지 스테이지들(ST1 내지 STn)에만 설치된다.
도 8은 본 발명의 쉬프트 레지스터에 공급되는 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)의 타이밍도이고, 도 9는 도 8에서의 클럭펄스를 공급받는 제 k 및 제 k+1 스테이지의 출력을 나타낸 도면이다.
도 9에서 G1은 제 k 스테이지의 세트 노드(Q)의 전압을 나타낸 그래프이고, G2는 제 k 스테이지로부터의 스캔펄스를 나타낸 그래프이며, G3은 제 k+1 스테이지로부터의 스캔펄스를 나타낸 그래프이다.
한편, 상술된 쉬프트 레지스터는 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6) 대신 제 1 내지 제 8 클럭펄스를 공급받아 동작할 수 있다.
이와 같은 경우, 제 k 스테이지는 제 k-3 스테이지로부터의 스캔펄스에 따라 세트되며, 제 k+3 스테이지로부터의 스캔펄스에 따라 리세트된다. 즉, 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 k-3 스테이지로부터의 스캔펄스를 공급받으며, 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 k+3 스테이지로부터의 스캔펄스를 공급받는다.
또한, 상단 더미 스테이지(ST0)는 제 1 내지 제 3 스테이지(ST1 내지 ST3)에 제 1 더미 스캔펄스(Vout0)를 공급하여 상기 제 1 내지 제 3 스테이지(ST1 내지 ST3)를 세트시키고, 하단 더미 스테이지(STn+1)는 제 n-2 내지 제 n 스테이지(STn-2 내지 STn)에 제 2 더미 스캔펄스(Voutn+1)를 공급하여 상기 제 n-2 내지 제 n 스테이지(STn-2 내지 STn)를 세트시킨다.
이때, 각 스테이지에 공급되는 클럭펄스는 다음과 같다.
제 8k+1 스테이지의 풀업 스위칭소자는 제 1 클럭펄스를 공급받으며;
제 8k+2 스테이지의 풀업 스위칭소자는 제 2 클럭펄스를 공급받으며;
제 8k+3 스테이지의 풀업 스위칭소자는 제 3 클럭펄스를 공급받으며;
제 8k+4 스테이지의 풀업 스위칭소자는 제 4 클럭펄스를 공급받으며;
제 8k+5 스테이지의 풀업 스위칭소자는 제 5 클럭펄스를 공급받으며;
제 8k+6 스테이지의 풀업 스위칭소자는 제 6 클럭펄스를 공급받으며;
제 8k+7 스테이지의 풀업 스위칭소자는 제 7 클럭펄스를 공급받으며;
제 8k+8 스테이지의 풀업 스위칭소자는 제 8 클럭펄스를 공급받으며;
제 8k+1 스테이지의 제 1 노이즈 제거부는 제 8 클럭펄스를 공급받으며;
제 8k+2 스테이지의 제 1 노이즈 제거부는 제 1 클럭펄스를 공급받으며;
제 8k+3 스테이지의 제 1 노이즈 제거부는 제 2 클럭펄스를 공급받으며;
제 8k+4 스테이지의 제 1 노이즈 제거부는 제 3 클럭펄스를 공급받으며;
제 8k+5 스테이지의 제 1 노이즈 제거부는 제 4 클럭펄스를 공급받으며;
제 8k+6 스테이지의 제 1 노이즈 제거부는 제 5 클럭펄스를 공급받으며;
제 8k+7 스테이지의 제 1 노이즈 제거부는 제 6 클럭펄스를 공급받으며;
제 8k+8 스테이지의 제 1 노이즈 제거부는 제 7 클럭펄스를 공급받으며;
제 8k+1 스테이지의 제 2 노이즈 제거부는 제 2 클럭펄스를 공급받으며;
제 8k+2 스테이지의 제 2 노이즈 제거부는 제 3 클럭펄스를 공급받으며;
제 8k+3 스테이지의 제 2 노이즈 제거부는 제 4 클럭펄스를 공급받으며;
제 8k+4 스테이지의 제 2 노이즈 제거부는 제 5 클럭펄스를 공급받으며;
제 8k+5 스테이지의 제 2 노이즈 제거부는 제 6 클럭펄스를 공급받으며;
제 8k+6 스테이지의 제 2 노이즈 제거부는 제 7 클럭펄스를 공급받으며;
제 8k+7 스테이지의 제 2 노이즈 제거부는 제 8 클럭펄스를 공급받으며;
제 8k+8 스테이지의 제 2 노이즈 제거부는 제 1 클럭펄스를 공급받으며;
제 8k+1 스테이지의 풀다운 스위칭소자는 제 5 클럭펄스를 공급받으며;
제 8k+2 스테이지의 풀다운 스위칭소자는 제 6 클럭펄스를 공급받으며;
제 8k+3 스테이지의 풀다운 스위칭소자는 제 7 클럭펄스를 공급받으며;
제 8k+4 스테이지의 풀다운 스위칭소자는 제 8 클럭펄스를 공급받으며;
제 8k+5 스테이지의 풀다운 스위칭소자는 제 1 클럭펄스를 공급받으며;
제 8k+6 스테이지의 풀다운 스위칭소자는 제 2 클럭펄스를 공급받으며;
제 8k+7 스테이지의 풀다운 스위칭소자는 제 3 클럭펄스를 공급받으며;
제 8k+8 스테이지의 풀다운 스위칭소자는 제 4 클럭펄스를 공급받는다.
또 다른 방법으로,
상기 제 8k+1 스테이지의 풀다운 스위칭소자는 제 4 클럭펄스를 공급받으며;
제 8k+2 스테이지의 풀다운 스위칭소자는 제 5 클럭펄스를 공급받으며;
제 8k+3 스테이지의 풀다운 스위칭소자는 제 6 클럭펄스를 공급받으며;
제 8k+4 스테이지의 풀다운 스위칭소자는 제 7 클럭펄스를 공급받으며;
제 8k+5 스테이지의 풀다운 스위칭소자는 제 8 클럭펄스를 공급받으며;
제 8k+6 스테이지의 풀다운 스위칭소자는 제 1 클럭펄스를 공급받으며;
제 8k+7 스테이지의 풀다운 스위칭소자는 제 2 클럭펄스를 공급받으며;
제 8k+8 스테이지의 풀다운 스위칭소자는 제 3 클럭펄스를 공급받을 수 있다.
또 다른 방법으로,
상기 제 8k+1 스테이지의 풀다운 스위칭소자는 제 6 클럭펄스를 공급받으며;
제 8k+2 스테이지의 풀다운 스위칭소자는 제 7 클럭펄스를 공급받으며;
제 8k+3 스테이지의 풀다운 스위칭소자는 제 8 클럭펄스를 공급받으며;
제 8k+4 스테이지의 풀다운 스위칭소자는 제 1 클럭펄스를 공급받으며;
제 8k+5 스테이지의 풀다운 스위칭소자는 제 2 클럭펄스를 공급받으며;
제 8k+6 스테이지의 풀다운 스위칭소자는 제 3 클럭펄스를 공급받으며;
제 8k+7 스테이지의 풀다운 스위칭소자는 제 4 클럭펄스를 공급받으며;
제 8k+8 스테이지의 풀다운 스위칭소자는 제 5 클럭펄스를 공급받을 수 있다.
한편, 누설전류에 의한 회로 오동작을 방지하기 위하여 도 4 내지 도 7에 도시된 스테이지는 다음과 같은 구조를 가질 수 있다.
도 10은 도 1의 임의의 스테이지의 또 다른 회로구성을 나타낸 도면이다.
도 10에서의 회로구성은 도 4와 거의 동일하며, 단지 노드 제어부(NC)의 구성이 다르므로, 이 노드 제어부(NC)의 구성에 대해서만 설명하기로 한다.
도 10에 도시된 바와 같이, 노드 제어부(NC)는 제 1 A스위칭소자(Tr1_A), 제 1 B스위칭소자(Tr1_B), 제 2 A스위칭소자(Tr2_A), 및 제 2 B스위칭소자(Tr2_B)를 포함한다.
제 1 A스위칭소자(Tr1_A)는 제 k-2 스테이지로부터의 스캔펄스에 따라 턴-온/오프되며, 턴-온시 상기 순방향 전압(V_F)을 출력한다.
제 1 B스위칭소자(Tr1_B)는 제 k-2 스테이지로부터의 스캔펄스에 따라 턴-온/오프되며, 턴-온시 상기 제 1 A스위칭소자(Tr1_A)로부터의 순방향 전압(V_F)을 상기 세트 노드(Q)에 공급한다.
제 2 A스위칭소자(Tr2_A)는 제 k+2 스테이지로부터의 스캔펄스에 따라 턴-온/오프되며, 턴-온시 상기 역방향 전압(V_R)을 출력한다.
제 2 B스위칭소자(Tr2_B)는 상기 제 k+2 스테이지로부터의 스캔펄스에 따라 턴-온/오프되며, 턴-온시 상기 제 2 A스위칭소자(Tr2_A)로부터의 역방향 전압(V_R)을 상기 세트 노드(Q)에 공급한다.
제 k 스테이지에 구비된 한 쌍의 제 1 A 및 제 1 B스위칭소자(Tr1_A, Tr1_B)는 제 k-2 스캔펄스에 의해 동시에 턴-온되며, 제 k 스테이지에 구비된 한 쌍의 제 2 A 및 제 2 B스위칭소자(Tr2_A, Tr2_B)는 제 k+2 스캔펄스에 의해 동시에 턴-온된다.
한편, 제 k 스테이지는 제 k-3 스테이지로부터의 스캔펄스에 따라 세트되며, 제 k+3 스테이지로부터의 스캔펄스에 따라 리세트될 수 있다. 즉, 제 k 스테이지에 구비된 제 1 A스위칭소자(Tr1_A) 및 제 1 B스위칭소자(Tr1_B)는 제 k-3 스테이지로부터의 스캔펄스를 공급받으며, 제 k 스테이지에 구비된 제 2 A스위칭소자(Tr2_A) 및 제 2 B스위칭소자(Tr2_B)는 제 k+3 스테이지로부터의 스캔펄스를 공급받을 수 있다.
도 11은 도 1의 임의의 스테이지의 또 다른 회로구성을 나타낸 도면이다.
도 11에서의 회로구성은 도 5와 거의 동일하며, 단지 노드 제어부의 구성이 상술된 도 10에서의 구조를 갖는다.
도 12는 도 1의 임의의 스테이지의 또 다른 회로구성을 나타낸 도면이다.
도 12에서의 회로구성은 도 6과 거의 동일하며, 단지 노드 제어부의 구성이 상술된 도 10에서의 구조를 갖는다.
도 13은 도 1의 임의의 스테이지의 또 다른 회로구성을 나타낸 도면이다.
도 13에서의 회로구성은 도 7과 거의 동일하며, 단지 노드 제어부의 구성이 상술된 도 10에서의 구조를 갖는다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 순방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도
도 3은 역방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도
도 4는 도 1의 임의의 스테이지의 회로구성을 나타낸 도면
도 5는 도 1의 임의의 스테이지의 또 다른 회로구성을 나타낸 도면
도 6은 도 1의 임의의 스테이지의 또 다른 회로구성을 나타낸 도면
도 7은 도 1의 임의의 스테이지의 또 다른 회로구성을 나타낸 도면
도 8은 본 발명의 쉬프트 레지스터에 공급되는 제 1 내지 제 6 클럭펄스의 타이밍도
도 9는 도 8에서의 클럭펄스를 공급받는 제 k 및 제 k+1 스테이지의 출력을 나타낸 도면
도 10은 도 1의 임의의 스테이지의 또 다른 회로구성을 나타낸 도면
도 11은 도 1의 임의의 스테이지의 또 다른 회로구성을 나타낸 도면
도 12는 도 1의 임의의 스테이지의 또 다른 회로구성을 나타낸 도면
도 14는 도 1의 임의의 스테이지의 또 다른 회로구성을 나타낸 도면

Claims (10)

  1. 서로 다른 위상차를 갖는 적어도 두 개의 클럭펄스들을 전송하는 적어도 두 개의 클럭전송라인들과, 상기 각 클럭전송라인으로부터 클럭펄스들을 공급받아 순차적으로 출력신호를 출력하는 다수의 스테이지들을 포함하며,
    각 스테이지가,
    세트 노드의 신호상태를 제어함과 아울러, 서로 반전된 위상을 갖는 순방향전압 및 역방향전압에 따라 스테이지들의 스캔펄스의 출력순서를 제어하는 노드 제어부;
    세트 노드의 신호상태에 따라 턴-온/오프되며, 턴-온시 상기 클럭펄스들 중 어느 하나를 출력단자를 통해 스캔펄스로서 출력하는 풀업 스위칭소자 및,
    어느 하나의 클럭펄스에 따라 턴-온/오프되며, 턴-온시 외부로부터의 스타트 펄스 또는 전단 스테이지로부터의 스캔펄스를 상기 세트 노드에 공급하는 제 1 노이즈 제거부; 및,
    어느 하나의 클럭펄스에 따라 턴-온/오프되며, 턴-온시 외부로부터의 스타트 펄스 또는 다음단 스테이지로부터의 출력신호를 상기 세트 노드에 공급하는 제 2 노이즈 제거부를 포함함을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    제 k 스테이지의 노드 제어부는,
    제 k-2 또는 k-3 스테이지로부터의 스캔펄스에 따라 턴-온/오프되며, 턴-온시 상기 순방향전압을 상기 세트 노드에 공급하는 제 1 스위칭소자;
    제 k+2 또는 k+3 스테이지로부터의 스캔펄스에 따라 턴-온/오프되며, 턴-온시 상기 역방향전압을 상기 세트 노드에 공급하는 제 2 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    제 k 스테이지에 구비된 제 1 노이즈 제거부는 어느 하나의 클럭펄스에 따라 턴-온/오프되며, 턴-온시 외부로부터의 스타트 펄스 또는 제 k-1 스테이지로부터의 스캔펄스를 상기 세트 노드에 공급하며; 그리고,
    제 k 스테이지에 구비된 제 2 노이즈 제거부는 어느 하나의 클럭펄스에 따라 턴-온/오프되며, 턴-온시 외부로부터의 스타트 펄스 또는 제 k+1 스테이지로부터의 스캔펄스를 상기 세트 노드에 공급함을 특징으로 하는 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    각 스테이지는,
    어느 하나의 클럭펄스에 따라 턴-온/오프되며, 턴-온시 저전위전압을 상기 출력단자를 통해 출력하는 풀다운 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  5. 제 3 항에 있어서,
    각 스테이지는,
    상기 출력단자의 신호상태에 따라 턴-온/오프되며, 턴-온시 상기 풀업 스위칭소자의 드레인단자와 소스단자간을 접속시키는 제 3 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  6. 제 3 항에 있어서,
    각 스테이지는,
    어느 하나의 클럭펄스에 따라 턴-온/오프되며, 턴-온시 저전위전압을 상기 출력단자를 통해 출력하는 풀다운 스위칭소자; 및,
    상기 출력단자의 신호상태에 따라 턴-온/오프되며, 턴-온시 상기 풀업 스위칭소자의 드레인단자와 소스단자간을 접속시키는 제 3 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  7. 제 4 항 및 제 6 항 중 어느 한 항에 있어서,
    상기 클럭펄스들은 서로 위상차를 갖는 제 1 내지 제 6 클럭펄스들을 포함하며;
    제 6k+1 스테이지의 풀업 스위칭소자는 제 1 클럭펄스를 공급받으며;
    제 6k+2 스테이지의 풀업 스위칭소자는 제 2 클럭펄스를 공급받으며;
    제 6k+3 스테이지의 풀업 스위칭소자는 제 3 클럭펄스를 공급받으며;
    제 6k+4 스테이지의 풀업 스위칭소자는 제 4 클럭펄스를 공급받으며;
    제 6k+5 스테이지의 풀업 스위칭소자는 제 5 클럭펄스를 공급받으며;
    제 6k+6 스테이지의 풀업 스위칭소자는 제 6 클럭펄스를 공급받으며;
    제 6k+1 스테이지의 제 1 노이즈 제거부는 제 6 클럭펄스를 공급받으며;
    제 6k+2 스테이지의 제 1 노이즈 제거부는 제 1 클럭펄스를 공급받으며;
    제 6k+3 스테이지의 제 1 노이즈 제거부는 제 2 클럭펄스를 공급받으며;
    제 6k+4 스테이지의 제 1 노이즈 제거부는 제 3 클럭펄스를 공급받으며;
    제 6k+5 스테이지의 제 1 노이즈 제거부는 제 4 클럭펄스를 공급받으며;
    제 6k+6 스테이지의 제 1 노이즈 제거부는 제 5 클럭펄스를 공급받으며;
    제 6k+1 스테이지의 제 2 노이즈 제거부는 제 2 클럭펄스를 공급받으며;
    제 6k+2 스테이지의 제 2 노이즈 제거부는 제 3 클럭펄스를 공급받으며;
    제 6k+3 스테이지의 제 2 노이즈 제거부는 제 4 클럭펄스를 공급받으며;
    제 6k+4 스테이지의 제 2 노이즈 제거부는 제 5 클럭펄스를 공급받으며;
    제 6k+5 스테이지의 제 2 노이즈 제거부는 제 6 클럭펄스를 공급받으며;
    제 6k+6 스테이지의 제 2 노이즈 제거부는 제 1 클럭펄스를 공급받으며;
    제 6k+1 스테이지의 풀다운 스위칭소자는 제 4 클럭펄스를 공급받으며;
    제 6k+2 스테이지의 풀다운 스위칭소자는 제 5 클럭펄스를 공급받으며;
    제 6k+3 스테이지의 풀다운 스위칭소자는 제 6 클럭펄스를 공급받으며;
    제 6k+4 스테이지의 풀다운 스위칭소자는 제 1 클럭펄스를 공급받으며;
    제 6k+5 스테이지의 풀다운 스위칭소자는 제 2 클럭펄스를 공급받으며; 그리고,
    제 6k+6 스테이지의 풀다운 스위칭소자는 제 3 클럭펄스를 공급받는 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 4 항 및 제 6 항 중 어느 한 항에 있어서,
    상기 클럭펄스들은 서로 위상차를 갖는 제 1 내지 제 8 클럭펄스들을 포함하며;
    제 8k+1 스테이지의 풀업 스위칭소자는 제 1 클럭펄스를 공급받으며;
    제 8k+2 스테이지의 풀업 스위칭소자는 제 2 클럭펄스를 공급받으며;
    제 8k+3 스테이지의 풀업 스위칭소자는 제 3 클럭펄스를 공급받으며;
    제 8k+4 스테이지의 풀업 스위칭소자는 제 4 클럭펄스를 공급받으며;
    제 8k+5 스테이지의 풀업 스위칭소자는 제 5 클럭펄스를 공급받으며;
    제 8k+6 스테이지의 풀업 스위칭소자는 제 6 클럭펄스를 공급받으며;
    제 8k+7 스테이지의 풀업 스위칭소자는 제 7 클럭펄스를 공급받으며;
    제 8k+8 스테이지의 풀업 스위칭소자는 제 8 클럭펄스를 공급받으며;
    제 8k+1 스테이지의 제 1 노이즈 제거부는 제 8 클럭펄스를 공급받으며;
    제 8k+2 스테이지의 제 1 노이즈 제거부는 제 1 클럭펄스를 공급받으며;
    제 8k+3 스테이지의 제 1 노이즈 제거부는 제 2 클럭펄스를 공급받으며;
    제 8k+4 스테이지의 제 1 노이즈 제거부는 제 3 클럭펄스를 공급받으며;
    제 8k+5 스테이지의 제 1 노이즈 제거부는 제 4 클럭펄스를 공급받으며;
    제 8k+6 스테이지의 제 1 노이즈 제거부는 제 5 클럭펄스를 공급받으며;
    제 8k+7 스테이지의 제 1 노이즈 제거부는 제 6 클럭펄스를 공급받으며;
    제 8k+8 스테이지의 제 1 노이즈 제거부는 제 7 클럭펄스를 공급받으며;
    제 8k+1 스테이지의 제 2 노이즈 제거부는 제 2 클럭펄스를 공급받으며;
    제 8k+2 스테이지의 제 2 노이즈 제거부는 제 3 클럭펄스를 공급받으며;
    제 8k+3 스테이지의 제 2 노이즈 제거부는 제 4 클럭펄스를 공급받으며;
    제 8k+4 스테이지의 제 2 노이즈 제거부는 제 5 클럭펄스를 공급받으며;
    제 8k+5 스테이지의 제 2 노이즈 제거부는 제 6 클럭펄스를 공급받으며;
    제 8k+6 스테이지의 제 2 노이즈 제거부는 제 7 클럭펄스를 공급받으며;
    제 8k+7 스테이지의 제 2 노이즈 제거부는 제 8 클럭펄스를 공급받으며;
    제 8k+8 스테이지의 제 2 노이즈 제거부는 제 1 클럭펄스를 공급받으며;
    제 8k+1 스테이지의 풀다운 스위칭소자는 제 5 클럭펄스를 공급받으며;
    제 8k+2 스테이지의 풀다운 스위칭소자는 제 6 클럭펄스를 공급받으며;
    제 8k+3 스테이지의 풀다운 스위칭소자는 제 7 클럭펄스를 공급받으며;
    제 8k+4 스테이지의 풀다운 스위칭소자는 제 8 클럭펄스를 공급받으며;
    제 8k+5 스테이지의 풀다운 스위칭소자는 제 1 클럭펄스를 공급받으며;
    제 8k+6 스테이지의 풀다운 스위칭소자는 제 2 클럭펄스를 공급받으며;
    제 8k+7 스테이지의 풀다운 스위칭소자는 제 3 클럭펄스를 공급받으며;
    제 8k+8 스테이지의 풀다운 스위칭소자는 제 4 클럭펄스를 공급받는 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 1 항에 있어서,
    각 스테이지에 공급되는 클럭펄스들 중 인접한 기간에 출력되는 클럭펄스들은 일정 기간동안 서로 동시에 액티브 상태를 유지하는 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 1 항에 있어서,
    제 k 스테이지의 노드 제어부는,
    제 k-2 또는 k-3 스테이지로부터의 스캔펄스에 따라 턴-온/오프되며, 턴-온시 상기 순방향전압을 출력하는 제 1 A스위칭소자;
    상기 제 k-2 또는 k-3 스테이지로부터의 스캔펄스에 따라 턴-온/오프되며, 턴-온시 상기 제 1 A스위칭소자로부터의 순방향전압을 상기 세트 노드에 공급하는 제 1 B스위칭소자;
    제 k+2 또는 k+3 스테이지로부터의 스캔펄스에 따라 턴-온/오프되며, 턴-온시 상기 역방향전압을 출력하는 제 2 A스위칭소자; 및,
    상기 제 k+2 또는 k+3 스테이지로부터의 스캔펄스에 따라 턴-온/오프되며, 턴-온시 상기 제 2 A스위칭소자로부터의 역방향전압을 상기 세트 노드에 공급하는 제 2 B스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
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