CN110875002B - 栅极驱动单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

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Abstract

本发明提供一种栅极驱动单元，包括移位寄存器和正反扫控制器，移位寄存器包括正向输入模块和反向输入模块；正反扫控制器用于在正向扫描时将第一时钟信号端提供的第一时钟信号传输至正向输入模块和反向输入模块，在反向扫描时将第二时钟信号端提供的第二时钟信号传输至正向输入模块和反向输入模块；正向输入模块用于在正向扫描输入端提供的有效信号控制下，将正反扫控制器提供的信号传输至上拉节点；反向输入模块用于在反向扫描输入端提供的有效信号的控制下，将正反扫控制器提供的信号传输至上拉节点。本发明还提供一种栅极驱动单元的驱动方法、栅极驱动电路和显示装置。本发明能够减少正向输入模块和反向输入模块中的晶体管发生阈值漂移。

Description

栅极驱动单元及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，具体涉及一种栅极驱动单元及其驱动方法、栅极驱动电路、显示装置。
背景技术
阵列基板行驱动(Gate Driver On Array，简称GOA)是一种将栅极驱动电路集成于阵列基板上的技术，栅极驱动电路包括多个移位寄存器，每个移位寄存器对应一行栅线。随着栅极驱动电路的技术发展，已普遍要求栅极驱动电路能够实现双向扫描(即，正向扫描和反向扫描)。
但是，目前适用于双向扫描的移位寄存器在长时间进行正向或反向扫描时，部分晶体管会发生阈值漂移，从而导致移位寄存器切换扫描方向时，发生工作异常。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种栅极驱动单元及其驱动方法、栅极驱动电路、显示装置，以减少晶体管发生阈值漂移。
为了解决上述技术问题之一，本发明提供一种栅极驱动单元，包括移位寄存器和正反扫控制器，所述移位寄存器包括正向输入模块和反向输入模块；其中，
所述正反扫控制器与第一时钟信号端、第二时钟信号端、正向输入模块和反向输入模块相连，用于在所述栅极驱动单元进行正向扫描时将所述第一时钟端提供的第一时钟信号传输至所述正向输入模块和所述反向输入模块，并在所述栅极驱动单元进行反向扫描时将第二时钟信号端提供的第二时钟信号传输至所述正向输入模块和所述反向输入模块；
所述正向输入模块与正向扫描输入端和所述移位寄存器的上拉节点相连，用于在所述正向扫描输入端提供的有效信号的控制下，将所述正反扫控制器提供的信号传输至所述上拉节点；
所述反向输入模块与反向扫描输入端和所述上拉节点相连，用于在所述反向扫描输入端提供的有效信号的控制下，将所述正反扫控制器提供的信号传输至所述上拉节点。
可选地，所述正反扫控制器包括第一晶体管和第二晶体管，
所述第一晶体管的栅极与正向扫描控制端相连，所述第一晶体管的第一极与所述第一时钟信号端相连，所述第一晶体管的第二极与所述正向输入模块和所述反向输入模块相连；所述正向扫描控制端用于在正向扫描时提供有效信号，并在反向扫描时提供无效信号；
所述第二晶体管的栅极与反向扫描控制端相连，所述第二晶体管的第一极与所述第二时钟信号端相连，所述第二晶体管的第二极与所述正向输入模块和所述反向输入模块相连；所述反向扫描控制端用于在正向扫描时提供无效信号，并在反向扫描时提供有效信号。
可选地，所述正反扫控制器包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，
所述第一晶体管的栅极与第一正向扫描控制端相连，所述第一晶体管的第一极与所述第一时钟信号端相连，所述第一晶体管的第二极与所述正向输入模块和所述反向输入模块相连；
所述第二晶体管的栅极与第一反向扫描控制端相连，所述第二晶体管的第一极与所述第二时钟信号端相连，所述第二晶体管的第二极与所述正向输入模块和所述反向输入模块相连；
所述第三晶体管的栅极与第二正向扫描控制端相连，所述第三晶体管的第一极与所述第一时钟信号端相连，所述第三晶体管的第二极与所述正向输入模块和所述反向输入模块相连；
所述第四晶体管的栅极与第二反向扫描控制端相连，所述第四晶体管的第一极与所述第二时钟信号端相连，所述第四晶体管的第二极与所述正向输入模块和所述反向输入模块相连；
所述第一正向扫描控制端和所述第二正向扫描控制端均用于在反向扫描时提供无效信号，并在正向扫描时提供时钟信号，且两个时钟信号中的一者处于有效电位时，另一者处于无效电位；
所述第一反向扫描控制端和所述第二反向扫描控制端均用于在正向扫描时提供无效信号，并在反向扫描时提供时钟信号，且两个时钟信号中的一者处于有效电位时，另一者处于无效电位。
可选地，所述正向输入模块包括第五晶体管，所述第五晶体管的栅极与所述正向扫描输入端相连，所述第五晶体管的第一极与所述正反扫控制器相连，所述第五晶体管的第二极与所述上拉节点相连。
可选地，所述反向输入模块包括第六晶体管，所述第六晶体管的栅极与所述反向扫描输入端相连，所述第六晶体管的第一极与所述上拉节点相连，所述第六晶体管的第二极与所述正反扫控制器相连。
可选地，所述移位寄存器还包括：上拉模块、第一下拉控制模块和第一下拉模块，所述第一下拉控制模块与所述第一下拉模块连接于第一下拉节点；
所述上拉模块与所述上拉节点、所述信号输出端和第三时钟信号端相连，响应于所述上拉节点电位的控制，用于在所述上拉节点处于有效电位时将所述第三时钟信号端所提供的第三时钟信号传输至所述信号输出端；
所述第一下拉控制模块与所述上拉节点、所述第一下拉节点、所述第一电源端、第二电源端相连，响应于所述上拉节点电位的控制，用于在所述上拉节点处于有效电位时将所述第一电源端提供的信号传输至所述第一下拉节点，以及在所述上拉节点处于无效电位时将所述第二电源端提供的信号传输至所述第一下拉节点；
所述第一下拉模块与所述第一下拉节点、所述上拉节点、所述信号输出端、所述第一电源端相连，响应所述第一下拉节点电位的控制，用于在所述第一下拉节点处于有效电位时将所述第一电源端提供的信号传输至所述上拉节点和所述信号输出端。
可选地，所述上拉模块包括：第七晶体管和电容；
所述第七晶体管的栅极与所述上拉节点相连，所述第七晶体管的第一极与所述第三时钟信号端相连，所述第七晶体管的第二极与所述信号输出端相连；
所述电容的第一端与所述上拉节点相连，所述电容的第二端与所述信号输出端相连；
所述第一下拉控制模块包括：第八晶体管、第九晶体管、第十晶体管和第十一晶体管；
所述第八晶体管的栅极和第一极均与所述第二电源端相连，所述第八晶体管的第二极与所述第九晶体管的栅极和所述第十晶体管的第一极相连；
所述第九晶体管的第一极与所述第二电源端相连，所述第九晶体管的第二极与所述第一下拉节点相连；
所述第十晶体管的栅极与所述上拉节点相连，所述第十晶体管的第二极与所述第一电源端相连；
所述第十一晶体管的栅极与所述上拉节点相连，所述第十一晶体管的第一极与所述第一下拉节点相连，所述第十一晶体管的第二极与所述第一电源端相连；
所述第一下拉模块包括：第十二晶体管和第十三晶体管；
所述第十二晶体管的栅极和所述第十三晶体管的栅极均与所述第一下拉节点相连，所述第十二晶体管的第一极与所述信号输出端相连，所述第十二晶体管的第二极和所述第十三晶体管的第二极均与所述第一电源端相连；所述第十三晶体管的第一极与所述上拉节点相连。
可选地，所述移位寄存器还包括：第二下拉模块和第二下拉控制模块，所述第二下拉控制模块和所述第二下拉模块连接于第二下拉节点；
所述第二下拉控制模块与所述上拉节点、所述第二下拉节点、所述第一电源端、第三电源端相连，响应于所述上拉节点电位的控制，用于在所述上拉节点处于有效电位时将所述第一电源端提供的信号输入至所述第二下拉节点，以及在所述上拉节点处于无效电位时将所述第三电源端提供的信号传输至所述第二下拉节点；
所述第二下拉模块与所述第二下拉节点、所述上拉节点、所述信号输出端、所述第一电源端相连，响应于所述第二下拉节点电位的控制，用于在所述第二下拉节点处于有效电位时将所述第一电源端提供的信号传输至所述上拉节点和所述信号输出端；
所述第二电源端提供的信号和所述第三电源端提供的信号均为在有效电位和无效电位之间进行切换的信号；且在任意时刻，所述第二电源端提供的信号和所述第三电源端提供的信号中的一者处于有效电位，另一者处于无效电位。
可选地，所述第二下拉控制模块包括：第十四晶体管、第十五晶体管、第十六晶体管和第十七晶体管；
所述第十四晶体管的栅极和第一极均与所述第三电源端相连，所述第十四晶体管的第二极与所述第十五晶体管的栅极和所述第十六晶体管的第一极相连；
所述第十五晶体管的第一极与所述第三电源端相连，所述第十五晶体管的第二极与所述第二下拉节点相连；
所述第十六晶体管的栅极与所述上拉节点相连，所述第十六晶体管的第二极与所述第一电源端相连；
所述第十七晶体管的栅极与所述上拉节点相连，所述第十七晶体管的第一极与所述第二下拉节点相连，所述第十七晶体管的第二极与所述第一电源端相连；
所述第二下拉模块包括：第十八晶体管和第十九晶体管；
所述第十八晶体管的栅极和所述第十九晶体管的栅极均与所述第二下拉节点相连，所述第十八晶体管的第一极与所述信号输出端相连，所述第十八晶体管的第二极和所述第十九晶体管的第二极均与所述第一电源端相连；所述第十九晶体管的第一极与所述上拉节点相连。
可选地，所述移位寄存器还包括重置模块，所述重置模块与重置端、所述第一电源端、所述上拉节点和所述信号输出端相连，响应于所述重置端电位的控制，用于在所述重置端处于有效电位时将所述第一电源端提供的信号传输至所述上拉节点和所述信号输出端。
可选地，所述重置模块包括第二十晶体管和第二十一晶体管，所述第二十晶体管的栅极和所述第二十一晶体管的栅极均与所述重置端相连，所述第二十晶体管的第一极与所述上拉节点相连，所述第二十晶体管的第二极和所述第二十一晶体管的第二极均与所述第一电源端相连，所述第二十一晶体管的第一极与所述信号输出端相连。
相应地，本发明还提供一种上述栅极驱动单元的驱动方法，所述驱动方法包括；
在进行正向扫描时，所述正反扫控制器将所述第一时钟信号端提供的第一时钟信号传输至所述正向输入模块和所述反向输入模块；并且，
在正向扫描的预充阶段，所述正向扫描输入端提供有效信号，所述正向输入模块将所述正反扫控制器所提供的处于有效电位的所述第一时钟信号传输至所述上拉节点；
在正向扫描的复位阶段，所述反向扫描输入端提供有效信号，所述反向输入模块将所述正反扫控制器所提供的处于无效电位的所述第一时钟信号传输至所述上拉节点；
在进行反向扫描时，所述正反扫控制器将所述第二时钟信号端提供的第二时钟信号传输至所述正向输入模块和所述反向输入模块；并且，
在反向扫描的预充阶段，所述反向扫描输入端提供有效信号，所述反向输入模块将所述正反扫控制器提供的处于有效电位的第二时钟信号传输至所述上拉节点；
在反向扫描的复位阶段，所述正向扫描输入端提供有效信号，所述正向输入模块将所述正反扫控制器所提供的处于无效电位的第二时钟信号传输至所述上拉节点。
可选地，在进行正向扫描时，所述正反扫控制器将所述第一时钟信号端提供的第一时钟信号传输至所述正向输入模块和所述反向输入模块，包括：所述正向扫描控制端提供有效信号，所述第一晶体管的第一极和第二极导通，以将所述第一时钟信号传输至所述正向输入模块和所述反向输入模块；
在进行反向扫描时，所述正反扫控制器将所述第二时钟信号端提供的第二时钟信号传输至所述正向输入模块和所述反向输入模块，包括；所述反向扫描控制端提供有效信号，所述第二晶体管的第一极和第二极导通，以将所述第二时钟信号传输至所述正向输入模块和所述反向输入模块。
可选地，在进行正向扫描时，所述正反扫控制器将所述第一时钟信号端提供的第一时钟信号传输至所述正向输入模块和所述反向输入模块，包括：
所述第一正向扫描控制端和所述第二正向扫描控制端均提供时钟信号，且两个时钟信号中的一者处于有效电位时，另一者处于无效电位；当第一正向扫描控制端提供的信号处于有效电位时，第一晶体管的第一极与第二极导通，以将所述第一时钟信号传输至所述正向输入模块和所述反向输入模块；当第二正向扫描控制端提供的信号处于有效电位时，第三晶体管的第一极和第二极导通，以将所述第一时钟信号传输至所述正向输入模块和所述反向输入模块；
在进行反向扫描时，所述正反扫控制器将所述第二时钟信号端提供的第二时钟信号传输至所述正向输入模块和所述反向输入模块，包括：
所述第一反向扫描控制端和所述第二反向扫描控制端均提供时钟信号，且两个时钟信号中的一者处于有效电位时，另一者处于无效电位；当第一反向扫描控制端提供的信号处于有效电位时，第二晶体管的第一极与第二极导通，以将所述第二时钟信号传输至所述正向输入模块和所述反向输入模块；当第二反向扫描控制端提供的信号处于有效电位时，第四晶体管的第一极和第二极导通，以将所述第二时钟信号传输至所述正向输入模块和所述反向输入模块。
相应地，本发明还提供一种栅极驱动电路，包括多个级联的栅极驱动单元，所述栅极驱动单元采用上述栅极驱动单元；
其中，除最后一级栅极驱动单元外，其他各级栅极驱动单元的信号输出端与对应的后一级栅极驱动单元的正向扫描输入端相连；
除第一级栅极驱动单元外，其他各级栅极驱动单元的信号输出端与对应的前一级栅极驱动单元的反向扫描输入端相连。
相应地，本发明还提供一种显示装置，包括上述栅极驱动电路。
在本发明中，栅极驱动单元在进行正向扫描时，正反扫控制器为移位寄存器的正向输入模块和反向输入模块提供第一时钟信号，此时，正向输入模块和反向输入模块内接收第一时钟信号的晶体管的源极不再处于恒压状态，从而减少正向输入模块和反向输入模块内的晶体管的阈值电压发生漂移的现象。同样，栅极驱动单元在进行反向扫描时，正反扫控制器为移位寄存器的正向输入模块和反向输入模块提供第二时钟信号，此时，正向输入模块和反向输入模块内接收第二时钟信号的晶体管的源极不再处于恒压状态，从而减少正向输入模块和反向输入模块内的晶体管的阈值电压发生漂移的现象。因此，本发明的栅极驱动单元能够减少因晶体管阈值漂移而导致移位寄存器工作异常的问题，从而保证了栅极驱动电路的正常工作，进而保证了显示装置良好的显示效果。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1为相关技术中的一种适用于双向扫描的移位寄存器的电路结构示意图；
图2为本发明实施例一提供的栅极驱动单元的结构示意图；
图3为本发明实施例一的栅极驱动单元中的正反扫控制器、正向输入模块和反向输入模块的第一种具体结构示意图；
图4为本发明实施例一的栅极驱动单元中的正反扫控制器、正向输入模块和反向输入模块的第二种具体结构示意图；
图5a为正向扫描时第一正向扫描控制端、第二正向扫描控制端、第一反向扫描控制端和第二反向扫描控制端提供的信号时序图；
图5b为反向扫描时第一正向扫描控制端、第二正向扫描控制端、第一反向扫描控制端和第二反向扫描控制端提供的信号时序图；
图6为本发明实施例二提供的栅极驱动单元的结构示意图；
图7a为本发明实施例三提供的栅极驱动单元的第一种电路结构示意图；
图7b为本发明实施例三提供的栅极驱动单元的第二种电路结构示意图；
图8a为图7a所示的栅极驱动单元在正向扫描时的工作时序图；
图8b为图7a所示的栅极驱动单元在反向扫描时的工作时序图；
图9为本发明实施例五提供的栅极驱动电路的第一种结构示意图；
图10为图9的栅极驱动电路在进行正向扫描时三个时钟信号线所提供的时钟信号的波形图；
图11为本发明实施例五提供的栅极驱动电路的第二种结构示意图；
图12为图11的栅极驱动电路进行正向扫描时四条时钟信号线所提供的时钟信号的波形图。
具体实施方式
图1为相关技术中的一种适用于双向扫描的移位寄存器的电路结构示意图，如图1所示，移位寄存器包括：正向输入晶体管T1、反向输入晶体管T2和输出控制模块1，正向输入晶体管T1、反向输入晶体管T2和输出控制模块1连接于移位寄存器的上拉节点PU。以正向输入晶体管T1、反向输入晶体管T2均为N型晶体管为例，在进行正向扫描时，正向扫描控制端FW持续提供高电平信号，反向扫描控制端BW持续提供低电平信号；此时，正向输入晶体管T1的栅源电源Vgs长时间小于正向输入晶体管T1的阈值电压，导致输入晶体管T1的阈值电压产生负向漂移(即，阈值电压减小)；这样，在切换至反向扫描时，正向输入晶体管T1的漏电流较大，造成上拉节点PU难以达到高电平电位，从而导致移位寄存器工作异常。同样，在进行反向扫描时，反向输入晶体管T2的阈值电压会产生负向漂移，从而导致在移位寄存器切换至正向扫描时，反向输入晶体管T2的漏电流较大，导致移位寄存器工作异常。
为了解决上述因晶体管阈值漂移而导致的移位寄存器工作异常的问题，本发明提出了一种栅极驱动单元及其驱动方法、栅极驱动电路、显示装置。以下结合附图对本发明的各个实施例进行详细说明，其中，此处所描述的各个实施例仅用于说明和解释本发明，并不用于限制本发明。
首先需要说明的是，本发明各实施例中的各个晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件；晶体管的第一极和第二极中的一者为该晶体管的源极，另一者为该晶体管的漏极。
另外，本发明中的“有效电位”为能够使晶体管导通的电位，“无效电位”为能够使晶体管关断的电位；“有效信号”为能够使晶体管导通的信号，“无效信号”为能够使晶体管关断的信号。当晶体管为N型晶体管时，有效电位是指高电平电位，无效电平是指低电平电位；有效信号是指高电平信号，无效信号是指低电平信号；而当晶体管为P型晶体管时，有效电位是指低电平电位，有效信号是指低电平信号；无效电位是指高电平电位；无效信号是指高电平信号。
在本发明中以各晶体管均为N型晶体管为例进行示例性说明。此时，有效电位为高电平电位，无效电位为低电平电位。
图2为本发明实施例一提供的栅极驱动单元的结构示意图，如图2所示，所述栅极驱动单元包括移位寄存器GOA和正反扫控制器20，移位寄存器GOA包括正向输入模块21和反向输入模块22。
其中，正反扫控制器20与第一时钟信号端CLK1、第二时钟信号端CLK2、正向输入模块21和反向输入模块22相连，用于在所述栅极驱动单元进行正向扫描时将第一时钟端CLK1提供的第一时钟信号传输至正向输入模块21和反向输入模块22，并在所述栅极驱动单元进行反向扫描时将第二时钟信号端CLK2提供的第二时钟信号传输至正向输入模块21和反向输入模块22。
正向输入模块21与正向扫描输入端Input1、移位寄存器的上拉节点PU相连，用于在正向扫描输入端Input1提供的有效信号的控制下，将正反扫控制器20提供的信号传输至上拉节点PU。应当理解的是，移位寄存器GOA能够根据其上拉节点PU的电位控制信号输出端Output的输出，具体地，移位寄存器GOA能够在上拉节点PU处于有效电位时将第三时钟信号端提供的第三时钟信号传输至信号输出端Output，并在上拉节点PU处于无效电位时，将第一电源端提供的信号传输至信号输出端Output。
反向输入模块22与反向扫描输入端Input2和上拉节点PU相连，用于在反向扫描Input2输入端提供的有效信号的控制下，将正反扫控制器20提供的信号传输至上拉节点PU。
本发明提供的栅极驱动单元在进行正向扫描时，正反扫控制器20为移位寄存器GOA的正向输入模块21和反向输入模块22提供第一时钟信号，此时，正向输入模块21和反向输入模块22内接收第一时钟信号的晶体管的源极不再处于恒压状态，从而减少正向输入模块21和反向输入模块22内的晶体管的阈值电压发生漂移的现象，进而减少因晶体管阈值漂移而导致移位寄存器工作异常的问题。
同样，栅极驱动单元在进行反向扫描时，正反扫控制器20为移位寄存器GOA的正向输入模块21和反向输入模块22提供第二时钟信号，此时，正向输入模块21和反向输入模块22内接收第二时钟信号的晶体管的源极不再处于恒压状态，从而减少正向输入模块21和反向输入模块22内的晶体管的阈值电压发生漂移的现象，进而减少因晶体管阈值漂移而导致移位寄存器工作异常的问题。
图3为本发明实施例一的栅极驱动单元中的正反扫控制器、正向输入模块和反向输入模块的第一种具体结构示意图，如图3所示，正反扫控制器20包括第一晶体管M1和第二晶体管M2。第一晶体管M1的栅极与正向扫描控制端FW相连，第一晶体管M1的第一极与第一时钟信号端CLK1相连，第一晶体管M1的第二极与正向输入模块21和反向输入模块22相连。第二晶体管M2的栅极与反向扫描控制端BW相连，第二晶体管M2的第一极与第二时钟信号端CLK2相连，第二晶体管CLK2的第二极与正向输入模块21和反向输入模块22相连。
其中，正向扫描控制端FW用于在正向扫描时提供有效信号，并在反向扫描时提供无效信号；反向扫描控制端BW用于在正向扫描时提供无效信号，并在反向扫描时提供有效信号。
另外，如图3所示，正向输入模块21包括第五晶体管M5，第五晶体管M5的栅极与正向扫描输入端Input1相连，第五晶体管M5的第一极M5与正反扫控制器20相连，第五晶体管M5的第二极与上拉节点PU相连。反向输入模块22包括第六晶体管M6，第六晶体管M6的栅极与反向扫描输入端Input2相连，第六晶体管M6的第一极与上拉节点PU相连，第六晶体管M6的第二极与正反扫控制器20相连。
在图3中，当所述栅极驱动单元进行正向扫描时，正向扫描控制端FW持续提供有效信号，反向扫描控制端BW持续提供无效信号。这时，第一晶体管M1导通，第二晶体管M2关断，因此，第一时钟信号端CLK1提供的第一时钟信号传输至第五晶体管M5的第一极和第六晶体管M6的第二极，由于第一时钟信号并不是保持不变的，因此可防止第一晶体管M1和第五晶体管M5发生阈值漂移的现象。
同样，当所述栅极驱动单元进行反向扫描时，正向扫描控制端FW持续提供无效信号，反向扫描控制端BW持续提供有效信号。这时，第一晶体管M1关断，第二晶体管M2导通，因此，第二时钟信号端CLK2提供的第二时钟信号传输至第五晶体管M5的第一极和第六晶体管M6的第二极，由于第二时钟信号并不是保持不变的，因此可防止第一晶体管M1和第五晶体管M5发生阈值漂移的现象。
图4为本发明实施例一的栅极驱动单元中的正反扫控制器、正向输入模块和反向输入模块的第二种具体结构示意图，如图4所示，正反扫控制器20包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。
第一晶体管M1的栅极与第一正向扫描控制端FW1相连，第一晶体管M1的第一极与第一时钟信号CLK1端相连，第一晶体管M1的第二极与正向输入模块21和反向输入模块22相连。
第二晶体管M2的栅极与第一反向扫描控制端BW1相连，第二晶体管M2的第一极与第二时钟信号端CLK2相连，第二晶体管M2的第二极与正向输入模块21和反向输入模块22相连。
第三晶体管M3的栅极与第二正向扫描控制端FW2相连，第三晶体管M3的第一极与第一时钟信号端CLK1相连，第三晶体管M3的第二极与正向输入模块21和反向输入模块22相连。
第四晶体管M4的栅极与第二反向扫描控制端BW2相连，第四晶体管M4的第一极与第二时钟信号端CLK2相连，第四晶体管M4的第二极与正向输入模块21和反向输入模块33相连。
图5a为正向扫描时第一正向扫描控制端、第二正向扫描控制端、第一反向扫描控制端和第二反向扫描控制端提供的信号时序图，图5b为反向扫描时第一正向扫描控制端、第二正向扫描控制端、第一反向扫描控制端和第二反向扫描控制端提供的信号时序图。如图5a和图5b所示，第一正向扫描控制端FW1和第二正向扫描控制端FW2均用于在反向扫描时提供无效信号；并在正向扫描时提供时钟信号，且第一正向扫描控制端FW1和第二正向扫描控制端FW2提供的两个时钟信号中的一者处于有效电位时，另一者处于无效电位。第一反向扫描控制端BW1和第二反向扫描控制端BW2均用于在正向扫描时提供无效信号；并在反向扫描时提供时钟信号，且第一正向扫描控制端FW1和第二正向扫描控制端FW2提供的两个时钟信号中的一者处于有效电位时，另一者处于无效电位。具体地，第一正向扫描控制端FW1、第二正向扫描控制端FW2、第一反向扫描控制端BW1和第二反向扫描控制端BW2所提供的时钟信号的占空比均为50％，周期为4s，即，时钟信号在维持2s的高电位和维持2s的低电位之间切换。
另外，和图3相同的，图4中的正向输入模块21同样包括第五晶体管M5，反向输入模块22同样包括第六晶体管M6，第五晶体管M5和第六晶体管M6的连接关系参见上述对图3的描述，这里不再赘述。
在图4中，当栅极驱动单元进行正向扫描时，第一反向扫描控制端BW1和第二反向扫描控制端BW2均提供无效信号，第一正向扫描控制端FW1和第二正向扫描控制端FW2提供时钟信号，且两个时钟信号中的一者处于高电位时，另一者处于低电位。因此，在正向扫描阶段，第二晶体管M2和第四晶体管M4均关断，第一晶体管M1和第三晶体管M3交替导通，从而使得第一时钟端CLK1提供的第一时钟信号经过第一晶体管M1和第三晶体管M3中导通的一者传输至第五晶体管M5的第一极和第六晶体管M6的第二极。
当栅极驱动单元进行反向扫描时，第一正向扫描控制端FW1和第二正向扫描控制端FW2均提供无效信号，第一反向扫描控制端BW1和第二反向扫描控制端BW2提供时钟信号，且两个时钟信号中的一者处于高电位时，另一者处于低电位。因此，在正向扫描阶段，第一晶体管M1和第三晶体管M3均关断，第二晶体管M2和第四晶体管M4交替导通，从而使得第二时钟信号端CLK2提供的第二时钟信号通过第二晶体管M2和第四晶体管M4中导通的一者传输至第五晶体管M5的第一极和第六晶体管M6的第二极。
和图3相比，当正反扫控制器20采用图4中的结构时，第一晶体管M1和第三晶体管M3在正向扫描过程中是交替导通的，第二晶体管M2和第四晶体管M4在反向扫描过程中也是交替导通的，从而防止晶体管因长期导通而导致的寿命较短的问题。另外，以第一晶体管M1为例，当第一正向扫描控制端FW1为高电平电位、第二正向扫描控制端BW2为低电平电位时，第一晶体管M1的阈值电压开始出现正向漂移，而当第一正向扫描控制端FW1为低电平电位、第二正向扫描控制端BW2为高电平电位时，第一晶体管M1开始出现负向漂移，因此，随着第一正向扫描控制端FW1电位的交替变化，以及第二正向扫描控制端FW2电位的交替变化，第一晶体管M1的阈值电压交替发生正向漂移和反向漂移，这样来回抵消，可以使得第一晶体管M1的阈值电压整体漂移很小，从而进一步延长晶体管的寿命。
图6为本发明实施例二提供的栅极驱动单元的结构示意图，如图6所示，所述栅极驱动单元包括上述正反扫控制器20和上述移位寄存器GOA，移位寄存器GOA包括上述正向输入模块21和反向输入模块22；另外，移位寄存器GOA还包括：上拉模块23、第一下拉控制模块24和第一下拉模块25，第一下拉控制模块24与第一下拉模块25连接于第一下拉节点PU。
上拉模块23与上拉节点PU、第三时钟信号端CLK3和信号输出端Output相连，响应于上拉节点PU电位的控制，用于在上拉节点PU处于有效电位时将第三时钟信号端CLK3所提供的第三时钟信号传输至信号输出端Output。
第一下拉控制模块24与上拉节点PU、第一下拉节点PD1、第一电源端V1、第二电源端V2相连，响应于上拉节点PU电位的控制，用于在上拉节点PU处于有效电位时将第一电源端V1提供的信号传输至第一下拉节点PD1，以及在上拉节点处于无效电位时将第二电源端V2提供的信号传输至第一下拉节点PD1。
第一下拉模块25与第一下拉节点PD1、上拉节点PU、信号输出端Output、第一电源端V1相连，响应于第一下拉节点PD1电位的控制，用于在第一下拉节点PD1处于有效电位时将第一电源端V1提供的信号传输至上拉节点PU和信号输出端Output。
进一步地，如图6所示，移位寄存器GOA还包括：第二下拉控制模块26和第二下拉模块27，第二下拉控制模块26和第二下拉模块27连接于第二下拉节点PD2。
第二下拉控制模块26与上拉节点PU、第二下拉节点PD2、第一电源端V1、第三电源端V3相连，响应于上拉节点PU电位的控制，用于在上拉节点PU处于有效电位时将第一电源端V1提供的信号传输至第二下拉节点PD2，以及在上拉节点PU处于无效电位时将第三电源端V3提供的信号传输至第二下拉节点PD2。
第二下拉模块27与第二下拉节点PD2、上拉节点PU、信号输出端Output、第一电源端V1相连，响应于第二下拉节点PD2电位的控制，用于在第二下拉节点PD2处于有效电位时将第一电源端V1提供的信号传输至上拉节点PU和信号输出端Output。
第二电源端V2提供的信号和第三电源端V3提供的信号均为在有效电位和无效电位之间进行切换的信号；且在任意时刻，第二电源端V2提供的信号和第三电源端V3提供的信号中的一者处于有效电位，另一者处于无效电位。
通过将第二电源端V2在有效电位和无效电位之间切换，以及将第三电源端V3在有效电位和无效电位之间切换，可以使第一下拉控制模块24和第二下拉控制模块26交替工作，且第一下拉模块25和第二下拉模块27交替工作，从而防止其中的晶体管因长时间工作而导致的寿命缩短或阈值漂移问题。
其中，第二电源端V2和第三电源端V3均可以每隔一个扫描周期进行有效电位和无效电位的切换，即，在第N个扫描周期中，第二电源端V2处于有效电位，第三电源端V3处于无效点位；在第N+1个扫描周期中，第二电源端V2处于无效电位，第三电源端V3处于有效电位。当然，第二电源端V2和第三电源端V3在高低电位之间进行切换的切换时间也可以根据实际需要进行设置。
优选地，移位寄存器GOA还包括重置模块28，重置模块28与重置端To_Res、第一电源端V1、上拉节点PU和信号输出端Output相连，响应于重置端To_Res电位的控制，用于在重置端To_Res处于有效电位时将第一电源端V1提供的信号传输至上拉节点PU和信号输出端Output。重置端To_Res用于在每个扫描周期开始时的重置阶段达到有效电位，从而对上拉节点PU和信号输出端Output进行重置。
图7a为本发明实施例三提供的栅极驱动单元的第一种电路结构示意图，图7b为本发明实施例三提供的栅极驱动单元的第二种电路结构示意图，图7a和图7b所示的电路结构分别为图6所示的栅极驱动单元的两种具体化方案。如图7a所示，在栅极驱动单元的第一种结构中，正反扫控制器20采用图3中正反扫控制器20的结构，即，包括第一晶体管M1和第二晶体管M2。第一晶体管M1和第二晶体管M2的具体连接关系如上文对图3的描述，这里不再赘述。
如图7b所示，在栅极驱动单元的第二种结构中，正反扫控制器20采用图4中正反扫控制器20的结构，即，包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4的具体连接关系如上文对图4的描述，这里不再赘述。
在图7a和图7b所示的栅极驱动单元中，移位寄存器GOA的结构可以相同，具体地：
正向输入模块21包括第五晶体管M5，第五晶体管M5的栅极与正向扫描输入端Input1相连，第五晶体管M5的第一极与正反扫控制器20相连(具体与第一晶体管M1的第二极和第二晶体管M2的第二极相连)，第五晶体管M5的第二极与上拉节点PU相连。反向输入模块22包括第六晶体管M6，第六晶体管M6的栅极与反向扫描输入端Input2相连，第六晶体管M6的第一极与上拉节点PU相连，第六晶体管M6的第二极与正反扫控制器20相连(具体与第一晶体管M1的第二极和第二晶体管M2的第二极相连)。
上拉模块23包括第七晶体管M7和电容C。第七晶体管M7的栅极与上拉节点PU相连，第七晶体管M7的第一极与第三时钟信号端CLK3相连，第七晶体管M7的第二极与信号输出端Output相连。电容C的第一端与上拉节点PU相连，电容C的第二端与信号输出端Output相连。
第一下拉控制模块24包括第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11。其中，第八晶体管M8的栅极和第一极均与第二电源端V2相连，第八晶体管M8的第二极与第九晶体管M9的栅极和第十晶体管M10的第一极相连。第九晶体管M9的第一极与第二电源端V2相连，第九晶体管M9的第二极与第一下拉节点PD1相连。第十晶体管M10的栅极与上拉节点PU相连，第十晶体管M10的第二极与第一电源端V1相连。第十一晶体管M11的栅极与上拉节点PU相连，第十一晶体管M11的第一极与第一下拉节点PD1相连，第十一晶体管M11的第二极与第一电源端V1相连。
第一下拉模块25包括第十二晶体管M12和第十三晶体管M13。其中，第十二晶体管M12的栅极和第十三晶体管M13的栅极均与第一下拉节点PD1相连，第十二晶体管M12的第一极与信号输出端Output相连，第十二晶体管M12的第二极和第十三晶体管M13的第二极均与第一电源端V1相连；第十三晶体管M13的第一极与上拉节点PU相连。
第二下拉控制模块26包括：第十四晶体管M14、第十五晶体管M15、第十六晶体管M16和第十七晶体管M17。其中，第十四晶体管M14的栅极和第一极均与第三电源端V3相连，第十四晶体管M14的第二极与第十五晶体管M15的栅极和第十六晶体管M16的第一极相连。第十五晶体管M15的第一极与第三电源端V3相连，第十五晶体管M15的第二极与第二下拉节点PD2相连。第十六晶体管M16的栅极与上拉节点PU相连，第十六晶体管M16的第二极与第一电源端V1相连。第十七晶体管M17的栅极与上拉节点PU相连，第十七晶体管M17的第一极与第二下拉节点PD2相连，第十七晶体管M17的第二极与第一电源端V1相连。
第二下拉模块27包括第十八晶体管M18和第十九晶体管M19。第十八晶体管M18的栅极和第十九晶体管M19的栅极均与第二下拉节点PD2相连，第十八晶体管M18的第一极与信号输出端Output相连，第十八晶体管M18的第二极和第十九晶体管M19的第二极均与第一电源端V1相连；第十九晶体管M19的第一极与上拉节点PU相连。
重置模块28包括第二十晶体管M20和第二十一晶体管M21，第二十晶体管M20的栅极和第二十一晶体管M21的栅极均与重置端To_Res相连，第二十晶体管M20的第一极与上拉节点PU相连，第二十晶体管M20的第二极和第二十一晶体管M21的第二极均与第一电源端V1相连，第二十一晶体管M21的第一极与信号输出端Output相连。
图8a为图7a所示的栅极驱动单元在正向扫描时的工作时序图，如图8a所示，在栅极驱动单元在进行正向扫描时，正向扫描控制端FW持续提供高电平信号，反向扫描控制端BW持续提供低电平信号，从而使得第一晶体管M1保持导通而第二晶体管M2保持关断，第一时钟信号端CLK1的第一时钟信号传输至第五晶体管M5的第一极和第六晶体管M6的第二极。
另外，第一电压端V1提供低电平信号；第二电源端V2在每相邻两个扫描周期TN和TN+1交替提供高电平信号和低电平信号，第三电源端V3在每相邻两个扫描周期TN和TN+1交替提供高电平信号和低电平信号，且第二电源端V2和第三电源端V3中的一者提供高电平信号时，另一者提供低电平信号。下面以第二电源端V2提供高电平信号、第三电源端V3提供低电平信号为例，结合图7a和图8a对栅极驱动单元的工作过程进行介绍。
在重置阶段t0，重置端提供高电平信号，此时，第二十晶体管M20和第二十一晶体管M21导通，从而将第一电源端V1提供的低电平信号传输至上拉节点PU和信号输出端Output。
在预充阶段t1，第一时钟信号端CLK1提供的第一时钟信号处于高电平电位，第二时钟信号端CLK2提供的第二时钟信号和第三时钟信号端CLK3提供的第三时钟信号均处于低电平电位；正向扫描输入端Input1提供高电平信号，反向扫描输入端Input2提供低电平信号。
此时，第五晶体管M5导通且第六晶体管M6关断，处于高电平电位的第一时钟信号通过第五晶体管M5对上拉节点PU进行充电，以使上拉节点PU达到高电平电位。在上拉节点PU高电平电位的控制下，第十晶体管M10、第十一晶体管M11、第十六晶体管M16、第十七晶体管M17均导通，因此，第一电源端V1的低电平信号通过第十晶体管M10传输至第九晶体管M9的栅极，而使第九晶体管M9关断；第一电源端V1的低电平信号通过第十一晶体管M11传输至第一下拉节点PD1，从而使第十二晶体管M12和第十三晶体管M13均关断；第一电源端V1的低电平信号通过第十六晶体管M16传输至第十五晶体管M15的栅极，从而使得第十五晶体管M15关断；第一电源端V1的低电平信号通过第十七晶体管M17传输至第二下拉节点PD2，从而使得第十八晶体管M18和第十九晶体管M19均关断。
同时，在上拉节点PU高电平电位的控制下，第七晶体管M7导通，处于低电平电位的第三时钟信号通过第七晶体管M7传输至信号输出端Output，从而使信号输出端Output输出低电平信号。
在输出阶段t2，第一时钟信号端CLK1提供的第一时钟信号和第二时钟信号端CLK2提供的第二时钟信号均处于低电平电位，第三时钟信号端CLK3提供的第三时钟信号处于高电平电位。正向扫描输入端Input1和反向扫描输入端Input2均提供低电平信号。
此时，第五晶体管M5和第六晶体管M6均关断，上拉节点PU处于浮接(floating)状态，第一下拉控制模块24、第二下拉控制模块26、第一下拉模块25、第二下拉模块27中的各晶体管以及第七晶体管M7均保持预充阶段的状态。
在第七晶体管M7的导通作用下，处于高电平电位的第三时钟信号通过第七晶体管M7传输至信号输出端Output，从而使得信号输出端Output输出高电平信号。同时，在电容C的自举作用下，上拉节点PU的电位会进一步升高；当第三时钟信号由高电平跳变为低电平时，在电容C的自举作用下，上拉节点PU的电位会跳变至在输出阶段初始时刻的状态。
在复位阶段t3，第一时钟信号端CLK1提供的第一时钟信号和第三时钟信号端CLK3提供的第三时钟信号均处于低电平电位，第二时钟信号端CLK2提供的第二时钟信号处于高电平电位。正向扫描输入端Input1提供低电平信号，反向扫描输入端Input2提供高电平信号。
此时，第五晶体管M5关断且第六晶体管M6导通，处于低电平状态的第一时钟信号通过第六晶体管M6传输上拉节点PU，以使上拉节点PU复位至低电平电位。
由于上拉节点PU达到低电平电位，因此第十晶体管M10、第十一晶体管M11、第十六晶体管M16、第十七晶体管M17均关断。此时，第八晶体管M8和第十四晶体管M14相当于大电阻，第二电源端V2的高电平信号通过第八晶体管M8传输至第九晶体管M9的栅极，以使第九晶体管M9导通；并且，第二电源端V2的高电平信号通过第九晶体管M9传输至第一下拉节点PD1，从而使第十二晶体管M12和第十三晶体管M13导通。
由于第三电源端V3提供低电平信号，因此第十四晶体管M14关断，第十五晶体管M15的栅极保持输出阶段的低电平电位，从而使得第十五晶体管M15关断，进而使得第二下拉节点PD2维持输出阶段的低电平电位，因此，第十八晶体管M18和第十九晶体管M19均关断。
由于第十二晶体管M12和第十三晶体管M13导通，因此第一电源端V1提供的低电平信号通过第十二晶体管M12和第十三晶体管M13分别传输至上拉节点PU和信号输出端Output。
可以理解的是，若第二电源端V2提供低电平信号、第三电源端V3提供高电平信号，栅极驱动单元中各晶体管在各阶段的工作状态与第二电源端V2提供高电平信号时的工作状态类似，只需要将第二下拉控制模块26与第一下拉控制模块24中位置相应的晶体管的工作状态进行调换，将第一下拉模块25和第二下拉模块27中位置相应的晶体管的工作状态进行调换。例如，第二电源端V2提供低电平信号时第八晶体管M8的工作状态与第二电源端V2提供高电平信号时第十四晶体管M14的工作状态相同；第二电源端V2提供低电平信号时第十三晶体管M13的工作状态与第二电源端V2提供高电平信号时第十九晶体管M19的工作状态相同。
另外，在复位阶段结束至下一扫描周期的重置阶段的时间段内，正向扫描输入端Input1和反向扫描输入端Input2均提供低电平信号，从而使得第五晶体管M5和第六晶体管M6均关断，上拉节点PU维持低电平电位。其中，若第二工作电压V2为高电平工作电压，第三工作电压V3为低电平工作电压，则第一下拉节点PD1处于高电平状态，第二下拉节点PD2处于低电平状态，第十二晶体管M12导通，第十八晶体管M18关断；若第二工作电压V2为低电平工作电压，第三工作电压V3为高电平工作电压，则第一下拉节点PD1处于低电平电位，第二下拉节点PD2处于高电平电位，第十二晶体管M12关断，第十八晶体管M18导通。因此，在复位阶段结束至下一扫描周期的重置阶段的时间段内，第十二晶体管M12和第十八晶体管M18中始终存在一个晶体管处于导通状态，第一电源端V1的低电平信号可通过第十二晶体管M12和第十八晶体管M18中导通的一者传输至信号输出端Output，以维持信号输出端Output输出低电平；并且，第十三晶体管M13和第十九晶体管M19中始终存在一个晶体管处于导通状态，第一电源端V1的低电平信号通过第十三晶体管M13和第十九晶体管M19中导通的一者传输至上拉节点PU，以维持上拉节点PU处于低电平电位，从而达到降噪的目的。
图8b为图7a所示的栅极驱动单元在反向扫描时的工作时序图，如图8b所示，在栅极驱动单元在进行反向扫描时，正向扫描控制端FW持续提供低电平信号，反向扫描控制端BW持续提供高电平信号，从而使得第一晶体管M1保持关断而第二晶体管M2保持导通，第二时钟信号端CLK2的第二时钟信号传输至第五晶体管M5的第一极和第六晶体管M6的第二极。
另外，第一电压端V1提供低电平信号。第二电源端V2在每相邻两个扫描周期TN和TN+1交替提供高电平信号和低电平信号，第三电源端V3在每相邻两个扫描周期TN和TN+1交替提供高电平信号和低电平信号，且第二电源端V2和第三电源端V3中的一者提供高电平信号时，另一者提供低电平信号。下面以第二电源端V2提供高电平信号、第三电源端V3提供低电平信号为例，结合图7a和图8b对栅极驱动单元的工作过程进行介绍。
在重置阶段t0，重置端To_Res提供高电平信号，此时，第二十晶体管M20和第二十一晶体管M21导通，从而将第一电源端V1提供的低电平信号传输至上拉节点PU和信号输出端Output。
在预充阶段t1，第一时钟信号端CLK1提供的第一时钟信号处于高电平电位，第二时钟信号端CLK2提供的第二时钟信号和第三时钟信号端CLK3提供的第三时钟信号均处于低电平电位；正向扫描输入端Input1提供低电平信号，反向扫描输入端Input2提供高电平信号。
此时，第五晶体管M5关断且第六晶体管M6导通，处于高电平电位的第一时钟信号通过第六晶体管M6对上拉节点PU进行充电，以使上拉节点PU达到高电平电位。在上拉节点PU高电平电位的控制下，第十晶体管M10、第十一晶体管M11、第十六晶体管M16、第十七晶体管M17均导通，因此，第一电源端V1的低电平信号通过第十晶体管M10传输至第九晶体管M9的栅极，而使第九晶体管M9关断；第一电源端V1的低电平信号通过第十一晶体管M11传输至第一下拉节点PD1，从而使第十二晶体管M12和第十三晶体管M13均关断；第一电源端V1的低电平信号通过第十六晶体管M16传输至第十五晶体管M15的栅极，从而使得第十五晶体管M15关断；第一电源端V1的低电平信号通过第十七晶体管M17传输至第二下拉节点PD2，从而使得第十八晶体管M18和第十九晶体管M19均关断。
同时，在上拉节点PU高电平电位的控制下，第七晶体管M7导通，处于低电平电位的第三时钟信号通过第七晶体管M7传输至信号输出端Output，从而使信号输出端Output输出低电平信号。
在输出阶段t2，第一时钟信号端CLK1提供的第一时钟信号和第二时钟信号端CLK2提供的第二时钟信号均处于低电平电位，第三时钟信号端CLK3提供的第三时钟信号处于高电平电位。正向扫描输入端Input1和反向扫描输入端Input2均提供低电平信号。
此时，第五晶体管M5和第六晶体管M6均关断，上拉节点PU处于浮接状态，第一下拉控制模块24、第二下拉控制模块26、第一下拉模块25、第二下拉模块27中的各晶体管以及第七晶体管M7均保持预充阶段的状态。
在第七晶体管M7的导通作用下，处于高电平电位的第三时钟信号通过第七晶体管M7传输至信号输出端Output，从而使得信号输出端Output输出高电平信号。同时，在电容C的自举作用下，上拉节点PU的电位会进一步升高；当第三时钟信号由高电平跳变为低电平时，在电容C的自举作用下，上拉节点PU的电位会跳变至在输出阶段初始时刻的状态。
在复位阶段t3，第一时钟信号端CLK1提供的第一时钟信号和第三时钟信号端CLK3提供的第三时钟信号均处于低电平电位，第二时钟信号端CLK2提供的第二时钟信号处于高电平电位。正向扫描输入端Input1提供高电平信号，反向扫描输入端Input2提供低电平信号。
此时，第五晶体管M5导通且第六晶体管M6关断，处于低电平状态的第一时钟信号通过第五晶体管M5传输上拉节点PU，以使上拉节点PU复位至低电平电位。
由于上拉节点PU达到低电平电位，因此第十晶体管M10、第十一晶体管M11、第十六晶体管M16、第十七晶体管M17均关断。此时，第八晶体管M8和第十四晶体管M14相当于大电阻，第二电源端V2的高电平信号通过第八晶体管M8传输至第九晶体管M9的栅极，以使第九晶体管M9导通；并且，第二电源端V2的高电平信号通过第九晶体管M9传输至第一下拉节点PD1，从而使第十二晶体管M12和第十三晶体管M13导通。
由于第三电源端V3提供低电平信号，因此第十四晶体管M14关断，第十五晶体管M15的栅极保持输出阶段的低电平电位，从而使得第十五晶体管M15关断，进而使得第二下拉节点PD2维持输出阶段的低电平电位，因此，第十八晶体管M18和第十九晶体管M19均关断。
由于第十二晶体管M12和第十三晶体管M13导通，因此第一电源端V1提供的低电平信号通过第十二晶体管M12和第十三晶体管M13分别传输至上拉节点PU和信号输出端Output。
和正向扫描过程相同的，在反向扫描过程中，若第二电源端V2提供低电平信号、第三电源端V3提供高电平信号，栅极驱动单元中各晶体管在各阶段的工作状态与第二电源端V2提供高电平信号时的工作状态类似，只需要将第二下拉控制模块26与第一下拉控制模块24中位置相应的晶体管的工作状态进行调换，将第一下拉模块25和第二下拉模块27中位置相应的晶体管的工作状态进行调换。
另外，和正向扫描过程相同的，在反向扫描过程中，在复位阶段结束至下一扫描周期的重置阶段的时间段内，上拉节点PU和信号输出端Output均维持低电平电位。
还需要说明的是，图8a和图8b中的时序仅为示例性说明，在实际应用中，重置阶段为扫描周期开始时的时间段，因此，对于栅极驱动单元而言，重置阶段与预充阶段并不一定相邻。
对于图7b所示的栅极驱动单元而言，其正向扫描过程和反向扫描过程与图7a所示的栅极驱动单元类似，区别仅在于：图7b所示的栅极驱动单元在进行正向扫描时，如图5a所示，第一反向控制端BW1和第二反向扫描控制端BW2均提供低电平信号，第一正向扫描控制端FW1和第二正向扫描控制端FW2交替提供高电平信号，从而使得第二晶体管M2和第四晶体管M4均保持关断，而第一晶体管M1和第三晶体管M3交替导通，进而使得第一时钟信号端CLK1提供的第一时钟信号通过第一晶体管M1和第三晶体管M3中导通的一者传输至第五晶体管M5的第一极和第六晶体管M6的第二极；在进行反向扫描时，如图5b所示，第一正向扫描控制端FW1和第二正向扫描控制端FW2均持续提供低电平信号，第一反向扫描控制端BW1和第二反向扫描控制端BW2交替提供高电平信号，从而使得第一晶体管M1和第三晶体管M3保持关断，第二晶体管M2和第四晶体管M4交替导通，进而使得第二时钟信号端CLK2提供的第二时钟信号通过第二晶体管M2和第四晶体管M4中导通的一者传输至第五晶体管M5的第一极和第六晶体管M6的第二极。而图7b中移位寄存器GOA的各晶体管的工作状态与图7a中移位寄存器GOA各晶体管的工作状态相同，这里不再赘述。
本发明实施例四提供一种栅极驱动单元的驱动方法，所述栅极驱动单元为上述实施例一至三中的任一实施例所述的栅极驱动单元。所述驱动方法包括：
在进行正向扫描时，所述正向扫描输入端提供有效信号，所述正向输入模块将所述正反扫控制器所提供的处于有效电位的所述第一时钟信号传输至所述上拉节点。并且：
在正向扫描的预充阶段，所述正向输入模块在所述正向扫描输入端提供的正向扫描信号的控制下，将所述正反扫控制器所提供的处于有效电位的所述第一时钟信号传输至所述上拉节点。
在正向扫描的复位阶段，所述反向扫描输入端提供有效信号，所述反向输入模块将所述正反扫控制器所提供的处于无效电位的所述第一时钟信号传输至所述上拉节点。
在进行反向扫描时，所述正反扫控制器将所述第二时钟信号端提供的第二时钟信号传输至所述正向输入模块和所述反向输入模块。并且：
在反向扫描的预充阶段，所述反向扫描输入端提供有效信号，所述反向输入模块将所述正反扫控制器提供的处于有效电位的第二时钟信号传输至所述上拉节点。
在反向扫描的复位阶段，所述正向扫描输入端提供有效信号，所述正向输入模块将所述正反扫控制器所提供的处于无效电位的第二时钟信号传输至所述上拉节点。
其中，当栅极驱动单元的正反扫控制器采用图3中所示的结构时，上述“在进行正向扫描时，所述正反扫控制器将所述第一时钟信号端提供的第一时钟信号传输至所述正向输入模块和所述反向输入模块”的步骤具体包括：正向扫描控制端FW提供有效信号，第一晶体管M1的第一极和第二极导通，以将所述第一时钟信号传输至正向输入模块21和反向输入模块22。上述“在进行反向扫描时，所述正反扫控制器将所述第二时钟信号端提供的第二时钟信号传输至所述正向输入模块和所述反向输入模块”的步骤具体包括；反向扫描控制端BW提供有效信号，第二晶体管M2的第一极和第二极导通，以将所述第二时钟信号传输至正向输入模块21和反向输入模块22。
当栅极驱动单元中的正反扫控制器采用图4中所示的结构时，上述“在进行正向扫描时，所述正反扫控制器将所述第一时钟信号端提供的第一时钟信号传输至所述正向输入模块和所述反向输入模块”的步骤包括：第一正向扫描控制端FW1和第二正向扫描控制端FW2均提供时钟信号，且两个时钟信号中的一者处于有效电位时，另一者处于无效电位；当第一正向扫描控制端FW1提供的信号处于有效电位时，第一晶体管M1的第一极与第二极导通，以将第一时钟信号传输至正向输入模块21和反向输入模块22；当第二正向扫描控制端提供的信号处于有效电位时，第三晶体管M3的第一极和第二极导通，以将所述第一时钟信号传输至正向输入模块21和反向输入模块22。上述“在进行反向扫描时，所述正反扫控制器将所述第二时钟信号端提供的第二时钟信号传输至所述正向输入模块和所述反向输入模块”的步骤包括：第一反向扫描控制端BW1和第二反向扫描控制端BW2均提供时钟信号，且两个时钟信号中的一者处于有效电位时，另一者处于无效电位；当第一反向扫描控制端BW1提供的信号处于有效电位时，第二晶体管M2的第一极与第二极导通，以将所述第二时钟信号传输至正向输入模块21和反向输入模块22；当第二反向扫描控制端BW2提供的信号处于有效电位时，第四晶体管M4的第一极和第二极导通，以将所述第二时钟信号传输至正向输入模块21和反向输入模块22。
另外，在正向扫描过程和反向扫描过程中，均还包括重置阶段和输出阶段。对于正向扫描过程和反向扫描过程中各阶段的描述，可参见上文中栅极驱动单元工作过程，此处不再赘述。
图9为本发明实施例五提供的栅极驱动电路的第一种结构示意图，如图9所示，栅极驱动电路包括多个级联的栅极驱动单元G_DR，栅极驱动单元G_DR为上述实施例一至三中任一实施例所述的栅极驱动单元。其中，除最后一级栅极驱动单元G_DR外，其他各级栅极驱动单元G_DR的信号输出端均与对应的后一级栅极驱动单元G_DR的正向扫描输入端相连。除第一级栅极驱动单元G_DR外，其他各级栅极驱动单元的信号输出端均与对应的前一级栅极驱动单元G_DR的反向扫描输入端Input2相连。
如图9所示，所述栅极驱动电路还包括第一时钟信号线CK1、第二时钟信号线CK2和第三时钟信号线CK3。其中，第3n+1级栅极驱动单元G_DR的第一时钟信号端CLK1与第一时钟信号线CK1相连，第3n+1级栅极驱动单元G_DR的第二时钟信号端CLK2与第二时钟信号线CK2相连，第3n+1级栅极驱动单元G_DR的第三时钟信号端CLK3与第三时钟信号线CK3相连；第3n+2级栅极驱动单元G_DR的第一时钟信号端CLK1与第一时钟信号线CK1相连，第3n+2级栅极驱动单元G_DR的第二时钟信号端CLK2与第三时钟信号端CK3相连，第3n+2级栅极驱动单元G_DR的第三时钟信号端CLK3与第二时钟信号线CK2相连；第3n+3级栅极驱动单元G_DR的第一时钟信号端CLK1与第二时钟信号线CK2相连，第3n+3级栅极驱动单元G_DR的第二时钟信号端CLK2与第一时钟信号线CK1相连，第3n+3级栅极驱动单元G_DR的第三时钟信号端CLK3与第三时钟信号线CK3相连。其中，n为不小于0的整数。
另外，当栅极驱动单元G_DR中的正反扫控制器采用图3中的结构时，如图9所示，栅极驱动电路还包括正向扫描控制线FWL和反向扫描控制线BWL，每个栅极驱动单元G_DR的正向扫描控制端FW与正向扫描控制线FWL相连，反向扫描控制端BW与反向扫描控制线BWL相连。当栅极驱动单元G_DR中的正反扫控制器20采用图4中的结构时，栅极驱动电路则可以包括第一正向扫描控制线、第二正向扫描控制线、第一反向扫描控制线和第二反向扫描控制线，第一正向扫描控制线与各栅极驱动单元G_DR的第一正向扫描控制端相连，第二正向扫描控制线与各栅极驱动单元G_DR的第二正向扫描控制端相连，第一反向扫描控制线与各栅极驱动单元G_DR的第一反向扫描控制端相连，第二反向扫描控制线与各栅极驱动单元G_DR的第二反向扫描控制端相连，从而在正向扫描时为各栅极驱动单元提供如图5a所示的信号，在反向扫描时为各栅极驱动单元G_DR提供如图5b所示的信号。
图10为图9的栅极驱动电路在进行正向扫描时三个时钟信号线所提供的时钟信号的波形图，如图10所示，第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3所提供的时钟信号的占空比均1/3。另外，当图9的栅极驱动电路在进行反向扫描时，只需将图10中的第一时钟信号线CK1和第三时钟信号线CK3所提供的时钟信号对调即可。
图11为本发明实施例五提供的栅极驱动电路的第二种结构示意图，如图11所示，栅极驱动电路包括多个级联的栅极驱动单元G_DR，所述栅极驱动单元G_DR为上述实施例一至三中任一实施例所述的栅极驱动单元。其中，各级栅极驱动单元G_DR之间的连接关系和图9中相同，与图9所示的结构不同的是，在图11中，第二种结构的栅极驱动电路包括四条时钟信号线：第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3和第四时钟信号线CK4。
其中，第4n+1级栅极驱动单元G_DR的第一时钟信号端CLK1与第一时钟信号线CK1相连，第4n+1级栅极驱动单元G_DR的第二时钟信号端CLK2与第三时钟信号线CK3相连，第4n+1级栅极驱动单元G_DR的第三时钟信号端CLK3与第二时钟信号线CK2相连。第4n+2级栅极驱动单元G_DR的第一时钟信号端CLK1与第二时钟信号线CK2相连，第4n+2级栅极驱动单元G_DR的第二时钟信号端CLK2与第四时钟信号线CK4相连，第4n+2级栅极驱动单元G_DR的第三时钟信号端CLK3与第三时钟信号线CK3相连。第4n+3级栅极驱动单元G_DR的第一时钟信号端CLK1与第三时钟信号线CK3相连，第4n+3级栅极驱动单元G_DR的第二时钟信号端CLK2与第一时钟信号线CK1相连，第4n+3级栅极驱动单元G_DR的第三时钟信号端CLK3与第四时钟信号线CK4相连。第4n+4级栅极驱动单元G_DR的第一时钟信号端CLK1与第四时钟信号线CK4相连，第4n+4级栅极驱动单元G_DR的第二时钟信号端CLK2与第二时钟信号线CK2相连，第4n+4级栅极驱动单元G_DR的第三时钟信号端CLK3与第一时钟信号线CK1相连。
和图9相同的，在图11中，当栅极驱动单元G_DR的正反扫控制器采用图3中的结构时，栅极驱动电路还包括正向扫描控制线FW和反向扫描控制线BW；当正反扫控制器采用图4中的结构时，栅极驱动电路还包括第一正向扫描控制线、第二正向扫描控制线、第一反向扫描控制线和第二反向扫描控制线。
图12为图11的栅极驱动电路进行正向扫描时四条时钟信号线所提供的时钟信号的波形图，如图12所示，第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3和第四时钟信号线CK4所提供的时钟信号的占空比均1/4。在图11的栅极驱动电路进行反向扫描时，只需将图12中第一时钟信号线CK1的时钟信号与第四时钟信号线CK4的时钟信号对调、将第二时钟信号线CK2与第三时钟信号线CK3的时钟信号对调即可。
本发明实施例六提供一种显示装置，所述显示装置包括实施例五中所述的任意一种栅极驱动电路。
所述显示装置包括阵列基板，所述阵列基板包括多条栅线，所述栅极驱动电路中的栅极驱动单元的信号输出端与栅线一一对应连接，从而为多条栅线依次提供扫描信号。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (16)

1.一种栅极驱动单元，其特征在于，包括移位寄存器和正反扫控制器，所述移位寄存器包括正向输入模块和反向输入模块；其中，
所述正反扫控制器与第一时钟信号端、第二时钟信号端、正向输入模块和反向输入模块相连，用于在所述栅极驱动单元进行正向扫描时将所述第一时钟信号端提供的第一时钟信号传输至所述正向输入模块和所述反向输入模块，并在所述栅极驱动单元进行反向扫描时将第二时钟信号端提供的第二时钟信号传输至所述正向输入模块和所述反向输入模块；
所述正向输入模块与正向扫描输入端和所述移位寄存器的上拉节点相连，用于在所述正向扫描输入端提供的有效信号的控制下，将所述正反扫控制器提供的信号传输至所述上拉节点；
所述反向输入模块与反向扫描输入端和所述上拉节点相连，用于在所述反向扫描输入端提供的有效信号的控制下，将所述正反扫控制器提供的信号传输至所述上拉节点。
2.根据权利要求1所述的栅极驱动单元，其特征在于，所述正反扫控制器包括第一晶体管和第二晶体管，
所述第一晶体管的栅极与正向扫描控制端相连，所述第一晶体管的第一极与所述第一时钟信号端相连，所述第一晶体管的第二极与所述正向输入模块和所述反向输入模块相连；所述正向扫描控制端用于在正向扫描时提供有效信号，并在反向扫描时提供无效信号；
所述第二晶体管的栅极与反向扫描控制端相连，所述第二晶体管的第一极与所述第二时钟信号端相连，所述第二晶体管的第二极与所述正向输入模块和所述反向输入模块相连；所述反向扫描控制端用于在正向扫描时提供无效信号，并在反向扫描时提供有效信号。
3.根据权利要求1所述的栅极驱动单元，其特征在于，所述正反扫控制器包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，
所述第一晶体管的栅极与第一正向扫描控制端相连，所述第一晶体管的第一极与所述第一时钟信号端相连，所述第一晶体管的第二极与所述正向输入模块和所述反向输入模块相连；
所述第二晶体管的栅极与第一反向扫描控制端相连，所述第二晶体管的第一极与所述第二时钟信号端相连，所述第二晶体管的第二极与所述正向输入模块和所述反向输入模块相连；
所述第三晶体管的栅极与第二正向扫描控制端相连，所述第三晶体管的第一极与所述第一时钟信号端相连，所述第三晶体管的第二极与所述正向输入模块和所述反向输入模块相连；
所述第四晶体管的栅极与第二反向扫描控制端相连，所述第四晶体管的第一极与所述第二时钟信号端相连，所述第四晶体管的第二极与所述正向输入模块和所述反向输入模块相连；
所述第一正向扫描控制端和所述第二正向扫描控制端均用于在反向扫描时提供无效信号，并在正向扫描时提供时钟信号，且两个时钟信号中的一者处于有效电位时，另一者处于无效电位；
所述第一反向扫描控制端和所述第二反向扫描控制端均用于在正向扫描时提供无效信号，并在反向扫描时提供时钟信号，且两个时钟信号中的一者处于有效电位时，另一者处于无效电位。
4.根据权利要求1所述的栅极驱动单元，其特征在于，所述正向输入模块包括第五晶体管，所述第五晶体管的栅极与所述正向扫描输入端相连，所述第五晶体管的第一极与所述正反扫控制器相连，所述第五晶体管的第二极与所述上拉节点相连。
5.根据权利要求1所述的栅极驱动单元，其特征在于，所述反向输入模块包括第六晶体管，所述第六晶体管的栅极与所述反向扫描输入端相连，所述第六晶体管的第一极与所述上拉节点相连，所述第六晶体管的第二极与所述正反扫控制器相连。
6.根据权利要求1所述的栅极驱动单元，其特征在于，所述移位寄存器还包括：上拉模块、第一下拉控制模块和第一下拉模块，所述第一下拉控制模块与所述第一下拉模块连接于第一下拉节点；
所述上拉模块与所述上拉节点、信号输出端和第三时钟信号端相连，响应于所述上拉节点电位的控制，用于在所述上拉节点处于有效电位时将所述第三时钟信号端所提供的第三时钟信号传输至所述信号输出端；
所述第一下拉控制模块与所述上拉节点、所述第一下拉节点、第一电源端、第二电源端相连，响应于所述上拉节点电位的控制，用于在所述上拉节点处于有效电位时将所述第一电源端提供的信号传输至所述第一下拉节点，以及在所述上拉节点处于无效电位时将所述第二电源端提供的信号传输至所述第一下拉节点；
所述第一下拉模块与所述第一下拉节点、所述上拉节点、所述信号输出端、所述第一电源端相连，响应所述第一下拉节点电位的控制，用于在所述第一下拉节点处于有效电位时将所述第一电源端提供的信号传输至所述上拉节点和所述信号输出端。
7.根据权利要求6所述的栅极驱动单元，其特征在于，所述上拉模块包括：第七晶体管和电容；
所述第七晶体管的栅极与所述上拉节点相连，所述第七晶体管的第一极与所述第三时钟信号端相连，所述第七晶体管的第二极与所述信号输出端相连；
所述电容的第一端与所述上拉节点相连，所述电容的第二端与所述信号输出端相连；
所述第一下拉控制模块包括：第八晶体管、第九晶体管、第十晶体管和第十一晶体管；
所述第八晶体管的栅极和第一极均与所述第二电源端相连，所述第八晶体管的第二极与所述第九晶体管的栅极和所述第十晶体管的第一极相连；
所述第九晶体管的第一极与所述第二电源端相连，所述第九晶体管的第二极与所述第一下拉节点相连；
所述第十晶体管的栅极与所述上拉节点相连，所述第十晶体管的第二极与所述第一电源端相连；
所述第十一晶体管的栅极与所述上拉节点相连，所述第十一晶体管的第一极与所述第一下拉节点相连，所述第十一晶体管的第二极与所述第一电源端相连；
所述第一下拉模块包括：第十二晶体管和第十三晶体管；
所述第十二晶体管的栅极和所述第十三晶体管的栅极均与所述第一下拉节点相连，所述第十二晶体管的第一极与所述信号输出端相连，所述第十二晶体管的第二极和所述第十三晶体管的第二极均与所述第一电源端相连；所述第十三晶体管的第一极与所述上拉节点相连。
8.根据权利要求6所述的栅极驱动单元，其特征在于，所述移位寄存器还包括：第二下拉模块和第二下拉控制模块，所述第二下拉控制模块和所述第二下拉模块连接于第二下拉节点；
所述第二下拉控制模块与所述上拉节点、所述第二下拉节点、所述第一电源端、第三电源端相连，响应于所述上拉节点电位的控制，用于在所述上拉节点处于有效电位时将所述第一电源端提供的信号输入至所述第二下拉节点，以及在所述上拉节点处于无效电位时将所述第三电源端提供的信号传输至所述第二下拉节点；
所述第二下拉模块与所述第二下拉节点、所述上拉节点、所述信号输出端、所述第一电源端相连，响应于所述第二下拉节点电位的控制，用于在所述第二下拉节点处于有效电位时将所述第一电源端提供的信号传输至所述上拉节点和所述信号输出端；
所述第二电源端提供的信号和所述第三电源端提供的信号均为在有效电位和无效电位之间进行切换的信号；且在任意时刻，所述第二电源端提供的信号和所述第三电源端提供的信号中的一者处于有效电位，另一者处于无效电位。
9.根据权利要求8所述的栅极驱动单元，其特征在于，所述第二下拉控制模块包括：第十四晶体管、第十五晶体管、第十六晶体管和第十七晶体管；
所述第十四晶体管的栅极和第一极均与所述第三电源端相连，所述第十四晶体管的第二极与所述第十五晶体管的栅极和所述第十六晶体管的第一极相连；
所述第十五晶体管的第一极与所述第三电源端相连，所述第十五晶体管的第二极与所述第二下拉节点相连；
所述第十六晶体管的栅极与所述上拉节点相连，所述第十六晶体管的第二极与所述第一电源端相连；
所述第十七晶体管的栅极与所述上拉节点相连，所述第十七晶体管的第一极与所述第二下拉节点相连，所述第十七晶体管的第二极与所述第一电源端相连；
所述第二下拉模块包括：第十八晶体管和第十九晶体管；
所述第十八晶体管的栅极和所述第十九晶体管的栅极均与所述第二下拉节点相连，所述第十八晶体管的第一极与所述信号输出端相连，所述第十八晶体管的第二极和所述第十九晶体管的第二极均与所述第一电源端相连；所述第十九晶体管的第一极与所述上拉节点相连。
10.根据权利要求1所述的栅极驱动单元，其特征在于，所述移位寄存器还包括重置模块，所述重置模块与重置端、第一电源端、所述上拉节点和信号输出端相连，响应于所述重置端电位的控制，用于在所述重置端处于有效电位时将所述第一电源端提供的信号传输至所述上拉节点和所述信号输出端。
11.根据权利要求10所述的栅极驱动单元，其特征在于，所述重置模块包括第二十晶体管和第二十一晶体管，所述第二十晶体管的栅极和所述第二十一晶体管的栅极均与所述重置端相连，所述第二十晶体管的第一极与所述上拉节点相连，所述第二十晶体管的第二极和所述第二十一晶体管的第二极均与所述第一电源端相连，所述第二十一晶体管的第一极与所述信号输出端相连。
12.一种权利要求1至11中任一所述的栅极驱动单元的驱动方法，其特征在于，所述驱动方法包括；
在进行正向扫描时，所述正反扫控制器将所述第一时钟信号端提供的第一时钟信号传输至所述正向输入模块和所述反向输入模块；并且，
在正向扫描的预充阶段，所述正向扫描输入端提供有效信号，所述正向输入模块将所述正反扫控制器所提供的处于有效电位的所述第一时钟信号传输至所述上拉节点；
在正向扫描的复位阶段，所述反向扫描输入端提供有效信号，所述反向输入模块将所述正反扫控制器所提供的处于无效电位的所述第一时钟信号传输至所述上拉节点；
在进行反向扫描时，所述正反扫控制器将所述第二时钟信号端提供的第二时钟信号传输至所述正向输入模块和所述反向输入模块；并且，
在反向扫描的预充阶段，所述反向扫描输入端提供有效信号，所述反向输入模块将所述正反扫控制器提供的处于有效电位的第二时钟信号传输至所述上拉节点；
在反向扫描的复位阶段，所述正向扫描输入端提供有效信号，所述正向输入模块将所述正反扫控制器所提供的处于无效电位的第二时钟信号传输至所述上拉节点。
13.根据权利要求12所述的驱动方法，其特征在于，所述栅极驱动单元采用权利要求2所述的栅极驱动单元；
在进行正向扫描时，所述正反扫控制器将所述第一时钟信号端提供的第一时钟信号传输至所述正向输入模块和所述反向输入模块，包括：所述正向扫描控制端提供有效信号，所述第一晶体管的第一极和第二极导通，以将所述第一时钟信号传输至所述正向输入模块和所述反向输入模块；
在进行反向扫描时，所述正反扫控制器将所述第二时钟信号端提供的第二时钟信号传输至所述正向输入模块和所述反向输入模块，包括；所述反向扫描控制端提供有效信号，所述第二晶体管的第一极和第二极导通，以将所述第二时钟信号传输至所述正向输入模块和所述反向输入模块。
14.根据权利要求12所述的驱动方法，其特征在于，所述栅极驱动单元采用权利要求3所述的栅极驱动单元；
在进行正向扫描时，所述正反扫控制器将所述第一时钟信号端提供的第一时钟信号传输至所述正向输入模块和所述反向输入模块，包括：
所述第一正向扫描控制端和所述第二正向扫描控制端均提供时钟信号，且两个时钟信号中的一者处于有效电位时，另一者处于无效电位；当第一正向扫描控制端提供的信号处于有效电位时，第一晶体管的第一极与第二极导通，以将所述第一时钟信号传输至所述正向输入模块和所述反向输入模块；当第二正向扫描控制端提供的信号处于有效电位时，第三晶体管的第一极和第二极导通，以将所述第一时钟信号传输至所述正向输入模块和所述反向输入模块；
在进行反向扫描时，所述正反扫控制器将所述第二时钟信号端提供的第二时钟信号传输至所述正向输入模块和所述反向输入模块，包括：
所述第一反向扫描控制端和所述第二反向扫描控制端均提供时钟信号，且两个时钟信号中的一者处于有效电位时，另一者处于无效电位；当第一反向扫描控制端提供的信号处于有效电位时，第二晶体管的第一极与第二极导通，以将所述第二时钟信号传输至所述正向输入模块和所述反向输入模块；当第二反向扫描控制端提供的信号处于有效电位时，第四晶体管的第一极和第二极导通，以将所述第二时钟信号传输至所述正向输入模块和所述反向输入模块。
15.一种栅极驱动电路，包括多个级联的栅极驱动单元，其特征在于，所述栅极驱动单元采用权利要求1至11中任一所述的栅极驱动单元；
其中，除最后一级栅极驱动单元外，其他各级栅极驱动单元的信号输出端与对应的后一级栅极驱动单元的正向扫描输入端相连；
除第一级栅极驱动单元外，其他各级栅极驱动单元的信号输出端与对应的前一级栅极驱动单元的反向扫描输入端相连。
16.一种显示装置，其特征在于，包括权利要求15所述的栅极驱动电路。
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