CN104810004A - 时钟信号生成电路、栅极驱动电路、显示面板及显示装置 - Google Patents

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Abstract

本发明涉及一种时钟信号生成电路、栅极驱动电路、显示面板及显示装置。所述时钟信号生成电路包括选择模块、高电平信号输入端、低电平信号输入端、第一时钟信号端、第二时钟信号端，以及输出端；所述第一时钟信号端向所述选择模块输入第一时钟信号；所述第二时钟信号端向所述选择模块输入第二时钟信号；所述选择模块根据所述第一时钟信号将所述高电平信号输入端与所述输出端选通或断开，根据所述第二时钟信号将所述低电平信号输入端与所述输出端选通或断开；所述选择模块将高电平信号输入端、低电平信号输入端交替与所述输出端选通，使所述输出端输出目标时钟信号。上述时钟信号生成电路可以降低目标时钟信号的失真。

Description

时钟信号生成电路、栅极驱动电路、显示面板及显示装置
技术领域
本发明涉及显示技术领域，具体地，涉及一种时钟信号生成电路、栅极驱动电路、显示面板及显示装置。
背景技术
薄膜晶体管液晶显示器(Thin Film Transistor Liquid CrystalDisplay，以下简称为TFT LCD)一般采用逐行扫描的方式实现显示。所述逐行扫描通过栅极驱动电路和源极驱动电路实现；具体地，栅极驱动电路将时钟信号通过移位寄存器转换后依次加载在显示面板的多条栅线上，从而驱动多行像素的薄膜晶体管依次开启，源极驱动电路向处于开启状态的像素行中的各像素提供相应的数据信号，实现每行像素的显示，以及多行像素的逐行显示。
在现有TFT LCD中，时钟信号与多行像素连接，其负载较大，这样会造成显示每帧画面时，随着栅极驱动电路扫描的像素行数的增加，由于信号传输线路中的电阻(信号线中存在电阻)和电容(移位寄存器等同于电容)影响，时钟信号会逐渐衰减，并因此而失真；特别是在分辨率较高的TFT LCD中，由于其行数较多，在扫描至远端的若干行时，所述时钟信号的失真甚至会导致充电不足，无法驱动该若干行像素开启。例如，如图1所示，在栅极驱动电路扫描第n行像素时，时钟信号已明显失真，在此情况下，在驱动该第n行像素中的薄膜晶体管开启时，容易导致充电不足，无法使该行像素的薄膜晶体管开启，从而无法实现该行像素的显示。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种时钟信号生成电路、栅极驱动电路、显示面板及显示装置，其可以降低目标时钟信号的失真，从而保证显示面板的显示效果。
为实现本发明的目的而提供一种时钟信号生成电路，所述时钟信号生成电路包括选择模块、高电平信号输入端、低电平信号输入端、第一时钟信号端、第二时钟信号端，以及输出端；所述第一时钟信号端向所述选择模块输入第一时钟信号；所述第二时钟信号端向所述选择模块输入第二时钟信号；所述选择模块根据所述第一时钟信号将所述高电平信号输入端与所述输出端选通或断开，根据所述第二时钟信号将所述低电平信号输入端与所述输出端选通或断开；所述选择模块将高电平信号输入端、低电平信号输入端交替与所述输出端选通，使所述输出端输出目标时钟信号。
其中，所述选择模块包括第一晶体管和第二晶体管；所述第一晶体管的栅极与第一时钟信号端连接，源极与高电平信号输入端连接，漏极与所述输出端连接；所述第二晶体管的栅极与第二时钟信号端连接，源极与低电平信号输入端连接，漏极与所述输出端连接。
其中，所述高电平信号输入端所输入的高电平信号和低电平信号输入端所输入的低电平信号为直流信号。
其中，在任意时刻，所述第一时钟信号端所输入的第一时钟信号和所述第二时钟信号端输入的第二时钟信号的电平相反。
其中，所述目标时钟信号的波形与所述第一时钟信号的波形相同，或者与所述第二时钟信号的波形相同。
本发明还提供一种栅极驱动电路，所述栅极驱动电路包括本发明提供的上述时钟信号生成电路，所述时钟信号生成电路提供所述目标时钟信号。
其中，所述栅极驱动电路包括多级移位寄存器；所述栅极驱动电路包括多个所述时钟信号生成电路，每个时钟信号生成电路与部分移位寄存器连接。
其中，所述时钟信号生成电路的数量为两个，该两个时钟信号生成电路分别位于显示面板的移位寄存器所在侧的上端和下端，且分别与位于显示面板上部的多级移位寄存器连接和与位于显示面板下部的多级移位寄存器连接。
其中，所述栅极驱动电路包括多级移位寄存器，且显示面板的每行像素的两端均与一级所述移位寄存器连接；显示面板的具有多级移位寄存器的相对两侧中的每侧设有多个所述时钟信号生成模块，每个时钟信号生成模块与其所在一侧的部分移位寄存器连接。
其中，所述时钟信号生成电路的数量为四个，该四个时钟信号生成电路分别设置在显示面板的四个角上，位于下侧的时钟信号生成电路与位于显示面板的该侧下部的多级移位寄存器连接，位于上侧的时钟信号生成电路与位于显示面板的该侧上部的多级移位寄存器连接。
本发明还提供一种显示面板，所述显示面板包括本发明提供的上述栅极驱动电路。
本发明还提供一种显示装置，所述显示装置包括本发明提供的上述显示面板。
本发明具有以下有益效果：
本发明提供的时钟信号生成电路，其选择模块在第一时钟信号端和第二时钟信号端的控制下，将高电平信号输入端和低电平信号输入端交替与所述输出端选通，使自所述输出端输出的信号为所述目标信号。在该过程中，所述第一时钟信号端所输出的第一时钟信号和第二时钟信号端所输出的第二时钟信号的负载仅为选择模块，与现有技术相比，该负载明显较小，使所述第一时钟信号和第二时钟信号的失真程度较小，这样使所述高电平信号输入端和低电平信号输入端可以准确地在预设时刻与所述输出端连通和断开，即：使所述目标时钟信号在相应时刻的输出与预设值相同，也就是说，所述目标时钟信号准确。从而，在高电平信号输入端所输入的高电平信号、低电平信号输入端所输入的低电平信号为受负载大小影响较小的直流等类型的信号时，在栅极驱动电路扫描位于远端的栅线时，可以避免输入到与栅线连接的移位寄存器的时钟信号大幅失真而产生充电不足，以及由此而导致的无法驱使与该行栅线连接的薄膜晶体管开启的情形，从而可以保证显示面板的远端的像素行的显示效果。
本发明提供的栅极驱动电路、显示面板及显示装置，其采用本发明提供的上述时钟信号生成电路，可以避免输入到与栅线连接的移位寄存器的时钟信号大幅失真而产生充电不足，以及由此而导致的无法驱使与该行栅线连接的薄膜晶体管开启的情形，从而可以保证显示面板的远端的像素行的显示效果。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1为现有时钟信号失真的示意图；
图2为本发明实施方式提供的时钟信号生成电路的示意图；
图3为图2所示时钟信号生成电路的电路图；
图4为图3所述时钟信号生成电路中各信号的时序图；
图5为栅极驱动电路包括多个时钟信号生成电路的示意图；
图6为双边驱动，且栅极驱动电路包括多个时钟信号生成电路的示意图。
其中，附图标记：
1：选择模块；CLK1：第一时钟信号端；CLK2：第二时钟信号端；VGH：高电平信号输入端；VGL：低电平信号输入端；OUT：输出端。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
本发明提供一种时钟信号生成电路的实施方式，图2为本发明实施方式提供的时钟信号生成电路的示意图。如图2所示，在本实施方式中，所述时钟信号生成电路包括选择模块1、高电平信号输入端VGH、低电平信号输入端VGL、第一时钟信号端CLK1、第二时钟信号端CLK2，以及输出端OUT；其中，所述第一时钟信号端CLK1向所述选择模块1输入第一时钟信号；所述第二时钟信号端CLK2向所述选择模块1输入第二时钟信号；所述选择模块1根据所述第一时钟信号将所述高电平信号输入端VGH与所述输出端OUT选通或断开，根据所述第二时钟信号将所述低电平信号输入端VGL与所述输出端OUT选通或断开；所述选择模块1将高电平信号输入端VGH、低电平信号输入端VGL交替与所述输出端OUT选通，使所述输出端OUT输出目标时钟信号。
在第一时钟信号端CLK1和第二时钟信号端CLK2的控制下，选择模块1将高电平信号输入端VGH和低电平信号输入端VGL交替与所述输出端OUT选通，使自所述输出端OUT输出的信号为所述目标信号。可以看出，所述第一时钟信号端CLK1所输出的第一时钟信号和第二时钟信号端CLK2所输出的第二时钟信号的负载仅为选择模块1，而不是现有技术中的多行栅线，与现有技术相比，本实施方式中，第一时钟信号和第二时钟信号的负载较小，使其失真程度较小，这样使所述高电平信号输入端VGH和低电平信号输入端VGL可以准确地在预设时刻与所述输出端OUT连通和断开，即：使所述目标时钟信号在相应时刻的输出与预设值相同，也就是说，所述目标时钟信号准确。从而，在高电平信号输入端VGH所输入的高电平信号、低电平信号输入端VGL所输入的低电平信号为受负载大小影响较小的直流等类型的信号时，在栅极驱动电路扫描位于远端的栅线时，可以避免输入到与栅线连接的移位寄存器的时钟信号大幅失真而产生充电不足，以及由此而导致的无法驱使与该行栅线连接的薄膜晶体管开启的情形，从而可以保证显示面板的远端的像素行的显示效果。
如图3所示，所述选择模块1包括第一晶体管M1和第二晶体管M2；所述第一晶体管M1的栅极与第一时钟信号端CLK1连接，源极与高电平信号输入端VGH连接，漏极与所述输出端OUT连接；所述第二晶体管M2的栅极与第二时钟信号端CLK2连接，源极与低电平信号输入端VGL连接，漏极与所述输出端OUT连接。优选地，所述第一晶体管M1和第二晶体管M2为N型管，即在输入高电平信号时导通，输入低电平信号时截止。
在本实施方式中，优选地，所述高电平信号输入端VGH所输入的高电平信号和低电平信号输入端VGL所输入的低电平信号为直流信号，以使所述目标时钟信号因负载较大而失真的幅度较小，避免出现因失真而产生上述充电不足，无法驱使位于远端的栅线所连接的薄膜晶体管开启的情形。
图4为图3所述时钟信号生成电路中各信号的时序图。下面结合图4所示时序对本实施方式提供的时钟信号生成电路生成目标时钟信号的原理和过程进行详细说明。
在第一阶段，即t1时间内，所述第一时钟信号端CLK1输入高电平，所述第二时钟信号端CLK2输入低电平，所述高电平信号输入端VGH输入高电平，所述低电平信号输入端VGL输入低电平信号；在此情况下，所述第一晶体管M1开启，所述第二晶体管M2截止，高电平信号输入端VGH与输出端OUT导通，所述输出端OUT输出高电平信号。
在第二阶段，即t2时间内，所述第一时钟信号端CLK1输入低电平，所述第二时钟信号端CLK2输入高电平，所述高电平信号输入端VGH输入高电平，所述低电平信号输入端VGL输入低电平信号；在此情况下，所述第一晶体管M1截止，所述第二晶体管M2开启，低电平信号输入端VGL与输出端OUT导通，所述输出端OUT输出低电平信号。
在后续阶段，第一时钟信号、第二时钟信号、高电平信号和低电平信号等各信号重复其在所述t1和t2时间内所输入的电平，因此，所述输出端OUT相应重复输出t1和t2时间内所输出的信号波形，即所述目标时钟信号不断重复t1、t2时间内输出的电平；其过程与上述t1、t2时间相同，在此不再赘述。
具体地，在任意时刻，所述第一时钟信号端CLK1所输入的第一时钟信号和所述第二时钟信号端CLK2输入的第二时钟信号的电平相反；这样设置使高电平信号输入端VGH和低电平信号输入端VGL交替与输出端OUT选通，从而使所述输出端OUT可以交替输出高电平信号和低电平信号。
优选地，所述目标时钟信号的波形与所述第一时钟信号的波形相同，或者与所述第二时钟信号的波形相同。其中，所述第一时钟信号端CLK1和第二时钟信号端CLK2可以采用与现有技术中的时钟信号端，这样就使所述输出端OUT输出的目标时钟信号与现有技术相同(但与现有技术相比，其失真较小)。
本发明实施方式提供的时钟信号生成电路，其选择模块1在第一时钟信号端CLK1和第二时钟信号端CLK2的控制下，将高电平信号输入端VGH和低电平信号输入端VGL交替与所述输出端OUT选通，使自所述输出端OUT输出的信号为所述目标信号。在该过程中，所述第一时钟信号端CLK1所输出的第一时钟信号和第二时钟信号端CLK2所输出的第二时钟信号的负载仅为选择模块1，与现有技术相比，该负载明显较小，使所述第一时钟信号和第二时钟信号的失真程度较小，这样使所述高电平信号输入端VGH和低电平信号输入端VGL可以准确地在预设时刻与所述输出端OUT连通和断开，即：使所述目标时钟信号在相应时刻的输出与预设值相同，也就是说，所述目标时钟信号准确。从而，在高电平信号输入端VGH所输入的高电平信号、低电平信号输入端VGL所输入的低电平信号为受负载大小影响较小的直流等类型的信号时，在栅极驱动电路扫描位于远端的栅线时，可以避免输入到与栅线连接的移位寄存器的时钟信号大幅失真而产生充电不足，以及由此而导致的无法驱使与该行栅线连接的薄膜晶体管开启的情形，从而可以保证显示面板的远端的像素行的显示效果。
本发明还提供一种栅极驱动电路的实施方式。在本实施方式中，所述栅极驱动电路包括本发明上述实施方式提供的时钟信号生成电路，所述时钟信号生成电路提供所述目标时钟信号。
本发明实施方式提供的栅极驱动电路，其采用本发明上述实施方式提供的时钟信号生成电路，可以避免输入到与栅线连接的移位寄存器的时钟信号大幅失真而产生充电不足，以及由此而导致的无法驱使与该行栅线连接的薄膜晶体管开启的情形，从而可以保证显示面板的远端的像素行的显示效果。
具体地，如图5所示，所述栅极驱动电路包括多级移位寄存器；所述栅极驱动电路包括多个所述时钟信号生成电路，每个时钟信号生成电路与部分移位寄存器连接。与现有技术中栅极驱动电路仅包括一个时钟信号生成电路的技术方案相比，本实施方式中，每个时钟信号生成电路仅需要向部分移位寄存器输入目标时钟信号，这样使在每个时钟信号生成电路输入到位于远端的移位寄存器的所述目标时钟信号的失真更小，从而可以进一步避免因输入到与栅线连接的移位寄存器的时钟信号大幅失真而产生充电不足，以及由此而导致的无法驱使与该行栅线连接的薄膜晶体管开启的情形，进而保证显示面板的各像素行的显示效果。
优选地，如图5所示，所述时钟信号生成电路的数量可以为两个，该两个时钟信号生成电路分别位于显示面板的移位寄存器所在侧的上端和下端，且分别与位于显示面板上部的多级移位寄存器连接和与位于显示面板下部的多级移位寄存器连接。
在本实施方式中，如图6所示，所述栅极驱动电路包括多级移位寄存器，且显示面板的每行像素的两端均与一级所述移位寄存器连接；这样在栅极驱动电路驱动每行像素开启时，位于该行像素两侧的移位寄存器同时向该行像素输入驱动信号，即所谓“双边”驱动，这样可以提高驱动每行像素中的各薄膜晶体管开启的速度，从而可以降低扫描一帧画面所需的时间，提高刷新率。在此情况下，设置显示面板的具有多级移位寄存器的相对两侧中的每侧设有多个所述时钟信号生成模块，每个时钟信号生成模块与其所在一侧的部分移位寄存器连接。与上述类似，这样使每个时钟信号生成电路仅需要向部分移位寄存器输入目标时钟信号，使每个时钟信号生成电路输入到位于远端的移位寄存器的所述目标时钟信号的失真更小，从而可以进一步避免因输入到与栅线连接的移位寄存器的时钟信号大幅失真而产生充电不足，以及由此而导致的无法驱使与该行栅线连接的薄膜晶体管开启的情形，进而保证显示面板的各像素行的显示效果。
优选地，如图6所示，所述时钟信号生成电路的数量为四个，该四个时钟信号生成电路分别设置在显示面板的四个角上，位于下侧的时钟信号生成电路与位于显示面板的该侧下部的多级移位寄存器连接，位于上侧的时钟信号生成电路与位于显示面板的该侧上部的多级移位寄存器连接。
本发明还提供一种显示面板的实施方式。在本实施方式中，所述显示面板包括本发明上述实施方式提供的栅极驱动电路。
本发明实施方式提供的显示面板，其采用本发明上述实施方式提供的栅极驱动电路，可以避免输入到与栅线连接的移位寄存器的时钟信号大幅失真而产生充电不足，以及由此而导致的无法驱使与该行栅线连接的薄膜晶体管开启的情形，从而可以保证显示面板的远端的像素行的显示效果。
本发明还提供一种显示装置的实施方式。在本实施方式中，所述显示装置包括本发明上述实施方式提供的显示面板。
本发明实施方式提供的显示装置，其采用本发明上述实施方式提供的显示面板，可以避免输入到与栅线连接的移位寄存器的时钟信号大幅失真而产生充电不足，以及由此而导致的无法驱使与该行栅线连接的薄膜晶体管开启的情形，从而可以保证显示装置的远端的像素行的显示效果。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种时钟信号生成电路，其特征在于，所述时钟信号生成电路包括选择模块、高电平信号输入端、低电平信号输入端、第一时钟信号端、第二时钟信号端，以及输出端；
所述第一时钟信号端向所述选择模块输入第一时钟信号；
所述第二时钟信号端向所述选择模块输入第二时钟信号；
所述选择模块根据所述第一时钟信号将所述高电平信号输入端与所述输出端选通或断开，根据所述第二时钟信号将所述低电平信号输入端与所述输出端选通或断开；
所述选择模块将高电平信号输入端、低电平信号输入端交替与所述输出端选通，使所述输出端输出目标时钟信号。
2.根据权利要求1所述的时钟信号生成电路，其特征在于，所述选择模块包括第一晶体管和第二晶体管；
所述第一晶体管的栅极与第一时钟信号端连接，源极与高电平信号输入端连接，漏极与所述输出端连接；
所述第二晶体管的栅极与第二时钟信号端连接，源极与低电平信号输入端连接，漏极与所述输出端连接。
3.根据权利要求1或2所述的时钟信号生成电路，其特征在于，所述高电平信号输入端所输入的高电平信号和低电平信号输入端所输入的低电平信号为直流信号。
4.根据权利要求1或2所述的时钟信号生成电路，其特征在于，在任意时刻，所述第一时钟信号端所输入的第一时钟信号和所述第二时钟信号端输入的第二时钟信号的电平相反。
5.根据权利要求4所述的时钟信号生成电路，其特征在于，所述目标时钟信号的波形与所述第一时钟信号的波形相同，或者与所述第二时钟信号的波形相同。
6.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括权利要求1～5任意一项所述的时钟信号生成电路，所述时钟信号生成电路提供所述目标时钟信号。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括多级移位寄存器；
所述栅极驱动电路包括多个所述时钟信号生成电路，每个时钟信号生成电路与部分移位寄存器连接。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述时钟信号生成电路的数量为两个，该两个时钟信号生成电路分别位于显示面板的移位寄存器所在侧的上端和下端，且分别与位于显示面板上部的多级移位寄存器连接和与位于显示面板下部的多级移位寄存器连接。
9.根据权利要求6所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括多级移位寄存器，且显示面板的每行像素的两端均与一级所述移位寄存器连接；
显示面板的具有多级移位寄存器的相对两侧中的每侧设有多个所述时钟信号生成模块，每个时钟信号生成模块与其所在一侧的部分移位寄存器连接。
10.根据权利要求9所述的栅极驱动电路，其特征在于，所述时钟信号生成电路的数量为四个，该四个时钟信号生成电路分别设置在显示面板的四个角上，位于下侧的时钟信号生成电路与位于显示面板的该侧下部的多级移位寄存器连接，位于上侧的时钟信号生成电路与位于显示面板的该侧上部的多级移位寄存器连接。
11.一种显示面板，其特征在于，所述显示面板包括权利要求6～10任意一项所述的栅极驱动电路。
12.一种显示装置，其特征在于，所述显示装置包括权利要求11所述的显示面板。
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