CN105609069B - 电平转换电路、驱动电路和显示装置 - Google Patents
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Abstract
作为本发明的一个方面，提供一种电平转换电路，其中，所述电平转换电路包括数据信号输入端、高电平输入端、低电平输入端、选择模块、和数据信号输出端；所述高电平输入端用于提供高电平电压信号；所述低电平输入端用于提供低电平电压信号；所述选择模块的控制端与所述数据信号输入端相连，所述选择模块的输出端与所述数据信号输出端相连，所述选择模块的第一输入端与所述高电平输入端相连，所述选择模块的第二输入端与所述低电平输入端相连。本发明还提供一种驱动电路和一种显示装置。所述电平转换电路能够将所述源极驱动电路产生信号抬高至能够开启所述薄膜晶体管的高电平或者降低至能够关闭所述薄膜晶体管的低电平。
Description
技术领域
本发明涉及显示装置领域，具体地，涉及一种电平转换电路、一种包括该电平转换电路的驱动电路和一种包括该驱动电路的显示装置。
背景技术
为了实现显示面板的窄边框化，出现了一种显示面板，该显示面板不设置移位寄存单元(GOA)，而是通过多路选择器利用源极驱动电路产生栅极信号。
只有提供给栅线上薄膜晶体管的栅极的电压的绝对值足够大才能够使得薄膜晶体管开启或关闭，而演技驱动电路所产生的栅极信号的电压大小是有限的，有可能会造成栅线上的薄膜晶体管不能完全打开或完全关闭，从而影响显示效果。
因此，如何获得绝对值足够大的栅极信号成为本领域亟待解决的技术问题。
发明内容
本发明的目的在于提供一种电平转换电路、一种包括该电平转换电路的驱动电路和一种包括该驱动电路的显示装置。通过所述电平转换电路可以获得绝对值足够大的栅极信号。
为了实现上述目的，作为本发明的一个方面，提供一种电平转换电路，其中，所述电平转换电路包括数据信号输入端、高电平输入端、低电平输入端、选择模块、和数据信号输出端；
所述高电平输入端用于提供高电平电压信号；
所述低电平输入端用于提供低电平电压信号；
所述选择模块的控制端与所述数据信号输入端相连，所述选择模块的输出端与所述数据信号输出端相连，所述选择模块的第一输入端与所述高电平输入端相连，所述选择模块的第二输入端与所述低电平输入端相连；
当通过所述数据信号输入端输入第一电平信号时，所述选择模块能够将所述高电平输入端与所述数据信号输出端相连，当通过所述数据信号输入端输入第二电平信号时，所述选择模块能够将所述低电平输入端与所述数据信号输出端相连；其中，所述第一电平信号的电压绝对值大于所述第二电平信号的电压绝对值，所述高电平电压信号大于所述第一电平信号的电压绝对值，所述低电平电压信号小于所述第二电平信号。
优选地，所述选择模块包括输入单元、第一上拉开关单元、第二上拉开关单元、第一下拉开关单元、第二下拉开关单元、第一分输出端和第二分输出端，
所述输入单元的输入端与所述数据信号输入端相连，所述输入单元的第一输出端与所述第一上拉开关单元的控制端相连，所述输入单元的第二输出端与所述第二上拉开关单元的控制端相连，所述输入单元的输入端与所述选择模块的控制端相连；
所述第一上拉开关单元的控制端接收到低电平控制信号时能够导通，所述第一上拉开关单元的控制端接收到高电平控制信号时能够截止，所述第一上拉开关单元的输入端与所述高电平输入端相连，所述第一上拉开关单元的第一输出端与所述第二上拉开关单元的控制端相连，所述第一上拉开关单元的第二输出端与所述第一下拉开关单元的控制端相连，所述第一上拉开关单元的第二输出端还与所述第一分输出端相连，所述第一上拉开关单元的输入端与所述选择模块的第一输入端相连；
所述第二上拉开关单元的控制端接收到低电平控制信号时能够导通，所述第二上拉开关单元的控制端接收到高电平的控制信号时能够截止，第二上拉开关单元的控制端还与所述输入单元的第二输出端相连，所述第二上拉开关单元的第一输出端与所述第一上拉开关单元的控制端相连，所述第二上拉开关单元的第二输出端与所述第二下拉开关单元的控制端相连，所述第二上拉开关单元的第二输出端还与所述第二分输出端相连，所述第二上拉开关单元的输入端与所述选择模块的第一输入端相连；
所述第一下拉开关单元的输入端与所述低电平输入端相连，所述第一下拉开关单元的控制端还与所述第二下拉开关单元的输出端相连，所述第一下拉开关单元的输入端与所述选择模块的第二输入端相连，当所述第一下拉开关单元的控制端接收到高电平的控制信号时导通，当所述第一下拉开关单元的控制端接收到低电平的控制信号时截止；
所述第二下拉开关单元的输入端与所述低电平输入端相连，所述第二下拉开关单元的控制端还与所述第一下拉开关单元的输出端相连，所述第二下拉开关单元的输入端与所述选择模块的第二输入端相连，当所述第二下拉开关单元的控制端接收到高电平的控制信号时导通，当所述第二下拉开关单元的控制端接收到低电平的控制信号时截止；
当所述第一电平信号为正极性时：
当所述输入单元接收到所述第一电平信号时，向所述第一上拉开关单元的控制端输出低电平的控制信号；当所述输入单元收到所述第二电平信号时，向所述第二上拉开关单元的控制端输出低电平的控制信号；
当所述第一电平信号为正极性时：
当所述输入单元接收到所述第一电平信号时，向所述第二上拉开关单元的控制端输出低电平的控制信号；当所述输入单元收到所述第二电平信号时，向所述第一上拉开关单元的控制端输出低电平的控制信号。
优选地，所述第一上拉开关单元包括第一上拉晶体管和第二上拉晶体管，所述第一上拉晶体管和所述第二上拉晶体管均为P型晶体管，
所述第一上拉晶体管的栅极与所述第二上拉晶体管的栅极相连，所述第一上拉晶体管的第一极与所述第二上拉晶体管的第一极相连，
所述第一上拉晶体管的栅极形成为所述第一上拉开关单元的控制端，所述第一上拉晶体管的第一极形成为所述第一上拉开关单元的输入端，所述第一上拉晶体管的第二极形成为所述第一上拉开关单元的第一输出端，所述第二上拉晶体管的第二极形成为所述第一上拉开关单元的第二输出端。
优选地，所述第二上拉开关单元包括第三上拉晶体管和第四上拉晶体管，
所述第三上拉晶体管和所述第四上拉晶体管均为P型晶体管；
所述第三上拉晶体管的栅极形成为所述第二上拉开关单元的控制端，所述第三上拉晶体管的第二极形成为所述第二上拉开关单元的第一输出端，所述第三上拉晶体管的第一极与所述第四上拉晶体管的第一极相连，且所述第三上拉晶体管的第一极形成为所述第二上拉开关单元的输入端；
所述第四上拉晶体管的栅极与所述第三上拉晶体管的栅极相连，所述第四上拉晶体管的第二极形成为所述第二上拉开关单元的第二输出端。
优选地，所述第一下拉开关单元包括第一下拉晶体管，所述第一下拉晶体管为N型晶体管，所述第一下拉晶体管的栅极形成为所述第一下拉开关单元的控制端，所述第一下拉晶体管的第一极形成为所述第一下拉开关单元的输出端，所述第一下拉晶体管的第二极形成为所述第一下拉开关单元的输入端。
优选地，所述第二下拉开关单元包括第二下拉晶体管，所述第二下拉晶体管为N型晶体管，所述第二下拉晶体管的栅极形成为所述第二下拉开关单元的控制端，所述第二下拉晶体管的第一极形成为所述第二下拉开关单元的输出端，所述第二下拉晶体管的第二极形成为所述第二下拉开关单元的输入端。
优选地，所述输入单元包括极性判断子单元、电平选择子单元、输出子单元，
所述极性判断子单元与所述数据信号输入端相连，当所述数据信号输入端输出的第一电平信号为正极性时，所述极性判断子单元输出第一判断信号，当所述数据信号输入端输出的第一电平信号为负极性时，所述判断子单元输出第二判断信号；
所述电平选择子单元包括判断信号接收端、第一电平输入端、第二电平输入端和第三电平输入端、第一输出端和第二输出端，所述判断信号接收端与所述极性判断子单元的输出端相连，所述第一电平输入端用于输入与正极性的第一电平信号相同的信号，所述第二电平输入端用于输入与所述第二电平信号相同的信号，所述第三电平输入端用于输入与负极性的第一电平信号相同的信号，当所述电平选择子单元的判断信号接收端接收到所述第一判断信号时，所述电平选择子单元的第二电平输入端与所述电平选择子单元的第二输出端导通，所述电平选择子单元的第一电平输入端与所述电平选择子单元的第一输出端导通，当所述电平选择子单元的判断信号接收端接收到所述第二判断信号时，所述电平选择子单元的第三电平输入端与所述电平选择子单元的第二输出端导通，所述电平选择子单元的第二输出端与所述第二电平输入端导通；
所述输出子单元包括第一开关晶体管、反相器和第二开关晶体管，所述第一开关晶体管和所述第二开关晶体管均为N型晶体管，所述第一开关晶体管的栅极与所述数据信号输入端相连，所述第一开关晶体管的第一极形成为所述输入单元的第一输出端，所述第一开关晶体管的第二极与所述电平选择子单元的输出端相连，所述第二开关晶体管的栅极与所述反相器的输出端相连，所述第二开关晶体管的第一极与所述输入单元的第二输出端相连，所述第二开关晶体管的第二极与所述电平选择子单元的输出端相连；
所述反相器的输入端与所述数据信号输入端相连，所述反相器的第一参考端与所述电平选择子单元的第一输出端相连，所述反相器的第二参考端与所述电平选择子单元的第二输出端相连。
优选地，所述反相器包括第一反向晶体管和第二反向晶体管，所述第一反向晶体管为P型晶体管，所述第二反向晶体管为N型晶体管，所述第一反向晶体管的栅极与所述第二反向晶体管的栅极相连，并形成为所述反相器的输入端；
所述第一反向晶体管的第一极与所述第一参考端相连，所述第二反相晶体管的第二极与所述第二反向晶体管的第一极相连，所述第二反向晶体管的第二极与所述第二参考端相连；
通过所述第一参考端输入的信号与所述第一开关晶体管的第二极输入的信号的极性相反，通过所述第二参考端输入的信号与所述第一开关晶体管的第二极输入的信号极性相同。
优选地，所述电平选择子单元包括第一选择晶体管、第二选择晶体管、第三选择晶体管、第四极选择体管、第一非门和第二非门，
所述第一选择晶体管为P型晶体管，所述第一选择晶体管的栅极与所述第一非门的输出端相连，所述第一非门的输出端与所述判断信号接收端相连，所述第一选择晶体管的第一极与所述第一电平输入端相连，所述第一选择晶体管的第二极与所述反相器的第一参考端相连；
所述第二选择晶体管为P型晶体管，所述第二选择晶体管的栅极与所述判断信号接收端，所述第二选择晶体管的第一极与所述第二电平输入端相连，所述第二选择晶体管的第二极与所述反相器的第一参考端相连；
所述第三选择晶体管为N型晶体管，所述第三选择晶体管的栅极与所述判断信号接收端相连，所述第三选择晶体管的第一极与所述反相器的第二参考端相连，所述第三选择晶体管的第二极与所述第二电平输入端相连；
所述第四选择晶体管为N型晶体管，所述第四选择晶体管的栅极与所述第二非门的输出端相连，所述第二非门的输入端与极性判断单元的输出端相连，第四选择晶体管的第一极与所述第二参考端相连，第四选择晶体管的第二极与所述第三电平输入端相连；
所述反相器的第二参考端与所述电平选择子单元的输出端相连。
优选地，所述选择模块还包括输出选择模块，所述输出选择模块包括第一传输门、第二传输门、第三非门和第四非门，
所述第一传输门的输入端与所述第二分输出端相连，所述第一传输门的N型控制端与所述第三非门的输出端相连，所述第三非门的输出端入端与所述极性判断子单元的输出端相连，所述第一传输门的输出端与所述数据信号输出端相连，所述第一传输门的P型控制端与所述极性判断子单元的输出端相连；
所述第二传输门的输入端与所述第一分输出端相连，所述第二传输门的P型控制端与所述极性判断子单元的输出端相连，所述第二传输门的输出端与所述数据信号输出端相连，所述第二传输门的N型控制端与所述极性判断子单元的输出端相连。
优选地，所述极性判断子单元包括比较器、参考电压输入端，所述比较器的第一输入端与所述数据信号输出端相连，所述比较器的第二输入端与所述参考电压输入端相连，所述比较器的输出端为所述极性判断子单元的输出端。
作为本发明的另一个方面，提供一种驱动电路，所述驱动电路用于驱动显示面板，所述显示面板包括多条栅线和多条数据线，其中，所述驱动电路包括多个数据信号输出端和与所述数据信号输出端相连的灰阶信号源，每个所述数据信号输出端均对应一条所述数据线和一条所述栅线，所述驱动电路还电平转换电路，所述电平转换电路为本发明所提供的上述电平转换电路。
作为本发明的还一个方面，提供一种显示装置，所述显示装置包括显示面板和用于该显示面板的驱动电路，其中，所述驱动电路为本发明所提供的上述驱动电路。
在本发明所提供的电平转换电路中，能够将所述源极驱动电路产生信号抬高至能够开启所述薄膜晶体管的高电平或者降低至能够关闭所述薄膜晶体管的低电平，从而可以确保显示的正常进行。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1是本发明所提供的电平转换电路的第一种实施方式的示意图；
图2是本发明所提供的电平转换电路的第二种实施方式的示意图；
图3是本发明所提供的电平转换电路的第三种实施方式的示意图；
图4是像素极性与极性判断子单元的连接关系；
图5是当第一电平信号为正极性时，电平转换电路的等效电路图；
图6是当第一电平信号为负极性时，电平转换电路的等效电路图。
附图标记说明
100：选择模块 110：输入单元
120：第一上拉开关单元 130：第二下拉开关单元
140：第二上拉开关单元 150 第一下拉开关单元
111：极性判断子单元 112：电平选择子单元
113：输出子单元 113a：反相器
160：输出选择模块
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
作为本发明的一个方面，提供一种电平转换电路，其中，所述电平转换电路包括数据信号输入端Vin、高电平输入端VGH、低电平输入端VGL、选择模块100、和数据信号输出端Vout。高电平输入端VGH用于提供高电平电压信号，低电平输入端VGL用于提供低电平电压信号；选择模块100的控制端与数据信号输入端Vin相连，选择模块100的输出端与数据信号输出端Vout相连，选择模块100的第一输入端与高电平输入端VGH相连，选择模块100的第二输入端与低电平输入端VGL相连。
当通过所述数据信号输入端输入第一电平信号时，所述选择模块能够将所述高电平输入端与所述数据信号输出端相连，当通过所述数据信号输入端输入第二电平信号时，所述选择模块能够将所述低电平输入端与所述数据信号输出端相连；其中，所述第一电平信号的电压绝对值大于所述第二电平信号的电压绝对值，所述高电平电压信号大于所述第一电平信号的电压绝对值，所述低电平电压信号小于所述第二电平信号。
需要解释的是，本发明所提供的电平转换电路是用于显示装置中的，所述显示装置的阵列基板上没有设置移位寄存单元，通过源极驱动电路产生栅极驱动信号。具体地，电平转换电路的数据信号输出端与显示装置的栅线相连，从而向显示装置的栅线提供开启栅线上的薄膜晶体管的开启电压和关闭栅线上的薄膜晶体管的关闭电压。高电平输入端VGH输入的高电平电压为所述薄膜晶体管的开启电压，低电平输入端VGL输入的电压为所述薄膜晶体管的关闭电压。
在本发明所提供的电平转换电路中，能够将所述源极驱动电路产生信号抬高至能够开启所述薄膜晶体管的高电平或者降低至能够关闭所述薄膜晶体管的低电平，从而可以确保显示的正常进行。
所述电平转换电路可以用于液晶显示装置中，也可以用于OLED显示装置中。
所述第一电平信号为有效信号，所述第二电平信号为无效信号。本领域技术人员理解的是，液晶显示装置中存在像素单元的极性反转。当像素单元处于正极性的状态中时，源极驱动电路提供的有效数据信号是正电压，当像素单元处于负极性的状态中时，所述源极驱动电路提供的有效数据信号是负电压。无论第一电平信号时正电压还是负电压，只要将该第一电平信号输入至选择模块100的控制端，数据信号输出端就能够与高电平输入端VGH导通。在本发明中，对第二电平信号的具体电压值没有特殊的规定。例如，第二电平信号可以为0V电压。
作为本发明的一种优选实施方式，如图2所示，选择模块100可以包括输入单元110、第一上拉开关单元120、第二上拉开关单元140、第一下拉开关单元150、第二下拉开关单元130、第一分输出端Vout1和第二分输出端Vout2。
输入单元110的输入端与数据信号输入端Vin相连，输入单元110的第一输出端与第一上拉开关单元120的控制端相连，输入单元110的第二输出端与第二上拉开关单元140的控制端相连，输入单元110的输入端与选择模块的控制端相连。
第一上拉开关单元120的控制端接收到低电平控制信号时能够导通，第一上拉开关单元120的控制端接收到高电平控制信号时能够截止。第一上拉开关单元120的输入端与高电平输入端VGH相连，第一上拉开关单元120的第一输出端与第二上拉开关单元140的控制端相连，第一上拉开关单元120的第二输出端与第一下拉开关单元150的控制端相连，第一上拉开关单元120的第二输出端还与第一分输出端Vout1相连，第一上拉开关单元的输入端与选择模块100的第一输入端相连。
第二上拉开关单元140的控制端接收到低电平控制信号时能够导通，第二上拉开关单元140的控制端接收到高电平的控制信号时能够截止。第二上拉开关单元的控制端还与输入单元110的第二输出端相连，第二上拉开关单元140的第一输出端与第一上拉开关单元120的控制端相连，第二上拉开关单元120的第二输出端与第二下拉开关单元130的控制端相连，第二上拉开关单元140的第二输出端还与第二分输出端Vout2相连，第二上拉开关单元140的输入端与选择模块100的第一输入端相连。
第一下拉开关单元150的输入端与低电平输入端VGL相连，第一下拉开关单元150的控制端还与第二下拉开关单元130的输出端相连，第一下拉开关单元的输入端还与选择模块的第二输入端相连。当第一下拉开关单元150的控制端接收到高电平的控制信号时导通，当第一下拉开关单元150的控制端接收到低电平的控制信号时截止。
第二下拉开关单元130的输入端与低电平输入端VGL相连，第二下拉开关单元130的控制端还与第一下拉开关单元150的输出端相连，第二下拉开关单元130的输入端与所述选择模块的第二输入端相连。当第二下拉开关单元130的控制端接收到高电平的控制信号时导通，当第二下拉开关单元130的控制端接收到低电平的控制信号时截止。
为了使得具有上述结构的选择模块100适用于液晶显示装置，该选择模块100的各个单元还应当具有如下结构：
下面介绍所述第一电平信号为正极性(即，正电压信号)的情况下，选择模块100的工作原理：
当输入单元110接收到所述第一电平信号时，向第一上拉开关单元120的控制端输出低电平的控制信号。当第一上拉开关单元120的控制端接收到低电平的控制信号时，第一上拉开关单元120导通，因此，该第一上拉开关单元120的第一输出端和第二输出端均与高电平输入端VGH导通，也就是说，第一上拉开关单元120可以将高电平的控制信号传递至第二上拉开关单元140的控制端、第一下拉开关单元150的控制端和第一分数据信号输出端Vout1。在第二上拉开关单元140的控制端接收到高电平的控制信号时截止，第一下拉开关单元150的控制端在接收到高电平的控制信号后导通，从而将低电平信号输出至第二下拉开关单元130的控制端。第二下拉开关单元130接收到低电平的控制信号后截止，从而不会将第一分数据信号输出端Vout1的电平拉低。此时，选择模块100将高电平输入端输入的高电平信号输出至数据信号输出端Vout。
当输入单元110收到所述第二电平信号时，向第二上拉开关单元140的控制端输出低电平的控制信号。当第二上拉开关单元140的控制端接收到低电平的控制信号时，第二上拉开关单元140导通，因此，该第二上拉开关单元140的第一输出端和第二输出端均与高电平输入端VGH导通，也就是说，第二上拉开关单元140可以将高电平的控制信号传递至第一上拉开关单元120的控制端、第二下拉开关单元130的控制端。在第一上拉开关单元120的控制端接收到高电平的控制信号时截止，第二下拉开关单元130的控制端在接收到高电平的控制信号后导通，从而将低电平信号输出至第一下拉开关单元150的控制端以及第一分数据信号Vout1。此时，选择模块100将低电平输入端VGL输入的低电平信号输出至数据信号输出端Vout。
当所述第一电平信号为正极性(即，负电压信号)时：
当所述输入单元接收到所述第一电平信号时，向第二上拉开关单元140的控制端输出低电平的控制信号。当第二上拉开关单元140接收到低电平的控制信号时会导通，因此，可以将高电平输入端VGH提供的高电平控制信号分别传递至该第二上拉开关单元140的第一输出端、第二输出端和第二分输出端Vout2。当第一上拉开关单元120的控制端接收到高电平控制信号时将截止，当第二下拉开关单元130的控制端接收到高电平控制信号时将导通，从而将低电平信号输入端VGL输入的低电平控制信号输出至第一下拉单元150的控制端，控制第一下拉单元150截止，从而不会将第二分输出端Vout2的电位拉低。此时，选择模块100将高电平输入端输入的高电平信号输出至数据信号输出端Vout。
当所述输入单元收到所述第二电平信号时，向第一上拉开关单元120的控制端输出低电平的控制信号。当第一上拉开关单元120接收到低电平的控制信号时会导通，因此，可以将高电平输入端VGH提供的高电平控制信号分别传递至该第一上拉开关单元120的第一输出端和第二输出端。当第二上拉开关单元140的控制端接收到高电平控制信号时将截止，当第一下拉开关单元150的控制端接收到高电平控制信号时将导通，从而将低电平信号输入端VGL输出至第二分输出端Vout2和第二下拉开关单元130的控制端，控制第二下拉开关单元130截止。此时，选择模块100将低电平输入端VGL输入的低电平信号输出至数据信号输出端Vout。
在本发明中，对第一上拉开关单元120的具体结构并不做具体限定。作为本发明的一种是实施方式，如图4中所示，所述第一上拉开关单元120包括第一上拉晶体管P2和第二上拉晶体管P3，第一上拉晶体管P2和第二上拉晶体管P3均为P型晶体管。
如图中所示，第一上拉晶体管P2的栅极与第二上拉晶体管P3的栅极相连，第一上拉晶体管P2的第一极与第二上拉晶体管P3的第一极相连。
第一上拉晶体管P2的栅极形成为第一上拉开关单元120的控制端，第一上拉晶体管P2的第一极形成为第一上拉开关单元120的输入端，第一上拉晶体管P2的第二极形成为第一上拉开关单元120的第一输出端，第二上拉晶体管P3的第二极形成为第一上拉开关单元的第二输出端。
由于第一上拉晶体管P2和第二上拉开关晶体管P3均为P型晶体管，因此，在接收到低电平控制信号时导通、接收到高电平控制信号时截止。
在本发明中，对第二上拉开关单元140的具体结构并不做具体限定。如图4中所示，第二上拉开关单元140可以包括第三上拉晶体管P1和第四上拉晶体管P4，第三上拉晶体管P1和第四上拉晶体管P4均为P型晶体管。
第三上拉晶体管P1的栅极形成为第二上拉开关单元140的控制端，第三上拉晶体管P1的第二极形成为第二上拉开关单元140的第一输出端，第三上拉晶体管P1的第一极与第四上拉晶体管P4的第一极相连，且第三上拉晶体管P1的第一极形成为第二上拉开关单元140的输入端。
第四上拉晶体管P4的栅极与第三上拉晶体管P1的栅极相连，第四上拉晶体管P4的第二极形成为第二上拉开关单元140的第二输出端。
由于第三上拉晶体管P1和第四上拉晶体管P4均为P型晶体管，在接收到高电平的控制信号时截止，在接收到低电平的控制信号时导通。
在本发明中，对第一下拉开关单元150的具体结构也没有特殊的限制。如图4中所示，第一下拉开关单元150包括第一下拉晶体管N4，该第一下拉晶体管N4为N型晶体管，第一下拉晶体管N4的栅极形成为第一下拉开关单元150的控制端，第一下拉晶体管N4的第一极形成为第一下拉开关单元150的输出端，第一下拉晶体管N4的第二极形成为第一下拉开关单元150的输入端。
由于第一下拉晶体管N4为N型晶体管，在接收到高电平的控制信号时导通，在接收到低电平的控制信号时截止。
在本发明中，对第二下拉开关单元130的具体结构也没有特殊的限制。如图4所示，第二下拉开关单元130可以包括第二下拉晶体管N3，该第二下拉晶体管N3为N型晶体管。第二下拉晶体管N3的栅极形成为第二下拉开关单元130的控制端，第二下拉晶体管N3的第一极形成为第二下拉开关单元130的输出端，第二下拉晶体管N3的第二极形成为第二下拉开关单元130的输入端。
由于第二下拉晶体管N3为N型晶体管，当第三下拉晶体管N3接收到高电平的控制信号时会导通，接收到低电平的控制信号时会截止。
在本发明中，对输入单元的具体结构也没有特殊的限制。在图4中所示的实施方式中，输入单元110包括极性判断子单元111、电平选择子单元112、输出子单元113。
极性判断子单元111与数据信号输入端Vin相连，当数据信号输入端Vin输出的第一电平信号为正极性时，极性判断子单元111输出第一判断信号，当数据信号输入端输Vin出的第一电平信号为负极性时，判断子单元111输出第二判断信号。
电平选择子单元112包括判断信号接收端、第一电平输入端VG1、第二电平输入端VG2和第三电平输入端VG3、第一输出端和第二输出端，所述判断你新号接收端与极性判断子单元111的输出端相连，第一电平输入端VG1用于输入与正极性的第一电平信号相同的信号，第二电平输入端VG2用于输入与所述第二电平信号相同的信号，第三电平输入端VG3用于输入与负极性的第一电平信号相同的信号。
当所述电平选择子单元的判断信号接收端接收到所述第一判断信号时，所述电平选择子单元的第二电平输入端与所述电平选择子单元的第二输出端导通，所述电平选择子单元的第一电平输入端与所述电平选择子单元的第一输出端导通，当所述电平选择子单元的判断信号接收端接收到所述第二判断信号时，所述电平选择子单元的第三电平输入端与所述电平选择子单元的第二输出端导通，所述电平选择子单元的第二输出端与所述第二电平输入端导通。
输出子单元113包括第一开关晶体管N1、反相器113a和第二开关晶体管N2。第一开关晶体管N1和第二开关晶体管N2均为N型晶体管，第一开关晶体管N1的栅极与数据信号输入端Vin相连，第一开关晶体管N1的第一极形成为输入单元110的第一输出端，第一开关晶体管N1的第二极与电平选择子单元112的输出端相连，第二开关晶体管N2的栅极与反相器113a的输出端相连，第二开关晶体管N2的第一极与输入单元110的第二输出端相连，第二开关晶体管N2的第二极与电平选择子单元112的输出端相连。
反相器113a的输入端与数据信号输入端Vin相连，反相器113a的第一参考端与所述电平选择子单元的第一输出端相连，所述反相器的第二参考端与所述电平选择子单元的第二输出端相连。反相器113a能够将输入至该反相器113a的低电平信号抬高至高电平信号、并将输入至该反相器113a的高电平信号降低至低电平信号。
需要解释的是，此处的高电平信号、低电平信号并不是绝对的，而是相对于输出至第二开关晶体管N2的第二极的电压而言的。比第二开关晶体管N2的第二极电压高的电压信号，就可以被称作是高电平信号，比第二开关晶体管N2的第二极电压低的电压信号，就可以被称作低电平信号。当数据信号输入端Vin输入高电平信号时，第一开关晶体管N1导通，从而将第一开关晶体管N第二极的信号输出至输入单元的第一输出端，并且反相器输出端输出的是低电平信号，从而控制第二开关晶体管N2不输出信号；当数据信号输入Vin输入低电平时，第一开关晶体管N1截止，不输出信号，反相器将输入信号抬高至高电平，从而将第二开关晶体管N2导通，输入单元110的输出端可以输出低电平信号。
在本发明中，对反相器113a的具体结构并不做特殊的限定。作为一种优选实施方式，反相器113a可以包括第一反向晶体管P5和第二反向晶体管N5。第一反向晶体管P5为P型晶体管，第二反向晶体管N5为N型晶体管，第一反向晶体管P5的栅极与第二反向晶体管N5的栅极相连，并形成为反相器113a的输入端。
第一反向晶体管P5的第一极与第一参考端相连，第二反相晶体管P5的第二极与第二反向晶体管N5的第一极相连，第二反向晶体管N5的第二极与第二参考端相连。
通过所述第一参考端输入的信号与第一开关晶体管N1的第二极输入的信号的极性相反，通过第二参考端输入的信号与第一开关晶体管N1的第二极输入的信号极性相同。
作为本发明的一种优选实施方式，如图4中所示，电平选择子单元112包括第一选择晶体管P6、第二选择晶体管P7、第三选择晶体管N6、第四极选择体管N7、第一非门和第二非门。
具体地，第一选择晶体管P6为P型晶体管，该第一选择晶体管P6的栅极与所述第一非门的输出端相连，所述第一非门的输出端与所述判断信号接收端相连，从而与极性判断单元111的输出端相连，第一选择晶体管P6的第一极与第一电平输入端VG1相连，第一选择晶体管P6的第二极与反相器113a的第一参考端Vref相连。
第二选择晶体管P2为P型晶体管，第二选择晶体管P2的栅极与所述判断信号接收端相连，从而与极性判断单元111的输出端相连，第二选择晶体管P2的第一极与第二电平输入端VG2相连，第二选择晶体管P2的第二极与反相器113a的第一参考端相连。
第三选择晶体管N6为N型晶体管，第三选择晶体管N6的栅极与所述判断信号接收端相连，从而与极性判断单元111输出端相连，第三选择晶体管N6的第一极与反相器113a的第二参考端相连，第三选择晶体管N6的第二极与第二电平输入端VG2相连。
第四选择晶体管N7为N型晶体管，该第四选择晶体管N7的栅极与所述第二非门的输出端相连，所述第二非门的输入端与所述极性判断信号单元的输出端相连，从而与极性判断单元111相连，第四选择晶体管N7的第一极与第二参考端VG2相连，第四选择晶体管N7的第二极与第三电平输入端VG3相连。
反相器113a的第二参考端与电平选择子单元112的输出端相连。
为了实现在不同的极性时选择不同的输出端(即，第一分输出端和第二分输出端)，优选地，选择模块100还包括输出选择模块160，该输出选择模块160包括第一传输门T1、第二传输门T2、第三非门和第四非门。
第一传输门T1的输入端与第二分输出端Vout2相连，第一传输门的N型控制端与所述第三非门的输出端相连，所述第三非门的输出端入端与极性判断子单元111的输出端相连，第一传输门T1的输出端与数据信号输出端Vout相连。
第二传输门T1的输入端与第一分输出端Vout1相连，第二传输门T2的P型控制端与极性判断子单元111的输出端相连，第二传输门T2的输出端与数据信号输出端Vout相连。
所述第一传输门的P型控制端与所述第二传输门的N型控制端相连。
在本发明中，对极性判断子单元的具体结构没有特殊的限制。作为本发明的一种优选实施方式，如图4所示，极性判断子单元111可以包括比较器111a、参考电压输入端Vref。比较器111a的第一输入端与数据信号输出端Vin相连，比较器111a的第二输入端与参考电压输入端Vref相连，比较器111a的输出端为极性判断子单元111的输出端。
下面结合图4至图6介绍本发明所提供的驱动电路的优选实施方式的工作原理。
在图4中并未示出极性判断单元。在图4中，COMP表示极性判断单元输出的信号，表示极性判断单元输出的信号经过非门反转后的信号。
图5中所示的是当第一电平信号为正极性时，电平转换电路的等效电路图。在图5中，略去了电平选择子单元112的具体结构，并且示出了电平选择子单元112的输出结果。下面结合图4解释电平选择子单元的输出结果。
由于第一电平信号为正极性信号，因此，极性判断子单元输出的信号COMP为高电平的第一判断信号，经过非门反转后的信号为低电平信号。
如图4中所示，第一选择晶体管P6的栅极接收到低电平的信号后导通，第二选择晶体管P7的栅极接收到高电平的信号COMP截止，从而使得反相器113a的第一参考端与第一电平输入端VG1导通。第三选择晶体管N6的栅极接收到高电平的信号COMP导通，第四选择晶体管N7的栅极接收到低电平的信号截止，因此，反相器113a的第二参考端与第二电平输入端VG2导通。所述电平选择子单元的输出端输出的信号是第二电平输入端VG2提供的信号，即，第二电平信号。第一传输门T1的N型控制端接收到低电平的信号截止，第一传输门T1的P型控制端接收到高电平的信号COMP也截止，因此数据信号输出端Vout与第二分输出端Vout2断开。第二传输门T2的P型控制端接收到低电平的信号导通，第二传输门T2的N型控制端接收到高电平的信号COMP也导通，因此，数据信号输出端Vout与第一分输出端Vout1导通。
下面参考图5继续描述本发明所提供的电平选择电路的工作原理。
当通过数据信号输入端Vin输入的信号为正极性的第一电平信号时：
如图5中所示，输出子单元113的第一开关晶体管N1导通。正极性的第一电平信号输入至反相器113a中，第二反向晶体管N5导通，从而将第二电平输入端VG2与第二开关晶体管N2的栅极导通。第二开关晶体管N2截止。因此，第二电平输入端VG2提供的第二电平信号通过第一开关晶体管N1的第一极输出至第一上拉开关单元120的第一上拉晶体管P2，第一上拉晶体管P2和第二上拉晶体管P3均导通，从而分别将高电平输入端VGH输出的高电平信号输出至第一上拉开关单元120的第一输出端和第二输出端。
第二上拉开关单元140的第三上拉晶体管P1栅极以及第四上拉晶体管P4的栅极接收到第一上拉开关单元120输出的高电平信号后，第三上拉晶体管P1和第四上拉晶体管P4均截止。同时，第一下拉开关单元150的第一下拉晶体管N4的栅极接收到高电平信号后导通，以将低电平信号输出至第二下拉开关单元130的第二下拉晶体管N3的栅极，使得第二下拉开关单元130截止。因此，第一分输出端Vout1输出的高电平信号即为电平转换单元输出的高电平信号，也就是说，电平转换电路将正极性的第一电平信号抬高至高电平输入端VGH输入的高电平信号。
当通过数据信号输入端Vin输入的信号为第二电平信号时：
如图5中所示，输出子单元113的第一开关晶体管N1截止。第二电平信号输入至反相器113a中，第一反向晶体管P5截止，从而将第一电平输入端VG1与第二开关晶体管N2的栅极导通，第二开关晶体管N2导通。因此，第二电平输入端VG2提供的第二电平信号通过第二开关晶体管N2的第一极输出至第二上拉开关单元140的第三上拉晶体管P1，第三上拉晶体管P3和第四上拉晶体管P4均导通，从而分别将高电平输入端VGH输出的高电平信号输出至第二上拉开关单元140的第一输出端和第二输出端。
第一上拉开关单元120的第一上拉晶体管P2栅极以及第二上拉晶体管P3接收到第二上拉开关单元140输出的高电平信号后截止。同时，第二下拉开关单元130的第二下拉晶体管N3的栅极接收到高电平信号后导通，以将低电平信号输出至第一下拉开关单元150的第一下拉晶体管N4的栅极，使得第一下拉开关单元150截止。同时，第二下拉开关单元130还将低电平信号输出值第一分输出端Vout1，因此，第一分输出端Vout1输出的低电平信号即为电平转换单元输出的低电平信号，也就是说，电平转换电路将第二电平信号拉低至低电平输入端VGL输入的高电平信号。
图6中所示的是当第一电平信号为负极性时，电平转换电路的等效电路图。在图6中，略去了电平选择子单元112的具体结构，并且示出了电平选择子单元112的输出结果。下面结合图4解释电平选择子单元的输出结果。
由于第一电平信号为负极性信号，因此，极性判断子单元输出的信号COMP为低电平的第二判断信号，经过非门反转后的信号为高电平信号。
如图4中所示，第一选择晶体管P6的栅极接收到高电平的信号后截止，第二选择晶体管P7的栅极接收到低电平的信号COMP导通，从而使得反相器113a的第一参考端与第二电平输入端VG2导通。第三选择晶体管N6的栅极接收到低电平的信号COMP截止，第四选择晶体管N7的栅极接收到高电平的信号导通，因此，反相器113a的第二参考端与第三电平输入端VG3导通。所述电平选择子单元的输出端输出的信号是第三电平输入端VG3提供的信号，即，负极性的第一电平信号。第一传输门T1的N型控制端接收到高电平的信号导通，第一传输门T1的P型控制端接收到低电平的信号COMP也导通，因此数据信号输出端Vout与第二分输出端Vout2导通。第二传输门T2的P型控制端接收到高电平的信号截止，第二传输门T2的N型控制端接收到低电平的信号COMP也截止，因此，数据信号输出端Vout与第一分输出端Vout1断开。
下面参考图6继续描述本发明所提供的电平选择电路的工作原理。
当通过数据信号输入端Vin输入的信号为负极性的第一电平信号时：
如图6中所示，输出子单元113的第一开关晶体管N1截止。负极性的第一电平信号输入至反相器113a中，第二反向晶体管N5截止，第一反向晶体管P5导通。从而将第二电平输入端VG2传递至第二开关晶体管N2的栅极，由于第二开关晶体管N2的第一极是底栅电平输入端VG3输入的负极性电压，所以第二开关晶体管N2导通。因此，第三电平输入端VG3提供的负极性的第一电平信号通过第二开关晶体管N2的第一极输出至第二上拉开关单元140的第三上拉晶体管P1，第三上拉晶体管P1和第四上拉晶体管P4均导通，从而分别将高电平输入端VGH输出的高电平信号输出至第二上拉开关单元140的第一输出端和第二输出端。
第一上拉开关单元120的第一上拉晶体管P2的栅极以及第二上拉晶体管P3的栅极接收到第二上拉开关单元140输出的高电平信号后均截止。同时，第二下拉开关单元130的第一下拉晶体管N3的栅极接收到高电平信号后导通，以将低电平信号输出至第一下拉开关单元150的第一下拉晶体管N4的栅极，使得第一下拉开关单元140截止。因此，第二分输出端Vout2输出的高电平信号即为电平转换单元输出的高电平信号，也就是说，电平转换电路将负正极性的第一电平信号抬高至高电平输入端VGH输入的高电平信号。
当通过数据信号输入端Vin输入的信号为第二电平信号时：
如图6中所示，由于第一开关晶体管N1的第二极为第三电平输入端VG3输入的负极性的第一电平信号，栅极为第二电平信号，因此，输出子单元113的第一开关晶体管N1导通。第二电平信号输入至反相器113a中，第一反向晶体管P5截止，第二反向晶体管N5导通，从而将第三电平输入端VG3与第二开关晶体管N2的栅极导通，第二开关晶体管N2截止。因此，第三电平输入端VG3提供的负极性的第一电平信号通过第一开关晶体管N1的第一极输出至第一上拉开关单元120的第一上拉晶体管P2，第一上拉晶体管P2和第二上拉晶体管P3均导通，从而分别将高电平输入端VGH输出的高电平信号输出至第一上拉开关单元120的第一输出端和第二输出端。
第二上拉开关单元140的第三上拉晶体管P1栅极以及第四上拉晶体管P4接收到第一上拉开关单元120输出的高电平信号后截止。同时，第一下拉开关单元150的第一下拉晶体管N4的栅极接收到高电平信号后导通，以将低电平信号输出至第二下拉开关单元130的第二下拉晶体管N3的栅极，使得第二下拉开关单元130截止。同时，第一下拉开关单元140还将低电平信号输出值第二分输出端Vout2，因此，第二分输出端Vout2输出的低电平信号即为电平转换单元输出的低电平信号，也就是说，所述电平转换电路将第二电平信号拉低至低电平输入端VGL输入的高电平信号。
作为本发明的另一个方面，提供一种驱动电路，所述驱动电路用于驱动显示面板，所述显示面板包括多条栅线和多条数据线，其中，所述驱动电路包括多个数据信号输出端和与所述数据信号输出端相连的灰阶信号源，每个所述数据信号输出端均对应一条所述数据线和一条所述栅线，所述驱动电路还电平转换电路，所述电平转换电路为本发明所提供的上述电平转换电路。
由于所述电平转换电路能够将第一电平信号转换为电位更高的高电平信号、将第二电平信号转换为电位更低的低电平信号，从而可以确保相应行栅线上串联的薄膜晶体打开和关闭，从而可以保证了良好的显示效果。
作为本发明的还一个方面，提供一种显示装置，所述显示装置包括显示面板和用于该显示面板的驱动电路，其中，所述驱动电路为本发明所提供的上述驱动电路。
由于所述驱动电路能够提供足够高的高电平电压和足够低的低电平电压，因此，从而可以确保显示面板中相应栅线上串联的薄膜晶体管可靠地打开和关会，从而可以保证了良好的显示效果。
并且，在本发明中，显示面板中取消了移位寄存单元，从而使得显示面板具有较窄的边框。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
Claims (12)
1.一种电平转换电路，其特征在于，所述电平转换电路包括数据信号输入端、高电平输入端、低电平输入端、选择模块、和数据信号输出端；
所述高电平输入端用于提供高电平电压信号；
所述低电平输入端用于提供低电平电压信号；
所述选择模块的控制端与所述数据信号输入端相连，所述选择模块的输出端与所述数据信号输出端相连，所述选择模块的第一输入端与所述高电平输入端相连，所述选择模块的第二输入端与所述低电平输入端相连；
当通过所述数据信号输入端输入第一电平信号时，所述选择模块能够将所述高电平输入端与所述数据信号输出端相连，当通过所述数据信号输入端输入第二电平信号时，所述选择模块能够将所述低电平输入端与所述数据信号输出端相连；其中，所述第一电平信号的电压绝对值大于所述第二电平信号的电压绝对值，所述高电平电压信号大于所述第一电平信号的电压绝对值，所述低电平电压信号小于所述第二电平信号；
所述选择模块包括输入单元、第一上拉开关单元、第二上拉开关单元、第一下拉开关单元、第二下拉开关单元、第一分输出端和第二分输出端，
所述输入单元的输入端与所述数据信号输入端相连，所述输入单元的第一输出端与所述第一上拉开关单元的控制端相连，所述输入单元的第二输出端与所述第二上拉开关单元的控制端相连，所述输入单元的输入端与所述选择模块的控制端相连；
所述第一上拉开关单元的控制端接收到低电平控制信号时能够导通，所述第一上拉开关单元的控制端接收到高电平控制信号时能够截止，所述第一上拉开关单元的输入端与所述高电平输入端相连，所述第一上拉开关单元的第一输出端与所述第二上拉开关单元的控制端相连，所述第一上拉开关单元的第二输出端与所述第一下拉开关单元的控制端相连，所述第一上拉开关单元的第二输出端还与所述第一分输出端相连，所述第一上拉开关单元的输入端与所述选择模块的第一输入端相连；
所述第二上拉开关单元的控制端接收到低电平控制信号时能够导通，所述第二上拉开关单元的控制端接收到高电平的控制信号时能够截止，第二上拉开关单元的控制端还与所述输入单元的第二输出端相连，所述第二上拉开关单元的第一输出端与所述第一上拉开关单元的控制端相连，所述第二上拉开关单元的第二输出端与所述第二下拉开关单元的控制端相连，所述第二上拉开关单元的第二输出端还与所述第二分输出端相连，所述第二上拉开关单元的输入端与所述选择模块的第一输入端相连；
所述第一下拉开关单元的输入端与所述低电平输入端相连，所述第一下拉开关单元的控制端还与所述第二下拉开关单元的输出端相连，所述第一下拉开关单元的输入端与所述选择模块的第二输入端相连，当所述第一下拉开关单元的控制端接收到高电平的控制信号时导通，当所述第一下拉开关单元的控制端接收到低电平的控制信号时截止；
所述第二下拉开关单元的输入端与所述低电平输入端相连，所述第二下拉开关单元的控制端还与所述第一下拉开关单元的输出端相连，所述第二下拉开关单元的输入端与所述选择模块的第二输入端相连，当所述第二下拉开关单元的控制端接收到高电平的控制信号时导通，当所述第二下拉开关单元的控制端接收到低电平的控制信号时截止；
当所述第一电平信号为正极性时：
当所述输入单元接收到所述第一电平信号时，向所述第一上拉开关单元的控制端输出低电平的控制信号；当所述输入单元收到所述第二电平信号时，向所述第二上拉开关单元的控制端输出低电平的控制信号；
当所述第一电平信号为正极性时：
当所述输入单元接收到所述第一电平信号时，向所述第二上拉开关单元的控制端输出低电平的控制信号；当所述输入单元收到所述第二电平信号时，向所述第一上拉开关单元的控制端输出低电平的控制信号。
2.根据权利要求1所述的电平转换电路，其特征在于，所述第一上拉开关单元包括第一上拉晶体管和第二上拉晶体管，所述第一上拉晶体管和所述第二上拉晶体管均为P型晶体管，
所述第一上拉晶体管的栅极与所述第二上拉晶体管的栅极相连，所述第一上拉晶体管的第一极与所述第二上拉晶体管的第一极相连，
所述第一上拉晶体管的栅极形成为所述第一上拉开关单元的控制端，所述第一上拉晶体管的第一极形成为所述第一上拉开关单元的输入端，所述第一上拉晶体管的第二极形成为所述第一上拉开关单元的第一输出端，所述第二上拉晶体管的第二极形成为所述第一上拉开关单元的第二输出端。
3.根据权利要求1所述的电平转换电路，其特征在于，所述第二上拉开关单元包括第三上拉晶体管和第四上拉晶体管，
所述第三上拉晶体管和所述第四上拉晶体管均为P型晶体管；
所述第三上拉晶体管的栅极形成为所述第二上拉开关单元的控制端，所述第三上拉晶体管的第二极形成为所述第二上拉开关单元的第一输出端，所述第三上拉晶体管的第一极与所述第四上拉晶体管的第一极相连，且所述第三上拉晶体管的第一极形成为所述第二上拉开关单元的输入端；
所述第四上拉晶体管的栅极与所述第三上拉晶体管的栅极相连，所述第四上拉晶体管的第二极形成为所述第二上拉开关单元的第二输出端。
4.根据权利要求1所述的电平转换电路，其特征在于，所述第一下拉开关单元包括第一下拉晶体管，所述第一下拉晶体管为N型晶体管，所述第一下拉晶体管的栅极形成为所述第一下拉开关单元的控制端，所述第一下拉晶体管的第一极形成为所述第一下拉开关单元的输出端，所述第一下拉晶体管的第二极形成为所述第一下拉开关单元的输入端。
5.根据权利要求1所述的电平转换电路，其特征在于，所述第二下拉开关单元包括第二下拉晶体管，所述第二下拉晶体管为N型晶体管，所述第二下拉晶体管的栅极形成为所述第二下拉开关单元的控制端，所述第二下拉晶体管的第一极形成为所述第二下拉开关单元的输出端，所述第二下拉晶体管的第二极形成为所述第二下拉开关单元的输入端。
6.根据权利要求1至5中任意一项所述的电平转换电路，其特征在于，所述输入单元包括极性判断子单元、电平选择子单元、输出子单元，
所述极性判断子单元与所述数据信号输入端相连，当所述数据信号输入端输出的第一电平信号为正极性时，所述极性判断子单元输出第一判断信号，当所述数据信号输入端输出的第一电平信号为负极性时，所述判断子单元输出第二判断信号；
所述电平选择子单元包括判断信号接收端、第一电平输入端、第二电平输入端和第三电平输入端、第一输出端和第二输出端，所述判断信号接收端与所述极性判断子单元的输出端相连，所述第一电平输入端用于输入与正极性的第一电平信号相同的信号，所述第二电平输入端用于输入与所述第二电平信号相同的信号，所述第三电平输入端用于输入与负极性的第一电平信号相同的信号，当所述电平选择子单元的判断信号接收端接收到所述第一判断信号时，所述电平选择子单元的第二电平输入端与所述电平选择子单元的第二输出端导通，所述电平选择子单元的第一电平输入端与所述电平选择子单元的第一输出端导通，当所述电平选择子单元的判断信号接收端接收到所述第二判断信号时，所述电平选择子单元的第三电平输入端与所述电平选择子单元的第二输出端导通，所述电平选择子单元的第二输出端与所述第二电平输入端导通；
所述输出子单元包括第一开关晶体管、反相器和第二开关晶体管，所述第一开关晶体管和所述第二开关晶体管均为N型晶体管，所述第一开关晶体管的栅极与所述数据信号输入端相连，所述第一开关晶体管的第一极形成为所述输入单元的第一输出端，所述第一开关晶体管的第二极与所述电平选择子单元的输出端相连，所述第二开关晶体管的栅极与所述反相器的输出端相连，所述第二开关晶体管的第一极与所述输入单元的第二输出端相连，所述第二开关晶体管的第二极与所述电平选择子单元的输出端相连；
所述反相器的输入端与所述数据信号输入端相连，所述反相器的第一参考端与所述电平选择子单元的第一输出端相连，所述反相器的第二参考端与所述电平选择子单元的第二输出端相连。
7.根据权利要求6所述的电平转换电路，其特征在于，所述反相器包括第一反向晶体管和第二反向晶体管，所述第一反向晶体管为P型晶体管，所述第二反向晶体管为N型晶体管，所述第一反向晶体管的栅极与所述第二反向晶体管的栅极相连，并形成为所述反相器的输入端；
所述第一反向晶体管的第一极与所述第一参考端相连，所述第二反相晶体管的第二极与所述第二反向晶体管的第一极相连，所述第二反向晶体管的第二极与所述第二参考端相连；
通过所述第一参考端输入的信号与所述第一开关晶体管的第二极输入的信号的极性相反，通过所述第二参考端输入的信号与所述第一开关晶体管的第二极输入的信号极性相同。
8.根据权利要求7所述的电平转换电路，其特征在于，所述电平选择子单元包括第一选择晶体管、第二选择晶体管、第三选择晶体管、第四选择晶 体管、第一非门和第二非门，
所述第一选择晶体管为P型晶体管，所述第一选择晶体管的栅极与所述第一非门的输出端相连，所述第一非门的输出端与所述判断信号接收端相连，所述第一选择晶体管的第一极与所述第一电平输入端相连，所述第一选择晶体管的第二极与所述反相器的第一参考端相连；
所述第二选择晶体管为P型晶体管，所述第二选择晶体管的栅极与所述判断信号接收端，所述第二选择晶体管的第一极与所述第二电平输入端相连，所述第二选择晶体管的第二极与所述反相器的第一参考端相连；
所述第三选择晶体管为N型晶体管，所述第三选择晶体管的栅极与所述判断信号接收端相连，所述第三选择晶体管的第一极与所述反相器的第二参考端相连，所述第三选择晶体管的第二极与所述第二电平输入端相连；
所述第四选择晶体管为N型晶体管，所述第四选择晶体管的栅极与所述第二非门的输出端相连，所述第二非门的输入端与所述极性判断子单元的输出端相连，第四选择晶体管的第一极与所述第二参考端相连，第四选择晶体管的第二极与所述第三电平输入端相连；
所述反相器的第二参考端与所述电平选择子单元的输出端相连。
9.根据权利要求6所述的电平转换电路，其特征在于，所述选择模块还包括输出选择模块，所述输出选择模块包括第一传输门、第二传输门、第三非门和第四非门，
所述第一传输门的输入端与所述第二分输出端相连，所述第一传输门的N型控制端与所述第三非门的输出端相连，所述第三非门的输出端入端与所述极性判断子单元的输出端相连，所述第一传输门的输出端与所述数据信号输出端相连，所述第一传输门的P型控制端与所述极性判断子单元的输出端相连；
所述第二传输门的输入端与所述第一分输出端相连，所述第二传输门的P型控制端与所述极性判断子单元的输出端相连，所述第二传输门的输出端与所述数据信号输出端相连，所述第二传输门的N型控制端与所述极性判断子单元的输出端相连。
10.根据权利要求6所述的电平转换电路，其特征在于，所述极性判断子单元包括比较器、参考电压输入端，所述比较器的第一输入端与所述数据信号输出端相连，所述比较器的第二输入端与所述参考电压输入端相连，所述比较器的输出端为所述极性判断子单元的输出端。
11.一种驱动电路，所述驱动电路用于驱动显示面板，所述显示面板包括多条栅线和多条数据线，其特征在于，所述驱动电路包括多个数据信号输出端和与所述数据信号输出端相连的灰阶信号源，每个所述数据信号输出端均对应一条所述数据线和一条所述栅线，所述驱动电路还电平转换电路，所述电平转换电路为权利要求1至10中任意一项所述的电平转换电路。
12.一种显示装置，所述显示装置包括显示面板和用于该显示面板的驱动电路，其特征在于，所述驱动电路为权利要求11所述的驱动电路。
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