CN105632565B - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器及其驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明提供一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括：上拉节点控制单元；下拉控制节点控制单元，与所述第一电平输出端连接，当所述上拉节点的电位为第一电平时控制下拉控制节点的电位为第二电平，当所述上拉节点的电位为第三电平时控制下拉控制节点与所述第一电平输出端连接；下拉节点控制单元；栅极驱动信号输出单元；以及，进位信号输出单元，用于在上拉节点和下拉节点的控制下控制进位信号输出端输出进位信号，进位信号输出端为相邻下一级移位寄存器单元提供输入信号。本发明可以实现对上拉节点在非输出阶段进行放电，去噪声，并可以降低功耗及尺寸，满足低功耗窄边框产品的需求。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。
背景技术
在现有的显示装置中，栅极驱动器将输入时钟信号经过移位寄存器单元转换，切换成开启/关断电压，顺次施加到液晶面板的栅级线上。栅极驱动器中的移位寄存器单元用于产生扫描栅线的栅极驱动信号。
现有的移位寄存器单元在非输出阶段并不能实现对上拉节点的完全放电去噪，并且由于直接通过栅极驱动信号输出端为下一级移位寄存器单元提供输入信号，从而使得栅极驱动信号输出晶体管的尺寸需要较大，导致现有的移位寄存器单元的功耗以及尺寸较大，不利于实现低功耗和窄边框。
发明内容
本发明的主要目的在于提供一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，以解决现有的移位寄存器单元在非输出阶段并不能实现对上拉节点的完全放电去噪，并且致现有的移位寄存器单元的功耗以及尺寸较大，不利于低功耗和窄边框的实现的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括输入端、复位端、第一电平输出端、进位信号输出端和栅极驱动信号输出端，所述移位寄存器单元还包括：
上拉节点控制单元，与所述输入端、所述复位端和上拉节点连接；
下拉控制节点控制单元，分别与所述第一电平输出端、所述上拉节点和所述下拉控制节点连接，用于当所述上拉节点的电位为第一电平时控制所述下拉控制节点的电位为第二电平，当所述上拉节点的电位为第三电平时控制所述下拉控制节点与所述第一电平输出端连接；
下拉节点控制单元，分别与所述下拉控制节点、所述第一电平输出端、所述上拉节点和下拉节点连接，用于当所述上拉节点的电位为第一电平时控制所述下拉节点的电位为第二电平，当所述下拉控制节点的电位为第一电平时控制所述下拉节点与所述第一电平输出端连接；
栅极驱动信号输出单元，分别与所述上拉节点、所述下拉节点和所述栅极驱动信号输出端连接，用于在所述上拉节点和所述下拉节点的控制下控制所述栅极驱动信号输出端输出栅极驱动信号；以及，
进位信号输出单元，分别与所述进位信号输出端、所述上拉节点和所述下拉节点连接，用于在所述上拉节点和所述下拉节点的控制下控制所述进位信号输出端输出进位信号，所述进位信号输出端为相邻下一级移位寄存器单元提供输入信号。
实施时，所述进位信号输出单元，还与所述复位端连接，进一步用于在由所述复位端输入的复位信号为第一电平时控制所述进位信号输出端输出第三电平。
实施时，所述下拉控制节点控制单元包括：
第一下拉控制节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极接入第二电平；以及，
第二下拉控制节点控制晶体管，栅极和第一极都与所述第一电平输出端连接，第二极与所述下拉控制节点连接。
实施时，所述下拉节点控制单元包括：
第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入第二电平；以及，
第二下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一电平输出端连接，第二极与所述下拉节点连接。
实施时，所述进位信号输出单元包括：
第一进位信号输出晶体管，栅极与所述上拉节点连接，第一极与时钟信号输入端连接，第二极与所述进位信号输出端连接；以及，
第二进位信号输出晶体管，栅极与所述下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第三电平。
实施时，所述进位信号输出单元还包括：第三进位信号输出晶体管，栅极与所述复位端连接，第一极与所述进位信号输出端连接，第二极接入第三电平。
实施时，所述栅极驱动信号输出单元还与时钟信号输入端连接；
由所述时钟信号输入端输入的时钟信号的占空比小于0.5；
所述栅极驱动信号输出单元包括：
第一栅极驱动信号输出晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
第二栅极驱动信号输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入第二电平。
实施时，所述栅极驱动信号输出单元还与时钟信号输入端连接；
所述栅极驱动信号输出单元包括：
第一栅极驱动信号输出晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；
第二栅极驱动信号输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入第二电平；以及，
栅极驱动放电晶体管，栅极与所述复位端连接，第一极与所述栅极驱动信号输出端连接，第二极接入第二电平。
实施时，由所述输入端接入输入信号，由所述复位端接入复位信号；
所述上拉节点控制单元，具体用于在输入阶段在所述输入信号的控制下控制所述上拉节点的电位为第一电平，在输出阶段控制自举拉升所述上拉节点的电位，在复位阶段在所述复位信号的控制下控制所述上拉节点的电位为第三电平，并在输出截止保持阶段控制所述上拉节点的电位维持为第三电平。
本发明还提供了一种移位寄存器单元的驱动方法，包括：
当上拉节点的电位为第一电平时下拉控制节点控制单元控制所述下拉控制节点的电位为第二电平，当所述上拉节点的电位为第三电平时下拉控制节点控制单元控制所述下拉控制节点与所述第一电平输出端连接；
当所述上拉节点的电位为第一电平时，下拉节点控制单元控制下拉节点的电位为第二电平，当所述下拉控制节点的电位为第一电平时下拉节点控制单元控制下拉节点与所述第一电平输出端连接；
在所述上拉节点和所述下拉节点的控制下，进位信号输出单元控制进位信号输出端输出进位信号，所述进位信号输出端为相邻下一级移位寄存器单元提供输入信号。
实施时，本发明所述的移位寄存器单元的驱动方法还包括：
在输入阶段，上拉节点控制单元在由输入端接入的输入信号的控制下控制上拉节点的电位为第一电平；
在输出阶段，上拉节点控制单元控制自举拉升所述上拉节点的电位；
在复位阶段，上拉节点控制单元在由复位端接入的复位信号的控制下控制上拉节点的电位为第三电平；
在输出截止保持阶段，上拉节点控制单元控制所述上拉节点的电位维持为第三电平。
实施时，所述当上拉节点的电位为第一电平时下拉控制节点控制单元控制所述下拉控制节点的电位为第二电平，当所述上拉节点的电位为第三电平时下拉控制节点控制单元控制所述下拉控制节点与所述第一电平输出端连接步骤具体包括：
在输入阶段和输出阶段，下拉控制节点控制单元控制所述下拉控制节点的电位为第二电平；
在复位阶段和输出截止保持阶段，下拉控制节点控制单元控制所述下拉控制节点与所述第一电平输出端连接。
实施时，所述当所述上拉节点的电位为第一电平时，下拉节点控制单元控制下拉节点的电位为第二电平，当所述下拉控制节点的电位为第一电平时下拉节点控制单元控制下拉节点与所述第一电平输出端连接步骤包括：
在输入阶段和输出阶段，下拉节点控制单元控制下拉节点的电位为第二电平；
在复位阶段和输出截止保持阶段，下拉节点控制单元控制下拉节点与所述第一电平输出端连接。
实施时，所述在所述上拉节点和所述下拉节点的控制下，进位信号输出单元控制进位信号输出端输出进位信号，所述进位信号输出端为相邻下一级移位寄存器单元提供输入信号步骤包括：
在输入阶段和输出阶段，进位信号输出单元控制进位信号输出端输出时钟信号；
在复位阶段和输出阶段，进位信号输出单元控制进位信号输出端输出第三电平。
本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的移位寄存器及其驱动方法、栅极驱动电路和显示装置采用第一电平输出端以持续使下拉节点在非输出阶段内处于第一电平(该第一电平可以控制对上拉节点进行放电去噪的晶体管导通)，从而实现对上拉节点在非输出阶段进行放电，去噪声；本发明采用进位信号输出端代替现有技术中通过栅极驱动信号输出端给下一级移位寄存器单元提供输入信号，从而可以减小栅极驱动信号输出单元包括的输出晶体管的尺寸，进而可以降低整个移位寄存器单元的功耗及尺寸，可满足低功耗窄边框产品的需求。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构图；
图2是本发明一实施例所述的移位寄存器单元的电路图；
图3是本发明另一实施例所述的移位寄存器单元的电路图；
图4A是本发明又一实施例所述的移位寄存器单元的电路图；
图4B是本发明又一实施例所述的移位寄存器单元的电路图；
图5A是本发明又一实施例所述的移位寄存器单元的电路图；
图5B是本发明又一实施例所述的移位寄存器单元的电路图；
图6是本发明所述的移位寄存器单元的一具体实施例的电路图；
图7是本发明如图6所示的移位寄存器的具体实施例的时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明实施例所述的移位寄存器单元，包括输入端INPUT、复位端RESET、第一电平输出端VO1、进位信号输出端O_UN和栅极驱动信号输出端OUT，所述移位寄存器单元还包括：
上拉节点控制单元11，与所述输入端INPUT、所述复位端RESET和所述上拉节点PU连接；
下拉控制节点控制单元12，分别与所述第一电平输出端VO1、所述上拉节点PU和所述下拉控制节点PD_CN连接，用于当所述上拉节点PU的电位为第一电平V1时控制所述下拉控制节点PD_CN的电位为第二电平V2，当所述上拉节点PU的电位为第三电平V3时控制所述下拉控制节点PD_CN与所述第一电平输出端VO1连接；
下拉节点控制单元13，分别与所述下拉控制节点PD_CN、所述第一电平输出端VO1、所述上拉节点PU和下拉节点PD连接，用于当所述上拉节点PU的电位为第一电平V1时控制所述下拉节点PD的电位为第二电平V2，当所述下拉控制节点PD_CN的电位为第一电平V1时控制所述下拉节点PD与所述第一电平输出端VO1连接；
栅极驱动信号输出单元14，分别与所述上拉节点PU、所述下拉节点PD和所述栅极驱动信号输出端OUT连接，用于在所述上拉节点PU和所述下拉节点PD的控制下控制所述栅极驱动信号输出端OUT输出栅极驱动信号；以及，
进位信号输出单元15，分别与所述进位信号输出端O_UN、所述上拉节点PU和所述下拉节点PD连接，用于在所述上拉节点PU和所述下拉节点PD的控制下控制所述进位信号输出端O_UN输出进位信号，所述进位信号输出端O_UN为相邻下一级移位寄存器单元提供输入信号。
本发明实施例所述的移位寄存器单元采用第一电平输出端以持续使下拉节点PD在非输出阶段内处于第一电平(该第一电平可以控制对上拉节点PU进行放电去噪的晶体管导通)，从而实现对上拉节点PU在非输出阶段进行放电，去噪声；本发明实施例所述的移位寄存器单元不仅具有栅极驱动信号输出端，还采用了进位信号输出端O_UN，以便通过该进位信号输出端O_UN为上一级移位寄存器单元提供复位信号，为下一级移位寄存器单元提供输入信号，可以达成更好充电放电效果；并且本发明实施例所述的移位寄存器单元采用进位信号输出端代替现有技术中通过栅极驱动信号输出端给下一级移位寄存器单元提供输入信号，从而可以减小栅极驱动信号输出单元包括的输出晶体管的尺寸，进而可以降低整个移位寄存器单元的功耗及尺寸，可满足低功耗窄边框产品的需求。
根据一种具体实施方式，当本发明如图1所示的移位寄存器单元的实施例中的输出晶体管(即栅极驱动信号输出单元包括的栅极与上拉节点连接的晶体管以及栅极与下拉节点连接的晶体管，以及进位信号输出单元包括的栅极与上拉节点连接的晶体管以及栅极与下拉节点连接的晶体管)为n型晶体管时，第一电平可以为高电平，第三电平可以为第一低电平VGL1，第二电平可以为第二低电平VGL2。但是本发明实施例所述的移位寄存器单元包括的输出晶体管也可以为p型晶体管，只需相应将第一电平、第二电平和第三电平的电位进行调整即可，以上具体实施方式仅用作举例而并非对晶体管类型和电平值进行限定。
具体的，如图2所示，所述进位信号输出单元15，还与所述复位端RESET连接，进一步用于在由所述复位端RESET输入的复位信号为第一电平时控制所述进位信号输出端O_UN输出第三电平，以通过复位端RESET输入的复位信号对进位信号进行复位。
具体的，如图3所示，所述下拉控制节点控制单元12包括：
第一下拉控制节点控制晶体管M121，栅极与所述上拉节点PU连接，第一极与所述下拉控制节点PD_CN连接，第二极接入第二电平V2；以及，
第二下拉控制节点控制晶体管M122，栅极和第一极都与所述第一电平输出端VO1连接，第二极与所述下拉控制节点PD_CN连接。
在如图3所示的实施例中，以M121和M122为n型晶体管为例说明，在实际操作时，M121和M122也可以为p型晶体管；
当M121和M122为n型晶体管时，V1可以为高电平VDD，V2可以为第二低电平VGL2；
第一下拉控制节点控制晶体管M121用于当上拉节点PU的电位为高电平时导通，而控制下拉控制节点PD_CN接入第二低电平VGL2；
第二下拉控制节点控制晶体管M122用于当上拉节点PU的电位为低电平时控制下拉节点PD_CN的电位保持为高电平VDD，进而控制下拉节点控制单元使得下拉节点PD的电位为高电平，从而实现在非输出阶段对上拉节点PU进行放电，去噪声。
具体的，所述下拉节点控制单元包括：
第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入第二电平；以及，
第二下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一电平输出端连接，第二极与所述下拉节点连接；
当所述第一下拉节点控制晶体管和所述第二下拉节点控制晶体管都为n型晶体管时，第二电平为第二低电平；当所述上拉节点的电位为高电平时，第一下拉节点控制晶体管导通以控制下拉节点接入第二低电平；当所述下拉控制节点的电位为高电平时(也即上拉节点的电位为低电平时)，第二下拉节点控制晶体管导通，以控制下拉节点的电位为高电平。在实际操作时，所述第一下拉节点控制晶体管和第二下拉节点控制晶体管也可以为p型晶体管。
具体的，如图4A所示，所述进位信号输出单元15可以包括：
第一进位信号输出晶体管M151，栅极与所述上拉节点PU连接，第一极与时钟信号输入端CLK连接，第二极与所述进位信号输出端O_UN连接；以及，
第二进位信号输出晶体管M152，栅极与所述下拉节点PD连接，第一极与所述进位信号输出端O_UN连接，第二极接入第三电平V3。
在图4A所示的实施例中，M151和M152为n型晶体管，此时V3为第一低电平VGL1；当上拉节点PU的电位为高电平时，第一进位信号输出晶体管M151导通，以使得进位信号输出端O_UN与时钟信号输入端CLK连接；当下拉节点PD的电位为高电平时，第二进位信号输出晶体管M152导通，以使得进位信号输出端O_UN接入第一低电平VGL1。在实际操作时，所述第一进位信号输出晶体管M151和第二进位信号输出晶体管M152也可以为p型晶体管。
进一步的，如图4B所示，所述进位信号输出单元还可以包括：第三进位信号输出晶体管M153，栅极与所述复位端RESET连接，第一极与所述进位信号输出端O_UN连接，第二极接入第三电平V3。
在如图4B所示的实施例中，M153为n型晶体管，此时V3为第一低电平VGL1；当由所述复位端RESET输入的复位信号为高电平时，第三进位信号输出晶体管M153导通，以使得所述进位信号输出端O_UN接入第一低电平VGL1。在实际操作时，所述第三进位信号输出晶体管M153也可以为p型晶体管。
具体的，如图5A所示，所述栅极驱动信号输出单元14还与时钟信号输入端CLK连接；
由所述时钟信号输入端CLK输入的时钟信号的占空比小于0.5；
所述栅极驱动信号输出单元14包括：
第一栅极驱动信号输出晶体管M141，栅极与所述上拉节点PU连接，第一极与所述时钟信号输入端CLK连接，第二极与所述栅极驱动信号输出端OUT连接；以及，
第二栅极驱动信号输出晶体管M142，栅极与所述下拉节点PD连接，第一极与所述栅极驱动信号输出端OUT连接，第二极接入第二电平V2。
在图5A中，M141和M142都为n型晶体管，此时第二电平V2可以为第二低电平VGL2；在实际操作时，M141和M142也可以为p型晶体管。
在如图5A所示的实施例中，由于由CLK输入的时钟信号的占空比小于0.5，从而可以节省一个栅极驱动放电晶体管(该栅极驱动放电晶体管的栅极与复位端连接，栅极驱动放电晶体管的第一极与栅极驱动信号输出端连接，栅极驱动放电晶体管的第二极接入第二电平)。
在图5A所示的实施中，将由CLK输入的时钟信号的占空比设定为小于0.5，当PU的电位为高电平时控制M141打开，将由CLK输入的高电平输出，一直到由RESET输入的复位信号来之前PU的电位都是高电平(时长约一个时钟周期)，当由CLK输入的时钟信号的占空比小于0.5时，当由CLK输入的时钟信号变成低电平，PU的电位仍为高电平，此时M141仍然为打开，可以对OUT进行放电将其拉低至低电平，这样就代替了原先的放电晶体管的作用。
根据另一种具体实施方式，如图5B所示，所述栅极驱动信号输出单元14还与时钟信号输入端CLK连接；
所述栅极驱动信号输出单元14包括：
第一栅极驱动信号输出晶体管M141，栅极与所述上拉节点PU连接，第一极与所述时钟信号输入端CLK连接，第二极与所述栅极驱动信号输出端OUT连接；
第二栅极驱动信号输出晶体管M142，栅极与所述下拉节点PD连接，第一极与所述栅极驱动信号输出端OUT连接，第二极接入第二电平V2；以及，
栅极驱动放电晶体管M143，栅极与所述复位端RESET连接，第一极与所述栅极驱动信号输出端OUT连接，第二极接入第二电平V2。
在图5A中，M141、M142和M143都为n型晶体管，此时第二电平V2可以为第二低电平VGL2；在实际操作时，M141、M142和M143也可以为p型晶体管。
图5B所示的实施例与图5B所示的实施例相比多了一个栅极驱动放电晶体管M143，当复位信号为高电平时可以对栅极驱动信号进行放电，即使在CLK输出的时钟信号的占空比大于0.5的情况下也可以完成对栅极驱动信号的放电。
具体的，由所述输入端接入输入信号，由所述复位端接入复位信号；
所述上拉节点控制单元，具体用于在输入阶段在所述输入信号的控制下控制所述上拉节点的电位为第一电平，在输出阶段控制自举拉升所述上拉节点的电位，在复位阶段在所述复位信号的控制下控制所述上拉节点的电位为第三电平，并在输出截止保持阶段控制所述上拉节点的电位维持为第三电平。
在实际操作时，所述上拉节点控制单元可以包括：输入晶体管，栅极和第一极都与输入端连接，第二极与上拉节点连接；复位晶体管，栅极与复位端RESET连接，第一极与所述上拉节点连接，第二极接入第三电平；上拉节点下拉晶体管，栅极与下拉节点连接，第一极与上拉节点连接，第二极接入第三电平；以及，存储电容，第一端与所述上拉节点连接，第二端与栅极驱动信号输出端连接。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为n型晶体管或p型晶体管。在本发明实施例提供的驱动电路中，所有晶体管均是以n型晶体管为例进行的说明，可以想到的是在采用p型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。
下面通过一具体实施例来说明本发明所述的移位寄存器单元。
如图6所示，本发明所述的移位寄存器单元的一具体实施例包括输入端INPUT、复位端RESET、高电平输出端GH、进位信号输出端O_UN和栅极驱动信号输出端OUT，所述移位寄存器单元还包括上拉节点控制单元、下拉控制节点控制单元、下拉节点控制单元、栅极驱动信号输出单元和进位信号输出单元；
所述上拉节点控制单元包括：
输入晶体管MI，栅极和漏极都与输入端INPUT连接，源极与上拉节点PU连接；
复位晶体管MR，栅极与复位端RESET连接，漏极与所述上拉节点PU连接，源极接入第一低电平VGL1；
上拉节点下拉晶体管MD，栅极与下拉节点PD连接，第一极与上拉节点PU连接，第二极接入第一低电平VGL1；以及，
存储电容C1，第一端与所述上拉节点PU连接，第二端与栅极驱动信号输出端OUT连接；
所述下拉控制节点控制单元包括：
第一下拉控制节点控制晶体管M121，栅极与所述上拉节点PU连接，第一极与所述下拉控制节点PD_CN连接，第二极接入第二低电平VGL2；以及，
第二下拉控制节点控制晶体管M122，栅极和第一极都与所述高电平输出端GH连接，第二极与所述下拉控制节点PD_CN连接；
所述下拉节点控制单元包括：
第一下拉节点控制晶体管M131，栅极与所述上拉节点PU连接，第一极与所述下拉节点PD连接，第二极接入第二低电平VGL2；以及，
第二下拉节点控制晶体管M132，栅极与所述下拉控制节点PD_CN连接，第一极与所述高电平输出端VGH连接，第二极与所述下拉节点PD连接；
所述栅极驱动信号输出单元包括：
第一栅极驱动信号输出晶体管M141，栅极与所述上拉节点PU连接，第一极与所述时钟信号输入端CLK连接，第二极与所述栅极驱动信号输出端OUT连接；以及，
第二栅极驱动信号输出晶体管M142，栅极与所述下拉节点PD连接，第一极与所述栅极驱动信号输出端OUT连接，第二极接入第二低电平VGL2；
所述进位信号输出单元包括：
第一进位信号输出晶体管M151，栅极与所述上拉节点PU连接，第一极与时钟信号输入端CLK连接，第二极与所述进位信号输出端O_UN连接；
第二进位信号输出晶体管M152，栅极与所述下拉节点PD连接，第一极与所述进位信号输出端O_UN连接，第二极接入第一低电平VGL1；以及，
第三进位信号输出晶体管M153，栅极与所述复位端RESET连接，第一极与所述进位信号输出端O_UN连接，第二极接入第一低电平VGL1。
在图6所示的移位寄存器单元的具体实施例中，所有的晶体管都为n型晶体管，但是在实际操作时，以上晶体管也可以为p型晶体管，晶体管的类型并不受限制。
如图7所示，本发明如图6所示的移位寄存器单元的具体实施例在工作时，由CLK输入的时钟信号的占空比小于50％；GH输出直流高电平信号，VGL1和VGL2为直流低电平信号；
在第一阶段S1，即输入阶段，输入端INPUT与上一级移位寄存器单元的进位信号输出端连接，此时上一级移位寄存器单元输出的进位信号为高电平，即由输入端INPUT输入的输入信号为高电平，控制MI导通，对C1进行充电，将PU的电位拉高，此时M121和M131打开，通过调整M131的尺寸可以达到将PD放电，将PD的电位拉低，使得M142关闭不再对OUT放电；此时由CLK输入的时钟信号为低电平，M141和M151打开，OUT和O_UN输出低电平，GH输入高电平，通过调整M132的尺寸、M131的尺寸、M122的尺寸和M121的尺寸可以将PD_CN的电位和PD的电位拉低至低电平，保证下阶段的信号稳定输出；
在第二阶段S2，即输出阶段，INPUT输入的输入信号为低电平，MI关断，PU的电位继续保持高电平，使得PD_CN的电位和PD的电位继续保持上阶段的低电平状态，保证栅极驱动信号和进位信号的输出稳定；M141和M151打开，CLK输入的时钟信号变为高电平，由于C1的自举效应，PU的电位继续被拉高，M141和M151打开，使得OUT和O_UN输出高电平；
在第三阶段S3，即复位阶段，RESET输入的复位信号为高电平，GH输出高电平，CLK输入的时钟信号为低电平，INPUT输入的输入信号为低电平，RESET与下一级移位寄存器单元的进位信号输出端连接；
复位信号将M153打开，对O_UN放电，将O_UN输出的进位信号的电位拉低为VGL1，同时复位信号打开MR，对PU放电，将PU的电位拉低并使PU的电位保持为低电平，以关断M141、M151、M131和M121；由于GH输出直流高电平信号，PD_CN的电位和PD的电位被拉高至高电平，以打开M142、M152和MD，对PU、O_UN和OUT放电，将PU的电位、O_UN的电位和OUT的电位，从而使得OUT和O_UN输出低电平；
在第四阶段S4，CLK输入的时钟信号为高电平，此时M141和M151关断，CLK输入的时钟信号无法输出到OUT及O_UN，OUT和O_UN保持上阶段的低电平输出，同时由于PU的电位继续为低电平，PD_CN的电位和PD的电位继续为高电平，使得M142、M152和MD常开，持续对PU、OUT和O_UN放电，保证噪声最小；
在第五阶段S5，CLK输入的时钟信号为低电平，GH输出直流高电平信号，使得PD_CN的电位和PD的电位继续为高电平，保持M142、M152和MD常开，持续对PU、OUT和O_UN放电，保证噪声最小；
之后第四阶段和第五阶段依次重复，一直到INPUT再次输入高电平，再从第一阶段重新开始。
本发明如图6所示的移位寄存器的具体实施例通过进位信号输出单元为下一级移位寄存器单元提供输入信号，采用单独的进位信号输出端O_UN的设计，代替了现有技术中通过栅极驱动信号输出端OUT给下一级移位寄存器单元充电的需要，从而减小了M141的尺寸，进而可以降低GOA(Gate On Array，阵列基板行驱动电路)的功耗。
本发明实施例所述的移位寄存器单元的驱动方法包括：
当上拉节点的电位为第一电平时下拉控制节点控制单元控制所述下拉控制节点的电位为第二电平，当所述上拉节点的电位为第三电平时下拉控制节点控制单元控制所述下拉控制节点与所述第一电平输出端连接；
当所述上拉节点的电位为第一电平时，下拉节点控制单元控制下拉节点的电位为第二电平，当所述下拉控制节点的电位为第一电平时下拉节点控制单元控制下拉节点与所述第一电平输出端连接；
在所述上拉节点和所述下拉节点的控制下，进位信号输出单元控制进位信号输出端输出进位信号，所述进位信号输出端为相邻下一级移位寄存器单元提供输入信号。
本发明实施例所述的移位寄存器单元的方法采用第一电平输出端以持续使下拉节点在非输出阶段内处于第一电平(该第一电平可以控制对上拉节点进行放电去噪的晶体管导通)，从而实现对上拉节点在非输出阶段进行放电，去噪声；本发明实施例所述的移位寄存器单元不仅具有栅极驱动信号输出端，还采用了进位信号输出端，以便通过该进位信号输出端为上一级移位寄存器单元提供复位信号，为下一级移位寄存器单元提供输入信号，可以达成更好充电放电效果；并且本发明实施例所述的移位寄存器单元的驱动方法采用进位信号输出端代替现有技术中通过栅极驱动信号输出端给下一级移位寄存器单元提供输入信号，从而可以减小栅极驱动信号输出单元包括的输出晶体管的尺寸，进而可以降低整个移位寄存器单元的功耗及尺寸，可满足低功耗窄边框产品的需求。
具体的，本发明所述的移位寄存器单元的驱动方法还包括：
在输入阶段，上拉节点控制单元在由输入端接入的输入信号的控制下控制上拉节点的电位为第一电平；
在输出阶段，上拉节点控制单元控制自举拉升所述上拉节点的电位；
在复位阶段，上拉节点控制单元在由复位端接入的复位信号的控制下控制上拉节点的电位为第三电平；
在输出截止保持阶段，上拉节点控制单元控制所述上拉节点的电位维持为第三电平。
具体的，所述当上拉节点的电位为第一电平时下拉控制节点控制单元控制所述下拉控制节点的电位为第二电平，当所述上拉节点的电位为第三电平时下拉控制节点控制单元控制所述下拉控制节点与所述第一电平输出端连接步骤具体包括：
在输入阶段和输出阶段，下拉控制节点控制单元控制所述下拉控制节点的电位为第二电平；
在复位阶段和输出截止保持阶段，下拉控制节点控制单元控制所述下拉控制节点与所述第一电平输出端连接。
具体的，所述当所述上拉节点的电位为第一电平时，下拉节点控制单元控制下拉节点的电位为第二电平，当所述下拉控制节点的电位为第一电平时下拉节点控制单元控制下拉节点与所述第一电平输出端连接步骤包括：
在输入阶段和输出阶段，下拉节点控制单元控制下拉节点的电位为第二电平；
在复位阶段和输出截止保持阶段，下拉节点控制单元控制下拉节点与所述第一电平输出端连接。
具体的，所述在所述上拉节点和所述下拉节点的控制下，进位信号输出单元控制进位信号输出端输出进位信号，所述进位信号输出端为相邻下一级移位寄存器单元提供输入信号步骤包括：
在输入阶段和输出阶段，进位信号输出单元控制进位信号输出端输出时钟信号；
在复位阶段和输出阶段，进位信号输出单元控制进位信号输出端输出第三电平。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元。
本发明实施例所述的示装置包括上述的栅极驱动电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (16)

1.一种移位寄存器单元，其特征在于，包括输入端、复位端、第一电平输出端、进位信号输出端和栅极驱动信号输出端，所述移位寄存器单元还包括：
上拉节点控制单元，与所述输入端、所述复位端和上拉节点连接；
下拉控制节点控制单元，分别与所述第一电平输出端、所述上拉节点和所述下拉控制节点连接，用于当所述上拉节点的电位为第一电平时控制所述下拉控制节点的电位为第二电平，当所述上拉节点的电位为第三电平时控制所述下拉控制节点与所述第一电平输出端连接；
下拉节点控制单元，分别与所述下拉控制节点、所述第一电平输出端、所述上拉节点和下拉节点连接，用于当所述上拉节点的电位为第一电平时控制所述下拉节点的电位为第二电平，当所述下拉控制节点的电位为第一电平时控制所述下拉节点与所述第一电平输出端连接；
栅极驱动信号输出单元，分别与所述上拉节点、所述下拉节点和所述栅极驱动信号输出端连接，用于在所述上拉节点和所述下拉节点的控制下控制所述栅极驱动信号输出端输出栅极驱动信号；以及，
进位信号输出单元，分别与所述进位信号输出端、所述上拉节点和所述下拉节点连接，用于在所述上拉节点和所述下拉节点的控制下控制所述进位信号输出端输出进位信号，所述进位信号输出端为相邻下一级移位寄存器单元提供输入信号。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述进位信号输出单元，还与所述复位端连接，进一步用于在由所述复位端输入的复位信号为第一电平时控制所述进位信号输出端输出第三电平。
3.如权利要求1或2所述的移位寄存器单元，其特征在于，所述下拉控制节点控制单元包括：
第一下拉控制节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极接入第二电平；以及，
第二下拉控制节点控制晶体管，栅极和第一极都与所述第一电平输出端连接，第二极与所述下拉控制节点连接。
4.如权利要求1或2所述的移位寄存器单元，其特征在于，所述下拉节点控制单元包括：
第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入第二电平；以及，
第二下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一电平输出端连接，第二极与所述下拉节点连接。
5.如权利要求1或2所述的移位寄存器单元，其特征在于，所述进位信号输出单元包括：
第一进位信号输出晶体管，栅极与所述上拉节点连接，第一极与时钟信号输入端连接，第二极与所述进位信号输出端连接；以及，
第二进位信号输出晶体管，栅极与所述下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第三电平。
6.如权利要求5所述的移位寄存器单元，其特征在于，所述进位信号输出单元还包括：第三进位信号输出晶体管，栅极与所述复位端连接，第一极与所述进位信号输出端连接，第二极接入第三电平。
7.如权利要求1或2所述的移位寄存器单元，其特征在于，所述栅极驱动信号输出单元还与时钟信号输入端连接；
由所述时钟信号输入端输入的时钟信号的占空比小于0.5；
所述栅极驱动信号输出单元包括：
第一栅极驱动信号输出晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
第二栅极驱动信号输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入第二电平。
8.如权利要求1或2所述的移位寄存器单元，其特征在于，所述栅极驱动信号输出单元还与时钟信号输入端连接；
所述栅极驱动信号输出单元包括：
第一栅极驱动信号输出晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；
第二栅极驱动信号输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入第二电平；以及，
栅极驱动放电晶体管，栅极与所述复位端连接，第一极与所述栅极驱动信号输出端连接，第二极接入第二电平。
9.如权利要求1或2所述的移位寄存器单元，由所述输入端接入输入信号，由所述复位端接入复位信号；
所述上拉节点控制单元，具体用于在输入阶段在所述输入信号的控制下控制所述上拉节点的电位为第一电平，在输出阶段控制自举拉升所述上拉节点的电位，在复位阶段在所述复位信号的控制下控制所述上拉节点的电位为第三电平，并在输出截止保持阶段控制所述上拉节点的电位维持为第三电平。
10.一种移位寄存器单元的驱动方法，用于驱动如权利要求1至9中任一权利要求所述的移位寄存器单元，其特征在于，所述移位寄存器单元的驱动方法包括：
当上拉节点的电位为第一电平时下拉控制节点控制单元控制所述下拉控制节点的电位为第二电平，当所述上拉节点的电位为第三电平时下拉控制节点控制单元控制所述下拉控制节点与所述第一电平输出端连接；
当所述上拉节点的电位为第一电平时，下拉节点控制单元控制下拉节点的电位为第二电平，当所述下拉控制节点的电位为第一电平时下拉节点控制单元控制下拉节点与所述第一电平输出端连接；
在所述上拉节点和所述下拉节点的控制下，进位信号输出单元控制进位信号输出端输出进位信号，所述进位信号输出端为相邻下一级移位寄存器单元提供输入信号。
11.如权利要求10所述的移位寄存器单元的驱动方法，其特征在于，还包括：
在输入阶段，上拉节点控制单元在由输入端接入的输入信号的控制下控制上拉节点的电位为第一电平；
在输出阶段，上拉节点控制单元控制自举拉升所述上拉节点的电位；
在复位阶段，上拉节点控制单元在由复位端接入的复位信号的控制下控制上拉节点的电位为第三电平；
在输出截止保持阶段，上拉节点控制单元控制所述上拉节点的电位维持为第三电平。
12.如权利要求11所述的移位寄存器单元的驱动方法，其特征在于，所述当上拉节点的电位为第一电平时下拉控制节点控制单元控制所述下拉控制节点的电位为第二电平，当所述上拉节点的电位为第三电平时下拉控制节点控制单元控制所述下拉控制节点与所述第一电平输出端连接步骤具体包括：
在输入阶段和输出阶段，下拉控制节点控制单元控制所述下拉控制节点的电位为第二电平；
在复位阶段和输出截止保持阶段，下拉控制节点控制单元控制所述下拉控制节点与所述第一电平输出端连接。
13.如权利要求11所述的移位寄存器单元的驱动方法，其特征在于，所述当所述上拉节点的电位为第一电平时，下拉节点控制单元控制下拉节点的电位为第二电平，当所述下拉控制节点的电位为第一电平时下拉节点控制单元控制下拉节点与所述第一电平输出端连接步骤包括：
在输入阶段和输出阶段，下拉节点控制单元控制下拉节点的电位为第二电平；
在复位阶段和输出截止保持阶段，下拉节点控制单元控制下拉节点与所述第一电平输出端连接。
14.如权利要求11至13中任一权利要求所述的移位寄存器单元的驱动方法，其特征在于，所述在所述上拉节点和所述下拉节点的控制下，进位信号输出单元控制进位信号输出端输出进位信号，所述进位信号输出端为相邻下一级移位寄存器单元提供输入信号步骤包括：
在输入阶段和输出阶段，进位信号输出单元控制进位信号输出端输出时钟信号；
在复位阶段和输出阶段，进位信号输出单元控制进位信号输出端输出第三电平。
15.一种栅极驱动电路，其特征在于，包括多级如权利要求1至9中任一权利要求所述的移位寄存器单元。
16.一种显示装置，其特征在于，包括如权利要求15所述的栅极驱动电路。
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