CN109147641A - 关机残影消除电路、移位寄存器单元和显示装置 - Google Patents

关机残影消除电路、移位寄存器单元和显示装置 Download PDF

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Abstract

本发明提供一种关机残影消除电路、移位寄存器单元和显示装置。所述关机残影消除电路，应用于移位寄存器单元，所述移位寄存器单元包括栅极驱动信号输出端，所述关机残影消除电路包括放电控制端、关机放电电路和放电电压端；所述关机放电电路用于在所述放电控制端输入的信号的控制下，在显示时间段控制所述栅极驱动信号输出端与所述放电电压端之间断开，并在关机时间段控制所述栅极驱动信号输出端与所述放电电压端之间连通；所述放电电压端用于在关机时间段输出放电电压。本发明能在关机时充分释放像素内的残留的电荷，消除关机残影现象。

Description

关机残影消除电路、移位寄存器单元和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种关机残影消除电路、移位寄存器单元和显示装置。
背景技术
现有的显示屏在关机时，移位寄存器单元的栅极驱动电路与低电压端连接，从而使得相应的栅极驱动信号的不能使得像素电路包括的相应的薄膜晶体管充分开启，从而不能充分释放像素内的残留的电荷，会出现关机残影现象。
发明内容
本发明的主要目的在于提供一种关机残影消除电路、移位寄存器单元和显示装置，解决现有技术中无法在关机时向栅极驱动信号输出端提供足够大的放电电压，从而产生关机残影的问题。
为了达到上述目的，本发明提供了一种关机残影消除电路，应用于移位寄存器单元，所述移位寄存器单元包括栅极驱动信号输出端，所述关机残影消除电路包括放电控制端、关机放电电路和放电电压端；
所述关机放电电路用于在所述放电控制端输入的信号的控制下，在显示时间段控制所述栅极驱动信号输出端与所述放电电压端之间断开，并在关机时间段控制所述栅极驱动信号输出端与所述放电电压端之间连通；
所述放电电压端用于在关机时间段输出放电电压。
实施时，与所述栅极驱动信号输出端连接的像素电路包括的薄膜晶体管为n型晶体管，所述放电电压的电压值为正；或者，
所述薄膜晶体管为p型晶体管，所述放电电压的电压值为负。
实施时，所述放电电压的绝对值大于或等于22V。
实施时，所述关机放电电路包括放电晶体管；
所述放电晶体管的栅极与所述放电控制端连接，所述放电晶体管的第一极与所述放电电压端连接，所述放电晶体管的第二极与所述栅极驱动信号输出端连接。
实施时，所述放电电压端包括第一放电电压端和第二放电电压端；
所述关机放电电路包括第一放电晶体管和第二放电晶体管；
所述第一放电晶体管的控制极与所述放电控制端连接，所述第一放电晶体管的第一极与所述第一放电电压端连接，所述第一放电晶体管的第二极与所述栅极驱动信号输出端连接；
所述第二放电晶体管的控制极与所述放电控制端连接，所述第二放电晶体管的第一极与所述栅极驱动信号输出端连接，所述第二放电晶体管的第二极与所述第二放电电压端连接。
实施时，所述放电电压端包括时钟信号输入端；
所述关机放电电路包括放电晶体管；
所述放电晶体管的控制极与所述放电控制端连接，所述放电晶体管的第一极与所述时钟信号输入端连接，所述放电晶体管的第二极与所述栅极驱动信号输出端连接。
本发明还提供了一种移位寄存器单元，包括上述的关机残影消除电路。
实施时，本发明所述的移位寄存器单元还包括栅极驱动信号输出端、上拉节点控制电路、下拉节点控制电路、输出电路和输出复位电路；
所述输出复位电路分别与下拉节点、所述栅极驱动信号输出端和第一电压端连接，用于在所述下拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第一电压端连通；
所述上拉节点控制电路分别与输入端、起始复位端、上拉节点、下拉节点、上拉复位端和第二电压端连接，用于在输入信号、起始复位信号、所述下拉节点的电位和上拉复位信号的控制下，控制所述上拉节点的电位；所述输入端用于输入所述输入信号，所述起始复位端用于输入所述起始复位信号，所述上拉复位端用于输入所述上拉复位信号；
所述下拉节点控制电路分别与第一电源电压端、所述上拉节点、所述下拉节点和所述第二电压端连接，用于在所述上拉节点的电位的控制下，控制所述下拉节点的电位；
所述输出电路分别与所述上拉节点、所述栅极驱动信号输出端和时钟信号输入端连接，用于在所述上拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述时钟信号输入端连通；
所述关机残影消除电路中的放电控制端包括所述第一电压端，所述关机残影消除电路中的放电电压端包括所述第一电源电压端或所述时钟信号输入端。
实施时，所述下拉节点控制电路包括第一下拉控制子电路和第二下拉控制子电路，所述第一电源电压端包括第二电源电压端和第三电源电压端；所述下拉节点包括第一下拉节点和第二下拉节点；
所述第一下拉控制子电路分别与所述第一下拉节点、所述上拉节点、所述第二电源电压端和所述第二电压端连接，用于在所述上拉节点的电位的控制下，控制所述第一下拉节点的电位；
所述第二下拉控制子电路分别与所述第二下拉节点、所述上拉节点、所述第三电源电压端和所述第二电压端连接，用于在所述上拉节点的电位的控制下，控制所述第二下拉节点的电位。
实施时，所述第一下拉控制子电路包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管；
所述第一下拉控制晶体管的控制极和所述第一下拉控制晶体管的第一极都与所述第二电源电压端连接；
所述第二下拉控制晶体管的控制极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述第二电压端连接，所述第二下拉控制晶体管的第二极与所述第一下拉控制晶体管的第二极连接；
所述第三下拉控制晶体管的控制极与所述第一下拉控制晶体管的第二极连接，所述第三下拉控制晶体管的第一极与所述第二电源电压端连接；
所述第四下拉控制晶体管的控制极与所述上拉节点连接，所述第四下拉控制晶体管的第一极与所述第三下拉控制晶体管的第二极连接，所述第四下拉控制晶体管的第二极与所述第二电压端连接。
实施时，所述第二下拉控制子电路包括第五下拉控制晶体管、第六下拉控制晶体管、第七下拉控制晶体管和第八下拉控制晶体管；
所述第五下拉控制晶体管的控制极和所述第五下拉控制晶体管的第一极都与所述第三电源电压端连接；
所述第六下拉控制晶体管的控制极与所述上拉节点连接，所述第六下拉控制晶体管的第一极与所述第二电压端连接，所述第六下拉控制晶体管的第二极与所述第五下拉控制晶体管的第二极连接；
所述第七下拉控制晶体管的控制极与所述第五下拉控制晶体管的第二极连接，所述第七下拉控制晶体管的第一极与所述第三电源电压端连接；
所述第八下拉控制晶体管的控制极与所述上拉节点连接，所述第八下拉控制晶体管的第一极与所述第七下拉控制晶体管的第二极连接，所述第八下拉控制晶体管的第二极与所述第二电压端连接。
实施时，所述输出复位电路包括第一输出复位晶体管和第二输出复位晶体管；
所述第一输出复位晶体管的控制极与所述第一下拉节点连接，所述第一输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一输出复位晶体管的第二极与所述第一电压端连接；
所述第二输出复位晶体管的控制极与所述第二下拉节点连接，所述第二输出复位晶体管的第一极与所述第一电压端连接，所述第二输出复位晶体管的第二极与所述栅极驱动信号输出端连接。
实施时，所述输出电路包括输出晶体管和存储电容；
所述输出晶体管的控制极与所述上拉节点连接，所述输出晶体管的第一极与所述时钟信号输入端连接，所述输出晶体管的第二极与所述栅极驱动信号输出端连接；
所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述栅极驱动信号输出端连接。
实施时，所述上拉节点控制电路包括第一上拉控制晶体管、第二上拉控制晶体管、第三上拉控制晶体管、第四上拉控制晶体管和第五上拉控制晶体管；
所述第一上拉控制晶体管的控制极和所述第一上拉控制晶体管的第一极与所述输入端连接，所述第一上拉控制晶体管的第二极与所述上拉节点连接；
所述第二上拉控制晶体管的控制极与所述起始复位端连接，所述第二上拉控制晶体管的第一极与所述上拉节点连接，所述第二上拉控制晶体管的第二极与所述第二电压端连接；
所述第三上拉控制晶体管的控制极与所述第一下拉节点连接，所述第三上拉控制晶体管的第一极与所述第二电压端连接，所述第三上拉控制晶体管的第二极与所述上拉节点连接；
所述第四上拉控制晶体管的控制极与所述第二下拉节点连接，所述第四上拉控制晶体管的第一极与所述上拉节点连接，所述第四上拉控制晶体管的第二极与所述第二电压端连接；
所述第五上拉控制晶体管的控制极与所述上拉复位端连接，所述第五上拉控制晶体管的第一极与所述上拉节点连接，所述第五上拉控制晶体管的第二极与所述第二电压端连接。
实施时，所述移位寄存器单元还包括复位电路；
所述复位电路分别与所述上拉节点、所述第一下拉节点、所述第二下拉节点、所述第一电源电压端和所述时钟信号输入端连接，用于在所述上拉节点的电位、所述第一下拉节点的电位和所述第二下拉节点的电位的控制下，控制所述时钟信号输入端与所述第二电压端连通。
实施时，所述复位电路包括第一复位晶体管、第二复位晶体管和第三复位晶体管；
所述第一复位晶体管的控制极与所述上拉节点连接，所述第一复位晶体管的第一极与所述时钟信号输入端连接；
所述第二复位晶体管的控制极与所述第一下拉节点连接，所述第二复位晶体管的第一极与所述第一复位晶体管的第二极连接，所述第二复位晶体管的第二极与所述第二电压端连接；
所述第三复位晶体管的控制极与所述第二下拉节点连接，所述第三复位晶体管的第一极与所述第二电压端连接，所述第三复位晶体管的第二极与所述第一复位晶体管的第二极连接。
本发明还提供了一种显示装置，包括栅极驱动电路，所述栅极驱动电路包括多个上述的移位寄存器单元。
与现有技术相比，本发明所述的关机残影消除电路、移位寄存器单元和显示装置增设了关机放电电路，在显示时间段所述关机放电电路控制断开所述栅极驱动信号输出端与放电电压端之间的连接，以不影响正常显示，在关机时间段所述关机放电电路控制导通所述栅极驱动信号输出端与放电电压端之间的连接，以充分释放像素内的残留的电荷，消除关机残影现象。
附图说明
图1是本发明实施例所述的关机残影消除电路的结构图；
图2是本发明所述的关机残影消除电路的第一具体实施例的电路图；
图3是本发明所述的关机残影消除电路的第一具体实施例的工作时序图；
图4是本发明所述的关机残影消除电路的第二具体实施例的电路图；
图5是本发明所述的移位寄存器单元的第一具体实施例的结构图；
图6是本发明所述的移位寄存器单元的第二具体实施例的电路图；
图7是本发明所述的移位寄存器单元的第三具体实施例的电路图；
图8是本发明所述的移位寄存器单元的第三具体实施例在显示时间段的工作时序图；
图9是本发明所述的移位寄存器单元的第三具体实施例在关机时间段的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
本发明实施例所述的关机残影消除电路，应用于移位寄存器单元，如图1所示，所述移位寄存器单元包括栅极驱动信号输出端GOUT，所述关机残影消除电路包括放电控制端Ctrl、关机放电电路10和放电电压端DV；
所述关机放电电路10用于在所述放电控制端Ctrl输入的信号的控制下，在显示时间段控制所述栅极驱动信号输出端GOUT与所述放电电压端DV之间断开，并在关机时间段控制所述栅极驱动信号输出端GOUT与所述放电电压端DV之间连通；
所述放电电压端DV用于在关机时间段输出放电电压。
在具体实施时，所述放电电压为能够使得显示面板包括的栅极与所述栅极驱动信号输出端连接的薄膜晶体管充分开启的电压，以能够在关机时间段完全释放掉像素内的电荷残留，解决残影问题。
在实际操作时，所述放电电压的绝对值大于或等于22V，但不以此为限，可以根据实际需要设置放电电压的值。
本发明实施例所述的关机残影消除电路增设了关机放电电路，在显示时间段所述关机放电电路控制断开所述栅极驱动信号输出端与放电电压端之间的连接，以不影响正常显示，在关机时间段所述关机放电电路控制导通所述栅极驱动信号输出端与放电电压端之间的连接，以充分释放像素内的残留的电荷。
在具体实施时，所述放电控制端用于在显示时间段向所述关机放电电路输入无效电压，在关机时间段向所述关机放电电路输入有效电压。
所述有效电压是使得关机放电电路中的晶体管打开的电压，所述无效电压是使得关机放电电路中的晶体管关断的电压。
例如，当所述关机放电电路中的晶体管为n型晶体管时，所述有效电压可以为高电压，所述无效电压可以为低电压；当所述关机放电电路中的晶体管为p型晶体管时，所述有效电压可以为低电压，所述无效电压可以为高电压。
在实际操作时，与所述栅极驱动信号输出端连接的像素电路包括的薄膜晶体管为n型晶体管，所述放电电压的电压值可以为正；或者，
所述薄膜晶体管为p型晶体管，所述放电电压的电压值为负。
根据一种具体实施方式，所述关机放电电路可以包括放电晶体管；
所述放电晶体管的栅极与所述放电控制端连接，所述放电晶体管的第一极与所述放电电压端连接，所述放电晶体管的第二极与所述栅极驱动信号输出端连接。
根据另一种具体实施方式，所述放电电压端包括第一放电电压端和第二放电电压端；
所述关机放电电路包括第一放电晶体管和第二放电晶体管；
所述第一放电晶体管的控制极与所述放电控制端连接，所述第一放电晶体管的第一极与所述第一放电电压端连接，所述第一放电晶体管的第二极与所述栅极驱动信号输出端连接；
所述第二放电晶体管的控制极与所述放电控制端连接，所述第二放电晶体管的第一极与所述栅极驱动信号输出端连接，所述第二放电晶体管的第二极与所述第二放电电压端连接。
根据又一种具体实施方式，所述放电电压端包括时钟信号输入端；
所述关机放电电路包括放电晶体管；
所述放电晶体管的控制极与所述放电控制端连接，所述放电晶体管的第一极与所述时钟信号输入端连接，所述放电晶体管的第二极与所述栅极驱动信号输出端连接。
下面通过两个具体实施例来说明本发明所述的关机残影消除电路。
如图2所示，本发明所述的关机残影消除电路的第一具体实施例应用于移位寄存器单元，所述关机残影消除电路的第一具体实施例包括关机放电电路；
所述移位寄存器单元包括栅极驱动信号输出端GOUT、第一电压端V1，输入第一控制电压VDDO的第一控制电压端，以及输入第二控制电压VDDE的第二控制电压端；
在图2所示的关机残影消除电路的第一具体实施例中，以所述第一电压端V1作为放电控制端，而所述放电电压端包括第一控制电压端和第二控制电压端；
所述关机放电电路包括第一放电晶体管T20和第二放电晶体管T21；
T20的栅极与所述第一电压端V1连接，T20的漏极与所述第一控制电压端连接，T20的源极与所述栅极驱动信号输出端GOUT连接；
T21的栅极与所述第一电压端V1连接，T21的漏极与所述栅极驱动信号输出端GOUT连接，T21的源极与所述第二控制电压端连接；
T20和T21都为n型晶体管，但不以此为限。
如图2所示的关机残影消除电路的第一具体实施例在工作时，
如图3所示，在显示时间段S1，V1输入的第一电压为-5V，T20和T21都关断，从而不影响正常显示；
在所述显示时间段S1，VDDO交替输出12V、0V，VDDE交替为0V、12V；当VDDO为12V时，VDDE为0V；当VDDE为12V时，VDDO为0V；
在关机时间段S2，V1输入的所述第一电压被拉高为12V，T20和T21都打开，此时VDDO和VDDE都被拉升到25V以上，以使得在关机时GOUT输出的栅极驱动信号的电位在25V以上，能够完全释放掉像素内残留的电荷，解决关机残影问题。
如图4所示，本发明所述的关机残影消除电路的第二具体实施例应用于移位寄存器单元，所述关机残影消除电路的第二具体实施例包括关机放电电路；
所述移位寄存器单元包括栅极驱动信号输出端GOUT、第一电压端V1和输入时钟信号CLK的时钟信号输入端；
在图4所示的关机残影消除电路的第二具体实施例中，以所述第一电压端V1作为放电控制端，以所述时钟信号输入端作为放电电压端；
所述关机放电电路包括放电晶体管TD；
TD的栅极与所述第一电压端V1连接，TD的漏极与所述时钟信号输入端连接，TD的源极与所述栅极驱动信号输出端GOUT连接；
TD为n型晶体管，但不以此为限。
如图4所示的关机残影消除电路的第二具体实施例在工作时，
在显示时间段，V1输入的第一电压为-5V，TD关断，从而不影响正常显示；CLK间隔为高电平、低电平；
在关机时间段，V1输入的第一电压被拉高为12V，TD打开，此时CLK被拉升到25V以上，以使得在关机时GOUT输出的栅极驱动信号的电位在25V以上，能够完全释放掉像素内残留的电荷，解决关机残影问题。
本发明实施例所述的移位寄存器单元包括上述的关机残影消除电路。
具体的，本发明所述的移位寄存器单元还可以包括栅极驱动信号输出端、上拉节点控制电路、下拉节点控制电路、输出电路和输出复位电路；
所述输出复位电路分别与下拉节点、所述栅极驱动信号输出端和第一电压端连接，用于在所述下拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第一电压端连通；
所述上拉节点控制电路分别与输入端、起始复位端、上拉节点、下拉节点、上拉复位端和第二电压端连接，用于在输入信号、所述下拉节点的电位和上拉复位信号的控制下，控制所述上拉节点的电位；所述输入端用于输入所述输入信号，所述上拉复位端用于输入所述上拉复位信号；
所述下拉节点控制电路分别与第一电源电压端、所述上拉节点、所述下拉节点和所述第二电压端连接，用于在所述上拉节点的电位的控制下，控制所述下拉节点的电位；
所述输出电路分别与所述上拉节点、所述栅极驱动信号输出端和时钟信号输入端连接，用于在所述上拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述时钟信号输入端连通；
所述关机残影消除电路中的放电控制端包括所述第一电压端，所述关机残影消除电路中的放电电压端包括所述第一电源电压端或所述时钟信号输入端。
在具体实施时，当所述关机残影消除电路包括的关机放电电路为n型晶体管时，在显示时间段，所述第一电压端可以输入低电压，在关机时间段，所述第一电压端输入的第一电压被拉升为高电压，所述第一电源电压端可以为高电压端，但不以此为限。
在实际操作时，所述第二电压端可以为低电平端，但不以此为限。
如图5所示，本发明所述的移位寄存器单元的第一具体实施例包括关机残影消除电路、栅极驱动信号输出端GOUT、上拉节点控制电路51、下拉节点控制电路52、输出电路53和输出复位电路54；
所述关机残影消除电路包括放电控制端、关机放电电路10和放电电压端；
所述输出复位电路54分别与下拉节点PD、所述栅极驱动信号输出端GOUT和第一电压端V1连接，用于在所述下拉节点PD的电位的控制下，控制所述栅极驱动信号输出端GOUT与所述第一电压端V1连通；
所述上拉节点控制电路51分别与输入端STV1、起始复位端STV0、上拉节点PU、下拉节点PU、上拉复位端Reset_PU和第二电压端V2连接，用于在输入信号、起始复位信号、所述下拉节点PD的电位和上拉复位信号的控制下，控制所述上拉节点PU的电位；所述输入端STV1用于输入所述输入信号，所述起始复位端STV0用于输入所述起始复位信号，所述上拉复位端Reset_PU用于输入所述上拉复位信号；
所述下拉节点控制电路52分别与第一电源电压端VT1、所述上拉节点PU、所述下拉节点PD和所述第二电压端V2连接，用于在所述上拉节点PU的电位的控制下，控制所述下拉节点PD的电位；
所述输出电路53分别与所述上拉节点PU、所述栅极驱动信号输出端GOUT和时钟信号输入端连接，用于在所述上拉节点PU的电位的控制下，控制所述栅极驱动信号输出端GOUT与所述时钟信号输入端连通；所述时钟信号输入端用于输入时钟信号CLK；
所述第一电压端V1复用为所述放电控制端，所述第一电源电压端VT1复用为所述放电电压端；
所述关机放电电路10用于在所述第一电压端V1输入的信号的控制下，在显示时间段控制所述栅极驱动信号输出端GOUT与所述第一电源电压端VT1之间断开，并在关机时间段控制所述栅极驱动信号输出端GOUT与所述第一电源电压端VT1之间连通。
在实际操作时，所述第二电压端可以为低电平端，但不以此为限。
本发明所述的移位寄存器单元的第一具体实施例在工作时，当所述关机放电电路10包括的放电晶体管为n型晶体管，并显示面板中的像素电路包括的薄膜晶体管也为n型晶体管时，在显示时间段，V1可以输入低电压，以使得所述放电晶体管关断，从而不影响正常显示，在关机时间段，V1输入的第一电压被拉升为高电压，从而使得所述放电晶体管打开，使得GOUT与VT1之间连通，VT1输入的第一电源电压被拉升为25V以上，以使得GOUT输出的栅极驱动信号的电位为25V以上，能过充分释放像素中残留的电荷。
在具体实施时，也可以复用时钟信号输入端为放电电压端。
具体的，在本发明所述的移位寄存器单元的第二具体实施例中，在本发明所述的移位寄存器单元的第一具体实施例的基础上，如图6所示，所述下拉节点控制电路52可以包括第一下拉控制子电路521和第二下拉控制子电路522，所述第一电源电压端可以包括第二电源电压端VT2和第三电源电压端VT3；所述下拉节点包括第一下拉节点PD1和第二下拉节点PD2；
所述第一下拉控制子电路521分别与所述第一下拉节点PD1、所述上拉节点PU、所述第二电源电压端VT2和所述第二电压端V2连接，用于在所述上拉节点PU的电位的控制下，控制所述第一下拉节点PD1的电位；
所述第二下拉控制子电路522分别与所述第二下拉节点PD2、所述上拉节点PU、所述第三电源电压端VT3和所述第二电压端V2连接，用于在所述上拉节点PU的电位的控制下，控制所述第二下拉节点PD2的电位；
所述关机放电电路10分别与所述第二电源电压端VT2、所述第三电源电压端VT3、所述第一电压端V1和所述栅极驱动信号输出端GOUT连接，用于在关机时间段，在所述第一电源端V1的控制下，导通所述栅极驱动信号输出端GOUT与所述第二电源电压端VT2之间的连接，并导通所述栅极驱动信号输出端GOUT与所述第三电源电压端VT3之间的连接。
在具体实施时，所述第一下拉控制子电路可以包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管；
所述第一下拉控制晶体管的控制极和所述第一下拉控制晶体管的第一极都与所述第二电源电压端连接；
所述第二下拉控制晶体管的控制极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述第二电压端连接，所述第二下拉控制晶体管的第二极与所述第一下拉控制晶体管的第二极连接；
所述第三下拉控制晶体管的控制极与所述第一下拉控制晶体管的第二极连接，所述第三下拉控制晶体管的第一极与所述第二电源电压端连接；
所述第四下拉控制晶体管的控制极与所述上拉节点连接，所述第四下拉控制晶体管的第一极与所述第三下拉控制晶体管的第二极连接，所述第四下拉控制晶体管的第二极与所述第二电压端连接。
在具体实施时，所述第二下拉控制子电路可以包括第五下拉控制晶体管、第六下拉控制晶体管、第七下拉控制晶体管和第八下拉控制晶体管；
所述第五下拉控制晶体管的控制极和所述第五下拉控制晶体管的第一极都与所述第三电源电压端连接；
所述第六下拉控制晶体管的控制极与所述上拉节点连接，所述第六下拉控制晶体管的第一极与所述第二电压端连接，所述第六下拉控制晶体管的第二极与所述第五下拉控制晶体管的第二极连接；
所述第七下拉控制晶体管的控制极与所述第五下拉控制晶体管的第二极连接，所述第七下拉控制晶体管的第一极与所述第三电源电压端连接；
所述第八下拉控制晶体管的控制极与所述上拉节点连接，所述第八下拉控制晶体管的第一极与所述第七下拉控制晶体管的第二极连接，所述第八下拉控制晶体管的第二极与所述第二电压端连接。
在具体实施时，所述输出复位电路可以包括第一输出复位晶体管和第二输出复位晶体管；
所述第一输出复位晶体管的控制极与所述第一下拉节点连接，所述第一输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一输出复位晶体管的第二极与所述第一电压端连接；
所述第二输出复位晶体管的控制极与所述第二下拉节点连接，所述第二输出复位晶体管的第一极与所述第一电压端连接，所述第二输出复位晶体管的第二极与所述栅极驱动信号输出端连接。
在具体实施时，所述输出电路可以包括输出晶体管和存储电容；
所述输出晶体管的控制极与所述上拉节点连接，所述输出晶体管的第一极与所述时钟信号输入端连接，所述输出晶体管的第二极与所述栅极驱动信号输出端连接。
在具体实施时，所述上拉节点控制电路可以包括第一上拉控制晶体管、第二上拉控制晶体管、第三上拉控制晶体管、第四上拉控制晶体管和第五上拉控制晶体管；
所述第一上拉控制晶体管的控制极和所述第一上拉控制晶体管的第一极与所述输入端连接，所述第一上拉控制晶体管的第二极与所述上拉节点连接；
所述第二上拉控制晶体管的控制极与所述起始复位端连接，所述第二上拉控制晶体管的第一极与所述上拉节点连接，所述第二上拉控制晶体管的第二极与所述第二电压端连接；
所述第三上拉控制晶体管的控制极与所述第一下拉节点连接，所述第三上拉控制晶体管的第一极与所述第二电压端连接，所述第三上拉控制晶体管的第二极与所述上拉节点连接；
所述第四上拉控制晶体管的控制端与所述第二下拉节点连接，所述第四上拉控制晶体管的第一极与所述上拉节点连接，所述第四上拉控制晶体管的第二极与所述第二电压端连接；
所述第五上拉控制晶体管的控制极与所述上拉复位端连接，所述第五上拉控制晶体管的第一极与所述上拉节点连接，所述第五上拉控制晶体管的第二极与所述第二电压端连接。
在实际操作时，本发明实施例所述的移位寄存器单元还可以包括复位电路；
所述复位电路分别与所述上拉节点、所述第一下拉节点、所述第二下拉节点、所述第一电源电压端和所述时钟信号输入端连接，用于在所述上拉节点的电位、所述第一下拉节点的电位和所述第二下拉节点的电位的控制下，控制所述时钟信号输入端与所述第二电压端连通。
具体的，所述复位电路可以包括第一复位晶体管、第二复位晶体管和第三复位晶体管；
所述第一复位晶体管的控制极与所述上拉节点连接，所述第一复位晶体管的第一极与所述时钟信号输入端连接；
所述第二复位晶体管的控制极与所述第一下拉节点连接，所述第二复位晶体管的第一极与所述第一复位晶体管的第二极连接，所述第二复位晶体管的第二极与所述第二电压端连接；
所述第三复位晶体管的控制极与所述第二下拉节点连接，所述第三复位晶体管的第一极与所述第二电压端连接，所述第三复位晶体管的第二极与所述第一复位晶体管的第二极连接。
如图7所示，本发明所述的移位寄存器单元的第三具体实施例包括关机残影消除电路、栅极驱动信号输出端GOUT、上拉节点控制电路、下拉节点控制电路、输出电路、输出复位电路和复位电路；
所述关机残影消除电路包括放电控制端、关机放电电路10和放电电压端；
所述下拉节点控制电路包括第一下拉控制子电路和第二下拉控制子电路；
所述第一下拉控制子电路包括第一下拉控制晶体管T4、第二下拉控制晶体管T10、第三下拉控制晶体管T5和第四下拉控制晶体管T11；
所述第一下拉控制晶体管T4的栅极和所述第一下拉控制晶体管T4的漏极都与第一控制电压端连接；所述第一控制电压端用于输入第一控制电压VDDO；
所述第二下拉控制晶体管T10的栅极与上拉节点PU连接，所述第二下拉控制晶体管T10的漏极与低电平端连接；所述第二下拉控制晶体管T10的源极与所述第一下拉控制晶体管T4的源极连接；
所述第三下拉控制晶体管T5的栅极与所述第一下拉控制晶体管T4的源极连接，所述第三下拉控制晶体管T5的漏极与所述第一控制电压端连接；
所述第四下拉控制晶体管T6的栅极与所述上拉节点PU连接，所述第四下拉控制晶体管T6的漏极与所述第三下拉控制晶体管T5的源极连接，所述第四下拉控制晶体管T6的源极与所述低电平端连接；
所述低电平端用于输入低电平VSS；
所述第二下拉控制子电路包括第五下拉控制晶体管T6、第六下拉控制晶体管T12、第七下拉控制晶体管T7和第八下拉控制晶体管T13；
所述第五下拉控制晶体管T6的栅极和所述第五下拉控制晶体管T6的漏极都与第二控制电压端连接；所述第二控制电压端用于输入第二控制电压VDDE；
所述第六下拉控制晶体管T12的栅极与所述上拉节点PU连接，所述第六下拉控制晶体管T12的漏极与所述低电平端连接，所述第六下拉控制晶体管T12的源极与所述第五下拉控制晶体管T6的源极连接；
所述第七下拉控制晶体管T7的栅极与所述第五下拉控制晶体管T7的源极连接，所述第七下拉控制晶体管T7的漏极与所述第二控制电压端连接；
所述第八下拉控制晶体管T13的栅极与所述上拉节点PU连接，所述第八下拉控制晶体管T13的漏极与所述第七下拉控制晶体管T7的源极连接，所述第八下拉控制晶体管T13的源极与所述低电平端连接；
所述输出复位电路包括第一输出复位晶体管T16和第二输出复位晶体管
T17；
所述第一输出复位晶体管T16的栅极与第一下拉节点PD1连接，所述第一输出复位晶体管T16的漏极与所述栅极驱动信号输出端GOUT连接，所述第一输出复位晶体管T6的源极与所述第一电压端V1连接；
所述第二输出复位晶体管T17的栅极与所述第二下拉节点PD2连接，所述第二输出复位晶体管T17的漏极与所述第一电压端V1连接，所述第二输出复位晶体管T17的源极与所述栅极驱动信号输出端GOUT连接；
所述输出电路包括输出晶体管T19和存储电容C；
所述输出晶体管T19的栅极与所述上拉节点PU连接，所述输出晶体管T19的漏极与所述时钟信号输入端连接，所述输出晶体管T19的源极与所述栅极驱动信号输出端GOUT连接；所述时钟信号输入端用于输入时钟信号CLK；
所述存储电容C的第一端与所述上拉节点PU连接，所述存储电容C的第二端与所述栅极驱动信号输出端GOUT连接；
所述上拉节点控制电路包括第一上拉控制晶体管T1、第二上拉控制晶体管T2、第三上拉控制晶体管T9、第四上拉控制晶体管T8和第五上拉控制晶体管T3；
所述第一上拉控制晶体管T1的栅极和所述第一上拉控制晶体管T1的漏极与输入端STV1连接，所述第一上拉控制晶体管T1的源极与所述上拉节点PU连接；
所述第二上拉控制晶体管T2的栅极与所述起始复位端STV0连接，所述第二上拉控制晶体管T2的漏极与所述上拉节点PU连接，所述第二上拉控制晶体管T2的源极与所述低电平端连接；
所述第三上拉控制晶体管T9的栅极与所述第一下拉节点PD1连接，所述第三上拉控制晶体管T9的漏极与所述低电平端连接，所述第三上拉控制晶体管T9的源极与所述上拉节点PU连接；
所述第四上拉控制晶体管T8的栅极与所述第二下拉节点PD2连接，所述第四上拉控制晶体管T8的漏极与所述上拉节点PU连接，所述第四上拉控制晶体管T8的源极与所述低电平端连接；
所述第五上拉控制晶体管T3的栅极与所述上拉复位端Reset_PU连接，所述第五上拉控制晶体管T3的漏极与所述上拉节点PU连接，所述第五上拉控制晶体管T3的源极与所述低电平端连接；
所述复位电路包括第一复位晶体管T18、第二复位晶体管T14和第三复位晶体管T15；
所述第一复位晶体管T18的栅极与所述上拉节点PU连接，所述第一复位晶体管T18的漏极与所述时钟信号输入端连接；
所述第二复位晶体管T14的栅极与所述第一下拉节点PD1连接，所述第二复位晶体管T14的漏极与所述第一复位晶体管T18的源极连接，所述第二复位晶体管T14的源极与所述低电平端连接；
所述第三复位晶体管T15的栅极与所述第二下拉节点PD2连接，所述第三复位晶体管的漏极与所述低电平端连接，所述第三复位晶体管T15的源极与所述第一复位晶体管T18的源极连接；
所述关机放电电路10包括第一放电晶体管T20和第二放电晶体管T21；
T20的栅极与所述第一电压端V1连接，T20的漏极与所述第一控制电压端连接，T20的源极与所述栅极驱动信号输出端GOUT连接；
T21的栅极与所述第一电压端V1连接，T21的漏极与所述栅极驱动信号输出端GOUT连接，T21的源极与所述第二控制电压端连接。
在图7所示的移位寄存器单元的第三具体实施例中，所有的晶体管都为n型晶体管，但不以此为限。
在图7所示的移位寄存器单元的第三具体实施例中，第一电源电压端包括第二电源电压端和第三电源电压端，第二电源电压端为第一控制电压端，第三电源电压端为第二控制电压端，第一电压端V1复用为放电控制端，第二电压端为输入低电平VSS的低电平端。
本发明如图7所示的移位寄存器单元的第三具体实施例在工作时，在显示时间段，所述第一电压端V1输入低电压VGL，VGL可以为-5V，但不以此为限；
在关机时间段，所述第一电压端V1输入的第一电压被拉升为12V以上，并VDDO和VDDE被拉升为25V以上，以使得T20和T21都打开，GOUT输出的栅极驱动信号的电位为25V以上，保证显示面板的有效显示区中的薄膜晶体管的栅极开启电压足够大，从而能完全释放掉像素内的电荷残留，解决残影问题。
本发明如图7所示的移位寄存器单元的第三具体实施例在工作时，在显示时间段，如图8所示，
在显示时间段包括的起始阶段S11，STV0输入高电平，V1输入低电压VGL，T2打开，PU的电位拉高，T19开启，由于此时CLK为低电平，则GOUT输出低电平；在S11，由于PU的电位为高电平，则T10和T11都打开，以将PD1的电位拉低，并T12和T13都打开，以将PD2的电位拉低；
在显示时间段包括的输入阶段S12，STV1输入高电平，V1输入低电压VGL，T1打开，PU的电位拉高，PD1的电位和PD2的电位均被拉低，T16和T17关闭，TG19开启，CLK为高电平，GOUT输出高电平；在S12，由于PU的电位为高电平，则T10和T11都打开，以将PD1的电位拉低，并T12和T13都打开，以将PD2的电位拉低；
在显示时间段包括的复位阶段S13，Reset_PU输入高电平，以将PU的电位拉低，使得T19关断，并此时VDDO为高电压，VDDE为低电压，以使得PD1的电位为高电压，PD2的电位为低电压，T16打开，V1输入低电压VGL，从而使得GOUT输出低电压VGL；
在显示时间段包括的输出截止保持阶段S14，V1输入低电压VGL，VDDE交替为高电压、低电压，VDDO交替为低电压、高电压，PD2的电位、PD1的电位交替为高电平，T17、T16交替打开，以使得GOUT输出低电平VGL，并T8、T9交替打开，以使得PU的电位为低电平。
本发明如图7所示的移位寄存器单元的第三具体实施例在工作时，在显示时间段，如图9所示，
在关机时间段S2，V1输入的第一电压被拉高为12V，VDDO和VDDE被拉高为25V以上，T20和T21都打开，以使得GOUT输出的栅极驱动信号的电位在25V以上。
在实际操作时，在所述关机时间段S2，CLK的电位也被拉升为25V以上，因此在本发明实施例中，也可以复用时钟信号输入端作为放电电压端。
当复用时钟信号输入端作为放电电压端时，可以仅采用一个放电晶体管即可实现关机残影消除，并且时钟信号线的负载较小。
本发明实施例所述的显示装置包括上述的栅极驱动电路；所述栅极驱动电路包括多个上述的移位寄存器单元。
所述显示装置例如可以为：电子纸、OLED(Organic Light-Emitting Diode，有机发光二极管)显示装置、手机、平板电脑、电视机、显示器、笔记本电脑、数码向框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (17)

1.一种关机残影消除电路，应用于移位寄存器单元，所述移位寄存器单元包括栅极驱动信号输出端，其特征在于，所述关机残影消除电路包括放电控制端、关机放电电路和放电电压端；
所述关机放电电路用于在所述放电控制端输入的信号的控制下，在显示时间段控制所述栅极驱动信号输出端与所述放电电压端之间断开，并在关机时间段控制所述栅极驱动信号输出端与所述放电电压端之间连通；
所述放电电压端用于在关机时间段输出放电电压。
2.如权利要求1所述的关机残影消除电路，其特征在于，与所述栅极驱动信号输出端连接的像素电路包括的薄膜晶体管为n型晶体管，所述放电电压的电压值为正；或者，
所述薄膜晶体管为p型晶体管，所述放电电压的电压值为负。
3.如权利要求1所述的关机残影消除电路，其特征在于，所述放电电压的绝对值大于或等于22V。
4.如权利要求1至3中任一权利要求所述的关机残影消除电路，其特征在于，
所述关机放电电路包括放电晶体管；
所述放电晶体管的栅极与所述放电控制端连接，所述放电晶体管的第一极与所述放电电压端连接，所述放电晶体管的第二极与所述栅极驱动信号输出端连接。
5.如权利要求1至3中任一权利要求所述的关机残影消除电路，其特征在于，所述放电电压端包括第一放电电压端和第二放电电压端；
所述关机放电电路包括第一放电晶体管和第二放电晶体管；
所述第一放电晶体管的控制极与所述放电控制端连接，所述第一放电晶体管的第一极与所述第一放电电压端连接，所述第一放电晶体管的第二极与所述栅极驱动信号输出端连接；
所述第二放电晶体管的控制极与所述放电控制端连接，所述第二放电晶体管的第一极与所述栅极驱动信号输出端连接，所述第二放电晶体管的第二极与所述第二放电电压端连接。
6.如权利要求1至3中任一权利要求所述的关机残影消除电路，其特征在于，所述放电电压端包括时钟信号输入端；
所述关机放电电路包括放电晶体管；
所述放电晶体管的控制极与所述放电控制端连接，所述放电晶体管的第一极与所述时钟信号输入端连接，所述放电晶体管的第二极与所述栅极驱动信号输出端连接。
7.一种移位寄存器单元，其特征在于，包括如权利要求1至6中任一权利要求所述的关机残影消除电路。
8.如权利要求7所述的移位寄存器单元，其特征在于，还包括栅极驱动信号输出端、上拉节点控制电路、下拉节点控制电路、输出电路和输出复位电路；
所述输出复位电路分别与下拉节点、所述栅极驱动信号输出端和第一电压端连接，用于在所述下拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第一电压端连通；
所述上拉节点控制电路分别与输入端、起始复位端、上拉节点、下拉节点、上拉复位端和第二电压端连接，用于在输入信号、起始复位信号、所述下拉节点的电位和上拉复位信号的控制下，控制所述上拉节点的电位；所述输入端用于输入所述输入信号，所述起始复位端用于输入所述起始复位信号，所述上拉复位端用于输入所述上拉复位信号；
所述下拉节点控制电路分别与第一电源电压端、所述上拉节点、所述下拉节点和所述第二电压端连接，用于在所述上拉节点的电位的控制下，控制所述下拉节点的电位；
所述输出电路分别与所述上拉节点、所述栅极驱动信号输出端和时钟信号输入端连接，用于在所述上拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述时钟信号输入端连通；
所述关机残影消除电路中的放电控制端包括所述第一电压端，所述关机残影消除电路中的放电电压端包括所述第一电源电压端或所述时钟信号输入端。
9.如权利要求8所述的移位寄存器单元，其特征在于，所述下拉节点控制电路包括第一下拉控制子电路和第二下拉控制子电路，所述第一电源电压端包括第二电源电压端和第三电源电压端；所述下拉节点包括第一下拉节点和第二下拉节点；
所述第一下拉控制子电路分别与所述第一下拉节点、所述上拉节点、所述第二电源电压端和所述第二电压端连接，用于在所述上拉节点的电位的控制下，控制所述第一下拉节点的电位；
所述第二下拉控制子电路分别与所述第二下拉节点、所述上拉节点、所述第三电源电压端和所述第二电压端连接，用于在所述上拉节点的电位的控制下，控制所述第二下拉节点的电位。
10.如权利要求9所述的移位寄存器单元，其特征在于，所述第一下拉控制子电路包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管；
所述第一下拉控制晶体管的控制极和所述第一下拉控制晶体管的第一极都与所述第二电源电压端连接；
所述第二下拉控制晶体管的控制极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述第二电压端连接，所述第二下拉控制晶体管的第二极与所述第一下拉控制晶体管的第二极连接；
所述第三下拉控制晶体管的控制极与所述第一下拉控制晶体管的第二极连接，所述第三下拉控制晶体管的第一极与所述第二电源电压端连接；
所述第四下拉控制晶体管的控制极与所述上拉节点连接，所述第四下拉控制晶体管的第一极与所述第三下拉控制晶体管的第二极连接，所述第四下拉控制晶体管的第二极与所述第二电压端连接。
11.如权利要求9所述的移位寄存器单元，其特征在于，所述第二下拉控制子电路包括第五下拉控制晶体管、第六下拉控制晶体管、第七下拉控制晶体管和第八下拉控制晶体管；
所述第五下拉控制晶体管的控制极和所述第五下拉控制晶体管的第一极都与所述第三电源电压端连接；
所述第六下拉控制晶体管的控制极与所述上拉节点连接，所述第六下拉控制晶体管的第一极与所述第二电压端连接，所述第六下拉控制晶体管的第二极与所述第五下拉控制晶体管的第二极连接；
所述第七下拉控制晶体管的控制极与所述第五下拉控制晶体管的第二极连接，所述第七下拉控制晶体管的第一极与所述第三电源电压端连接；
所述第八下拉控制晶体管的控制极与所述上拉节点连接，所述第八下拉控制晶体管的第一极与所述第七下拉控制晶体管的第二极连接，所述第八下拉控制晶体管的第二极与所述第二电压端连接。
12.如权利要求9所述的移位寄存器单元，其特征在于，所述输出复位电路包括第一输出复位晶体管和第二输出复位晶体管；
所述第一输出复位晶体管的控制极与所述第一下拉节点连接，所述第一输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一输出复位晶体管的第二极与所述第一电压端连接；
所述第二输出复位晶体管的控制极与所述第二下拉节点连接，所述第二输出复位晶体管的第一极与所述第一电压端连接，所述第二输出复位晶体管的第二极与所述栅极驱动信号输出端连接。
13.如权利要求8至12中任一权利要求所述的移位寄存器单元，其特征在于，所述输出电路包括输出晶体管和存储电容；
所述输出晶体管的控制极与所述上拉节点连接，所述输出晶体管的第一极与所述时钟信号输入端连接，所述输出晶体管的第二极与所述栅极驱动信号输出端连接；
所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述栅极驱动信号输出端连接。
14.如权利要求8至12中任一权利要求所述的移位寄存器单元，其特征在于，所述上拉节点控制电路包括第一上拉控制晶体管、第二上拉控制晶体管、第三上拉控制晶体管、第四上拉控制晶体管和第五上拉控制晶体管；
所述第一上拉控制晶体管的控制极和所述第一上拉控制晶体管的第一极与所述输入端连接，所述第一上拉控制晶体管的第二极与所述上拉节点连接；
所述第二上拉控制晶体管的控制极与所述起始复位端连接，所述第二上拉控制晶体管的第一极与所述上拉节点连接，所述第二上拉控制晶体管的第二极与所述第二电压端连接；
所述第三上拉控制晶体管的控制极与第一下拉节点连接，所述第三上拉控制晶体管的第一极与所述第二电压端连接，所述第三上拉控制晶体管的第二极与所述上拉节点连接；
所述第四上拉控制晶体管的控制极与第二下拉节点连接，所述第四上拉控制晶体管的第一极与所述上拉节点连接，所述第四上拉控制晶体管的第二极与所述第二电压端连接；
所述第五上拉控制晶体管的控制极与上拉复位端连接，所述第五上拉控制晶体管的第一极与所述上拉节点连接，所述第五上拉控制晶体管的第二极与所述第二电压端连接。
15.如权利要求9至12中任一权利要求所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括复位电路；
所述复位电路分别与所述上拉节点、所述第一下拉节点、所述第二下拉节点、所述第一电源电压端和所述时钟信号输入端连接，用于在所述上拉节点的电位、所述第一下拉节点的电位和所述第二下拉节点的电位的控制下，控制所述时钟信号输入端与所述第二电压端连通。
16.如权利要求15所述的移位寄存器单元，其特征在于，所述复位电路包括第一复位晶体管、第二复位晶体管和第三复位晶体管；
所述第一复位晶体管的控制极与所述上拉节点连接，所述第一复位晶体管的第一极与所述时钟信号输入端连接；
所述第二复位晶体管的控制极与所述第一下拉节点连接，所述第二复位晶体管的第一极与所述第一复位晶体管的第二极连接，所述第二复位晶体管的第二极与所述第二电压端连接；
所述第三复位晶体管的控制极与所述第二下拉节点连接，所述第三复位晶体管的第一极与所述第二电压端连接，所述第三复位晶体管的第二极与所述第一复位晶体管的第二极连接。
17.一种显示装置，其特征在于，包括栅极驱动电路，所述栅极驱动电路包括多个如权利要求7至16中任一项所述的移位寄存器单元。
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