CN115312011A - 像素电路及其关机供电顺序的供电方法 - Google Patents

像素电路及其关机供电顺序的供电方法 Download PDF

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Abstract

一种像素电路及其关机供电顺序的供电方法。像素电路包括发光二极管、第一晶体管、第二晶体管、第三晶体管、以及第一电容。第一晶体管、第二晶体管及发光二极管串接于第一系统高电压与系统低电压之间。第三晶体管耦接于第二系统高电压与第一晶体管的控制端之间。第一电容耦接于第二晶体管的第一端及控制端之间。在多个断电期间中，提供接地电压电平至第一电容、发光二极管的阳极、第一晶体管的控制端、第二晶体管的控制端及第三晶体管的控制端。

Description

像素电路及其关机供电顺序的供电方法
技术领域
本发明涉及一种显示技术，且特别涉及一种像素电路及其关机供电顺序。
背景技术
一般而言，发光二极管显示装置与液晶显示装置在关机(power off)时，会对显示装置内的电路进行放电的时候，由于显示面板内具有电容，若无法完全释放电荷的话，则显示面板上的电荷会转动液晶或点亮发光二极管而造成残影。因此，对显示装置而言，需要相对应的关机时序进行关机，以避免关机残影的问题。
发明内容
本发明提供一种像素电路及其关机供电顺序的供电方法，可避免关机残影的问题。
本发明的像素电路，包括发光二极管、第一晶体管、第二晶体管、第三晶体管、以及第一电容。发光二极管具有阳极及接收系统低电压的阴极。第一晶体管具有第一端、控制端及耦接发光二极管的阳极的第二端。第二晶体管具有耦接第一系统高电压的第一端、控制端及耦接第一晶体管的第一端的第二端。第三晶体管具有耦接第二系统高电压的第一端、控制端及耦接第一晶体管的控制端的第二端。第一电容具有耦接第二晶体管的第一端的第一端及耦接第二晶体管的控制端的第二端。在第一断电期间，提供接地电压电平至第一电容的第一端，并且提供栅极低电压电平至第一电容的第二端。在第一断电期间之后的一第二断电期间，提供接地电压电平至发光二极管的阳极。在第二断电期间之后的第三断电期间，提供接地电压电平至第一晶体管的控制端。在第三断电期间之后的第四断电期间，提供接地电压电平至第二晶体管的控制端及第三晶体管的控制端。
本发明的像素电路的关机供电顺序的供电方法，其中像素电路包括发光二极管、第一晶体管、第二晶体管、第三晶体管、以及第一电容。发光二极管具有阳极及接收系统低电压的阴极。第一晶体管具有第一端、控制端及耦接发光二极管的阳极的第二端。第二晶体管具有耦接第一系统高电压的第一端、控制端及耦接第一晶体管的第一端的第二端。第三晶体管具有耦接第二系统高电压的一第一端、控制端及耦接第一晶体管的控制端的第二端。第一电容具有耦接第二晶体管的第一端的第一端及耦接第二晶体管的控制端的第二端。供电方法包括下列步骤：在第一断电期间，提供接地电压电平至第一电容的第一端，并且提供栅极低电压电平至第一电容的第二端；在第一断电期间之后的第二断电期间，提供接地电压电平至发光二极管的阳极；在第二断电期间之后的第三断电期间，提供接地电压电平至第一晶体管的控制端；以及，在第三断电期间之后的第四断电期间，提供接地电压电平至第二晶体管的控制端及第三晶体管的控制端。
基于上述，本发明实施例的像素电路及其关机供电顺序的供电方法，在第一断电期间提供接地电压电平至第一电容的第一端，并且提供栅极低电压电平至第一电容的第二端，以对第一电容进行放电；在第二断电期间，提供接地电压电平至发光二极管的阳极，以发光二极管进行放电；在第三断电期间，提供接地电压电平至第一晶体管的控制端，以对第一晶体管的控制端进行放电；在第四断电期间，提供接地电压电平至第二晶体管的控制端及第三晶体管的控制端，以对第二晶体管的控制端及第三晶体管的控制端进行放电。因此，可将像素电路的电荷完全的放电，以避免关机残影的问题。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。
附图说明
图1为依据本发明第一实施例的像素电路的电路示意图。
图2为依据本发明第一实施例的像素电路的关机供电顺序的驱动波形图。
图3为依据本发明第二实施例的像素电路的关机供电顺序的驱动波形图。
图4为依据本发明第三实施例的像素电路的关机供电顺序的驱动波形图。
图5为依据本发明第四实施例的像素电路的关机供电顺序的驱动波形图。
图6为依据本发明第五实施例的像素电路的关机供电顺序的驱动波形图。
图7为依据本发明第六实施例的像素电路的关机供电顺序的驱动波形图。
图8为依据本发明一实施例的像素电路的关机供电顺序的供电方法的流程图。
附图标记说明：
C1：第一电容
C2：第二电容
C3：第三电容
EPAM(n)：第一发光信号
EPWM(n)：第二发光信号
GND：接地电压电平
MD1：发光二极管
PIX：像素电路
Poff1：第一断电期间
Poff2：第二断电期间
Poff3：第三断电期间
Poff4：第四断电期间
Poff5：第五断电期间
SET(n)：设置信号
SP(n)：扫描信号
SW_VGH：扫荡栅极高电压
Sweep(n)：扫荡信号
T1：第一晶体管
T10：第十晶体管
T11：第十一晶体管
T12：第十二晶体管
T13：第十三晶体管
T14：第十四晶体管
T15：第十五晶体管
T16：第十六晶体管
T17：第十七晶体管
T18：第十八晶体管
T19：第十九晶体管
T2：第二晶体管
T3：第三晶体管
T4：第四晶体管
T5：第五晶体管
T6：第六晶体管
T7：第七晶体管
T8：第八晶体管
T9：第七晶体管
Test：测试信号
VDD_PAM：第一系统高电压
VDD_PWM：第二系统高电压
VGH：栅极高电压电平
VGL：栅极低电压电平
Vpam：第一像素电压
VSET：设置电压
Vsig：第二像素电压
VSS：系统低电压
VST(n)：起始信号
S101、S103、S105、S107、S109：步骤
具体实施方式
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
应当理解，尽管术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件、部件、区域、层及/或部分，但是这些元件、部件、区域、及/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，下面讨论的“第一元件”、“部件”、“区域”、“层”或“部分”可以被称为第二元件、部件、区域、层或部分而不脱离本文的教导。
这里使用的术语仅仅是为了描述特定实施例的目的，而不是限制性的。如本文所使用的，除非内容清楚地指示，否则单数形式“一”、“一个”和“该”旨在包括复数形式，包括“至少一个”。“或”表示“及/或”。如本文所使用的，术语“及/或”包括一个或多个相关所列项目的任何和所有组合。还应当理解，当在本说明书中使用时，术语“包括”及/或“包括”指定所述特征、区域、整体、步骤、操作、元件的存在及/或部件，但不排除一个或多个其它特征、区域整体、步骤、操作、元件、部件及/或其组合的存在或添加。
图1为依据本发明第一实施例的像素电路的电路示意图。请参照图1，在本实施例中，像素电路PIX包括发光二极管MD1、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第七晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17、第十八晶体管T18、第十九晶体管T19、第一电容C1、第二电容C2、以及第三电容C3。其中，第一晶体管T1至第十九晶体管T1是以P型晶体管例，但本发明实施例不以此为限。
发光二极管MD1具有阳极及接收系统低电压VSS的阴极。第一晶体管T1具有第一端、控制端及耦接发光二极管MD1的阳极的第二端。第二晶体管T2，具有第一端、控制端及耦接第一晶体管T1的第一端的第二端。第三晶体管T3具有第一端、控制端及耦接第一晶体管T1的控制端的第二端。第一电容C1具有耦接第二晶体管T2的第一端的第一端及耦接第二晶体管T2的控制端的第二端。
第四晶体管T4具有接收第二系统高电压VDD_PWM的第一端、接收起始信号VST(n)的控制端、以及耦接第一电容C1的第一端的第二端，其中n为导引数。第五晶体管T5具有耦接第一电容C1的第二端的第一端、接收起始信号VST(n)的控制端、以及接收起始信号VST(n)的第二端。
第二电容C2具有接收扫荡信号Sweep(n)的第一端及耦接第三晶体管T3的控制端的第二端。第六晶体管T6具有耦接第二电容C2的第二端的第一端、接收起始信号VST(n)的控制端、以及接收起始信号VST(n)的第二端。第七晶体管T7具有接收第一晶体管T1的第二端的第一端、接收第一发光信号EPAM(n)的控制端、以及耦接发光二极管MD1的阳极的第二端。
第八晶体管T8具有接收第二系统高电压VDD_PWM的第一端、接收第二发光信号EPWM(n)的控制端、以及耦接第三晶体管T3的第一端的第二端，其中第三晶体管T3的第一端经由第八晶体管T8耦接第二系统高电压VDD_PWM。第九晶体管T9具有耦接第三晶体管T3的第二端的第一端、接收第二发光信号EPWM(n)的控制端、以及耦接第一晶体管T1的控制端的第二端。
第十晶体管T10具有接收第一系统高电压VDD_PAM的第一端、接收第二发光信号EPWM(n)的控制端、以及耦接第二晶体管T2的第一端的第二端，其中第二晶体管T2的第一端经由第十晶体管T10耦接第一系统高电压VDD_PAM。第十一晶体管T11具有耦接第一电容C1的第一端的第一端、接收第二发光信号EPWM(n)的控制端、以及耦接第二晶体管T2的第一端的第二端。第十二晶体管T12具有耦接发光二极管MD1的阳极的第一端、接收测试信号Test的控制端、以及耦接发光二极管MD1的阴极的第二端。
第十三晶体管T13具有接收第一像素电压Vpam的第一端、接收扫描信号SP(n)的控制端、以及耦接第二晶体管T2的第一端的第二端。第十四晶体管T14具有耦接第二晶体管T2的控制端的第一端、接收扫描信号SP(n)的控制端、以及耦接第二晶体管T2的第二端的第二端。第十五晶体管T15具有接收第二系统高电压VDD_PWM的第一端、接收扫描信号SP(n)的控制端、以及耦接第一电容C1的第一端的第二端。
第十六晶体管T16具有接收第二像素电压Vsig的第一端、接收扫描信号SP(n)的控制端、以及耦接第三晶体管T3的第一端的第二端。第十七晶体管T17具有耦接第三晶体管T3的控制端的第一端、接收扫描信号SP(n)的控制端、以及耦接第三晶体管T3的第二端的第二端。第十八晶体管T18具有接收扫荡信号Sweep(n)的第一端、接收扫描信号SP(n)的控制端、以及接收扫荡栅极高电压SW_VGH的第二端。
第三电容C3具有耦接第一晶体管T1的控制端的第一端、以及接收设置电压VSET的第二端。第十九晶体管T19具有耦接第一晶体管T1的控制端的第一端、接收设置信号SET(n)的控制端、以及接收设置电压VSET的第二端。
图2为依据本发明第一实施例的像素电路的关机供电顺序的驱动波形图。请参照图1及图2，在第一断电期间Poff1中，扫描信号SP(n)、设置信号SET(n)、第二发光信号EPWM(n)、第一发光信号EPAM(n)、以及测试信号Test为栅极高电压电平VGH；第二系统高电压VDD_PWM、第一系统高电压VDD_PAM、系统低电压VSS、设置电压VSET、扫荡栅极高电压SW_VGH、第一像素电压Vpam及第二像素电压Vsig、以及扫荡信号Sweep(n)为接地电压电平GND；并且，起始信号VST(n)为栅极低电压电平VGL。
此时，第一晶体管T1为浮接(floating)，第二晶体管T2至第六晶体管T6为导通，并且第七晶体管T7至第十九晶体管T19为截止。第二系统高电压VDD_PWM的接地电压电平GND经由导通的第四晶体管T4传送到第一电容C1的第一端。起始信号VST(n)的栅极低电压电平VGL经由导通的第五晶体管T5传送至第一电容C1的第二端且经由导通的第六晶体管T6传送至第二电容C2的第二端。因此，可对第一电容C1进行放电。
在第一断电期间Poff1之后的第二断电期间Poff2中，扫描信号SP(n)、以及设置信号SET(n)为栅极高电压电平VGH；第一系统高电压VDD_PAM、系统低电压VSS、设置电压VSET、扫荡栅极高电压SW_VGH、第一像素电压Vpam及第二像素电压Vsig、起始信号VST(n)、以及扫荡信号Sweep(n)为接地电压电平GND；并且，第二系统高电压VDD_PWM、第二发光信号EPWM(n)、第一发光信号EPAM(n)、以及测试信号Test为栅极低电压电平VGL。
此时，第一晶体管T1至第三晶体管T3、第七晶体管T7至第十二晶体管T12为导通，并且第四晶体管T4至第六晶体管T6、以及第十三晶体管T13至第十九晶体管T19为截止，其中第二系统高电压VDD_PWM的栅极低电压电平VGL经由导通的第三晶体管T3、第八晶体管T8、以及第九晶体管T9传送至第一晶体管T1的控制端，并且第一系统高电压VDD_PAM的接地电压电平GND经由导通的第一晶体管T1、第二晶体管T2、第七晶体管T7、以及第十晶体管T10传送到发光二极管MD1的阳极并且经由导通的第十晶体管T10以及第十一晶体管T11传送到第一电容C1的第一端。系统低电压VSS的接地电压电平GND经由导通的第十二晶体管T12传送到发光二极管MD1的阳极。
在第二断电期间Poff2之后的第三断电期间Poff3中，扫描信号SP(n)、以及设置信号SET(n)为栅极高电压电平VGH；第二系统高电压VDD_PWM、第一系统高电压VDD_PAM、系统低电压VSS、设置电压VSET、扫荡栅极高电压SW_VGH、第一像素电压Vpam及第二像素电压Vsig、起始信号VST(n)、扫荡信号Sweep(n)、以及测试信号Test为接地电压电平GND；并且，第二发光信号EPWM(n)、以及第一发光信号EPAM(n)为栅极低电压电平VGL。
此时，第二晶体管T2、第三晶体管T3、第七晶体管T7至第十一晶体管T11为导通，并且第一晶体管T1、第四晶体管T4至第六晶体管T6、以及第十二晶体管T12至第十九晶体管T19为截止，其中第二系统高电压VDD_PWM的接地电压电平GND经由导通的第三晶体管T3、第八晶体管T8、以及第七晶体管T9传送至第一晶体管T1的控制端。
在第三断电期间Poff3之后的第四断电期间Poff4中，第二系统高电压VDD_PWM、第一系统高电压VDD_PAM、系统低电压VSS、设置电压VSET、扫荡栅极高电压SW_VGH、第一像素电压Vpam及第二像素电压Vsig、起始信号VST(n)、设置信号SET(n)、第二发光信号EPWM(n)、第一发光信号EPAM(n)、扫荡信号Sweep(n)、以及测试信号Test为接地电压电平GND；并且，扫描信号SP(n)为栅极低电压电平VGL。
此时，第二晶体管T2、第三晶体管T3、第十三晶体管T13至第十八晶体管T18为导通，并且第一晶体管T1、第四晶体管T4至第十二晶体管T12、以及第十九晶体管T19为截止，其中第一像素电压Vpam的接地电压电平GND经由导通的第二晶体管T2、第十三晶体管T13、以及第十四晶体管T14传送至第二晶体管T2的控制端，并且第二像素电压Vsig的接地电压电平GND经由导通的第三晶体管T3、第十六晶体管T16、以及第十七晶体管T17传送至第三晶体管T3的控制端。第二系统高电压VDD_PWM的接地电压电平GND经由导通的第十五晶体管T15传送到第一电容C1的第一端。
在第四断电期间Poff4之后的第五断电期间Poff5中，第二系统高电压VDD_PWM、第一系统高电压VDD_PAM、系统低电压VSS、设置电压VSET、扫荡栅极高电压SW_VGH、第一像素电压Vpam及第二像素电压Vsig、起始信号VST(n)、扫描信号SP(n)、设置信号SET(n)、第二发光信号EPWM(n)、第一发光信号EPAM(n)、扫荡信号Sweep(n)、以及测试信号Test为接地电压电平GND。
依据上述，在本实施例的像素电路PIX中，在第一断电期间Poff1提供接地电压电平GND至第一电容C1的第一端，并且提供栅极低电压电平VGL至第一电容C1的第二端，以对第一电容C1进行放电；在第二断电期间Poff2，提供接地电压电平GND至发光二极管MD1的阳极，以发光二极管MD1进行放电；在第三断电期间Poff3，提供接地电压电平GND至第一晶体管T1的控制端，以对第一晶体管T1的控制端进行放电；在第四断电期间Poff4，提供接地电压电平GND至第二晶体管T2的控制端及第三晶体管T3的控制端，以对第二晶体管T2的控制端及第三晶体管T3的控制端进行放电。
图3为依据本发明第二实施例的像素电路的关机供电顺序的驱动波形图。请参照图1至图3，在图2实施例中，第一系统高电压VDD_PAM在进入第一断电期间Poff1后即由栅极高电压电平VGH拉低至接地电压电平GND。然而，在图3实施例中，第一系统高电压VDD_PAM是在进入第第二断电期间Poff2后即由栅极高电压电平VGH拉低至接地电压电平GND。
进一步来说，在第一断电期间Poff1中，要将第一电容C1进行放电的动作主要是通过导通的第四晶体管T4实现。此时，第二发光信号EPWM(n)为栅极高电压电平VGH，因此第十晶体管T10及第十一晶体管T11不会开启，所以第一系统高电压VDD_PAM可选择性地为栅极高电压电平VGH或接地电压电平GND。在第二断电期间Poff2中，第二发光信号EPWM(n)为栅极低电压电平VGL，此时第一系统高电压VDD_PAM一定要到接地电压电平GND，否则第一电容C1会被充到栅极高电压电平VGH。
依据上述，第一系统高电压VDD_PAM可以在进入第一断电期间Poff1及第二断电期间Poff2的其中之一后由栅极高电压电平VGH拉低至接地电压电平GND。
图4为依据本发明第三实施例的像素电路的关机供电顺序的驱动波形图。请参照图1、图2及图4，在图2实施例中，系统低电压VSS在进入第一断电期间Poff1后即由原始电压电平拉高至接地电压电平GND。然而，在图4实施例中，系统低电压VSS是在进入第二断电期间Poff2后即由原始电压电平拉高至接地电压电平GND。在第二断电期间Poff2中，是将发光二极管MD1的阳极进行放电，因此在测试信号Test为栅极低电压电平VGL以前将系统低电压VSS拉到接地电压电平GND即可。
依据上述，系统低电压VSS可以在进第一断电期间Poff1及第二断电期间Poff2的其中之一后由栅极低电压电平VGL拉高至接地电压电平GND。
图5为依据本发明第四实施例的像素电路的关机供电顺序的驱动波形图。请参照图1、图2及图5，在图2实施例中，设置信号SET(n)在进入第四断电期间Poff4后即由栅极高电压电平VGH拉低至接地电压电平GND。然而，在图5实施例中，设置信号SET(n)可以在进入第一断电期间Poff1至第四断电期间Poff4的其中之一后由栅极高电压电平VGH拉低至接地电压电平GND。
并且，在图2实施例中，设置电压VSET是早于设置信号SET(n)在进入第一断电期间Poff1后即栅极低电压电平VGL拉高至接地电压电平GND。然而，在图5实施例中，设置电压VSET可以早于或同时于设置信号SET(n)由栅极高电压电平VGH拉低至接地电压电平GND由栅极低电压电平VGL拉高至接地电压电平GND。换言之，在设置信号SET(n)拉到接地电压电平GND时，则设置电压VSET也要跟着拉到接地电压电平GND；反之，在设置信号SET(n)拉到接地电压电平GND之前，设置电压VSET可在原始电压电平或接地电压电平GND。
图6为依据本发明第五实施例的像素电路的关机供电顺序的驱动波形图。请参照图1、图2及图6，在图2实施例中，测试信号Test在进入第三断电期间Poff3后即由栅极低电压电平VGL拉高至接地电压电平GND。然而，在图6实施例中，测试信号Test可以在进入第三断电期间Poff3至第五断电期间Poff5的其中之一后由栅极低电压电平VGL拉高至接地电压电平GND。换言之，测试信号Test于第二断电期间Poff2拉低至栅极低电压电平VGL，并且在第二断电期间Poff2之后，可于任何时间拉到接地电压电平GND皆可。
图7为依据本发明第六实施例的像素电路的关机供电顺序的驱动波形图。请参照图1、图2及图7，在图2实施例中，第一像素电压Vpam及第二像素电压Vsig在进入第一断电期间Poff1后即切换至接地电压电平GND。然而，在图7实施例中，第一像素电压Vpam及第二像素电压Vsig可以在进入第一断电期间Poff1至第四断电期间Poff4的其中之一后由栅极高电压电平VGH拉低至接地电压电平GND。
并且，在图2实施例中，扫荡信号Sweep(n)及扫荡栅极高电压SW_VGH在进入第一断电期间Poff1后即由栅极高电压电平VGH拉低至接地电压电平GND。然而，在图7实施例中，扫荡信号Sweep(n)及扫荡栅极高电压SW_VGH可以早于或同时于扫描信号SP(n)由栅极高电压电平VGH拉低至栅极低电压电平VGL由栅极高电压电平VGH拉低至接地电压电平GND。
进一步来说，在第四断电期间Poff4中是要将第二晶体管T2的控制端及第三晶体管T3的控制端进行放电的动作。因此，在扫描信号SP(n)拉到栅极低电压电平VGL以前，将第一像素电压Vpam及第二像素电压Vsig拉到接地电压电平GND即可。并且，为了避免扫荡信号Sweep(n)及扫荡栅极高电压SW_VGH通过第二电容C2影响第三晶体管T3的控制端。因此扫荡信号Sweep(n)及扫荡栅极高电压SW_VGH的时序也要跟着第一像素电压Vpam及第二像素电压Vsig。
图8为依据本发明一实施例的像素电路的关机供电顺序的供电方法的流程图。请参照图8，在本实施例中，像素电路至少包括发光二极管、第一晶体管、第二晶体管、第三晶体管T3、以及第一电容C1。发光二极管具有阳极及接收系统低电压的阴极。第一晶体管具有第一端、控制端及耦接发光二极管的阳极的第二端。第二晶体管具有耦接第一系统高电压的第一端、控制端及耦接第一晶体管的第一端的第二端。第三晶体管具有耦接第二系统高电压的第一端、控制端及耦接第一晶体管的控制端的第二端。第一电容具有耦接第二晶体管的第一端的第一端及耦接第二晶体管的控制端的第二端。
像素电路的关机供电顺序的供电方法包括下列步骤。在步骤S101中，在第一断电期间，提供接地电压电平至第一电容的第一端，并且提供栅极低电压电平至第一电容的第二端。在步骤S103中，在第一断电期间之后的第二断电期间，提供接地电压电平至发光二极管的阳极。在步骤S105中，在第二断电期间之后的第三断电期间，提供接地电压电平至第一晶体管的控制端。在步骤S107中，在第三断电期间之后的第四断电期间，提供接地电压电平至第二晶体管的控制端及第三晶体管的控制端。在步骤S109中，在第四断电期间之后的第五断电期间中，将像素电路所接收的信号及电压(例如第一系统高电压、第二系统高电压、系统低电压、设置电压、扫荡栅极高电压、第一像素电压及第二像素电压、起始信号、扫描信号、设置信号、第一发光信号、第二发光信号、扫荡信号、以及测试信号)设定为接地电压电平。其中，上述步骤S101、S103、S105、S107、S109的顺序为用以说明，本发明实施例不以此为限。并且，上述步骤S101、S103、S105、S107、S109的细节可参照图1至图7实施例所示，在此则不再赘述。
综上所述，本发明实施例的像素电路及其关机供电顺序，在第一断电期间提供接地电压电平至第一电容的第一端，并且提供栅极低电压电平至第一电容的第二端，以对第一电容进行放电；在第二断电期间，提供接地电压电平至发光二极管的阳极，以发光二极管进行放电；在第三断电期间，提供接地电压电平至第一晶体管的控制端，以对第一晶体管的控制端进行放电；在第四断电期间，提供接地电压电平至第二晶体管的控制端及第三晶体管的控制端，以对第二晶体管的控制端及第三晶体管的控制端进行放电。因此，可将像素电路的电荷完全的放电，以避免关机残影的问题。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种像素电路，包括：
一发光二极管，具有一阳极及接收一系统低电压的一阴极；
一第一晶体管，具有一第一端、一控制端及耦接该发光二极管的该阳极的一第二端；
一第二晶体管，具有耦接一第一系统高电压的一第一端、一控制端及耦接该第一晶体管的该第一端的一第二端；
一第三晶体管，具有耦接一第二系统高电压的一第一端、一控制端及耦接该第一晶体管的该控制端的一第二端；
一第一电容，具有耦接该第二晶体管的该第一端的一第一端及耦接该第二晶体管的该控制端的一第二端，
其中在一第一断电期间，提供一接地电压电平至该第一电容的该第一端，并且提供一栅极低电压电平至该第一电容的该第二端，
其中在该第一断电期间之后的一第二断电期间，提供该接地电压电平至该发光二极管的该阳极，
其中在该第二断电期间之后的一第三断电期间，提供该接地电压电平至该第一晶体管的该控制端，以及
其中在该第三断电期间之后的一第四断电期间，提供该接地电压电平至该第二晶体管的该控制端及该第三晶体管的该控制端。
2.如权利要求1所述的像素电路，还包括：
一第四晶体管，具有接收该第二系统高电压的一第一端、接收一起始信号的一控制端、以及耦接该第一电容的该第一端的一第二端；以及
一第五晶体管，具有耦接该第一电容的该第二端的一第一端、接收该起始信号的一控制端、以及接收该起始信号的一第二端，
其中在该第一断电期间，该第二系统高电压为该接地电压电平，并且该起始信号为该栅极低电压电平。
3.如权利要求2所述的像素电路，还包括：
一第二电容，具有接收一扫荡信号的一第一端及耦接该第三晶体管的该控制端的一第二端；
一第六晶体管，具有耦接该第二电容的该第二端的一第一端、接收该起始信号的一控制端、以及接收该起始信号的一第二端；
一第七晶体管，具有接收该第一晶体管的该第二端的一第一端、接收一第一发光信号的一控制端、以及耦接该发光二极管的该阳极的一第二端；
一第八晶体管，具有接收该第二系统高电压的一第一端、接收一第二发光信号的一控制端、以及耦接该第三晶体管的该第一端的一第二端；
一第九晶体管，具有耦接该第三晶体管的该第二端的一第一端、接收该第二发光信号的一控制端、以及耦接该第一晶体管的该控制端的一第二端；
一第十晶体管，具有接收该第一系统高电压的一第一端、接收该第二发光信号的一控制端、以及耦接该第二晶体管的该第一端的一第二端；
一第十一晶体管，具有耦接该第一电容的该第一端的一第一端、接收该第二发光信号的一控制端、以及耦接该第二晶体管的该第一端的一第二端；以及
一第十二晶体管，具有耦接该发光二极管的该阳极的一第一端、接收一测试信号的一控制端、以及耦接该发光二极管的该阴极的一第二端，
其中在该第二断电期间中，该第一系统高电压为该接地电压电平，并且该第二系统高电压、该第一发光信号、该第二发光信号及该测试信号为该栅极低电压电平，以及
其中在该第三断电期间中，该第二系统高电压及该测试信号为该接地电压电平。
4.如权利要求3所述的像素电路，还包括：
一第十三晶体管，具有接收一第一像素电压的一第一端、接收一扫描信号的一控制端、以及耦接该第二晶体管的该第一端的一第二端；
一第十四晶体管，具有耦接该第二晶体管的该控制端的一第一端、接收该扫描信号的一控制端、以及耦接该第二晶体管的该第二端的一第二端；
一第十五晶体管，具有接收该第二系统高电压的一第一端、接收该扫描信号的一控制端、以及耦接该第一电容的该第一端的一第二端；
一第十六晶体管，具有接收一第二像素电压的一第一端、接收该扫描信号的一控制端、以及耦接该第三晶体管的该第一端的一第二端；
一第十七晶体管，具有耦接该第三晶体管的该控制端的一第一端、接收该扫描信号的一控制端、以及耦接该第三晶体管的该第二端的一第二端；以及
一第十八晶体管，具有接收该扫荡信号的一第一端、接收该扫描信号的一控制端、以及接收一扫荡栅极高电压的一第二端，
其中在该第四断电期间中，该扫描信号为该栅极低电压电平，该扫荡栅极高电压、该第一像素电压、该第二像素电压、该第一发光信号及该第二发光信号为该接地电压电平。
5.如权利要求4所述的像素电路，还包括：
一第三电容，具有耦接该第一晶体管的该控制端的一第一端、以及接收一设置电压的一第二端；以及
一第十九晶体管，具有耦接该第一晶体管的该控制端的一第一端、接收一设置信号的一控制端、以及接收该设置电压的一第二端，
其中在该第四断电期间之后的一第五断电期间中，该扫描信号、该设置信号以及该设置电压为该接地电压电平。
6.如权利要求5所述的像素电路，其中该第一系统高电压在该第一断电期间及该第二断电期间的其中之一由一栅极高电压电平拉低至该接地电压电平。
7.如权利要求5所述的像素电路，其中该系统低电压在该第一断电期间及该第二断电期间的其中之一由该原始电压电平拉高至该接地电压电平。
8.如权利要求5所述的像素电路，其中该测试信号在该第三断电期间至该第五断电期间的其中之一由该栅极低电压电平拉高至该接地电压电平。
9.如权利要求5所述的像素电路，其中该设置信号在该第一断电期间至该第四断电期间的其中之一由该栅极高电压电平拉低至该接地电压电平，并且该设置电压早于或同时于该设置信号由该栅极低电压电平拉高至该接地电压电平。
10.如权利要求5所述的像素电路，其中该第一像素电压以及该第二像素电压在该第一断电期间至该第四断电期间的其中之一切换至该接地电压电平，并且该扫荡信号及该扫荡栅极高电压早于或同时于该第一像素电压及该第二像素电压由该栅极高电压电平拉低至该接地电压电平。
11.一种像素电路的关机供电顺序的供电方法，其中该像素电路包括：
一发光二极管，具有一阳极及接收一系统低电压的一阴极；
一第一晶体管，具有一第一端、一控制端及耦接该发光二极管的该阳极的一第二端；
一第二晶体管，具有耦接一第一系统高电压的一第一端、一控制端及耦接该第一晶体管的该第一端的一第二端；
一第三晶体管，具有耦接一第二系统高电压的一第一端、一控制端及耦接该第一晶体管的该控制端的一第二端；
一第一电容，具有耦接该第二晶体管的该第一端的一第一端及耦接该第二晶体管的该控制端的一第二端，
其中该供电方法包括：
在一第一断电期间，提供一接地电压电平至该第一电容的该第一端，并且提供一栅极低电压电平至该第一电容的该第二端；
在该第一断电期间之后的一第二断电期间，提供该接地电压电平至该发光二极管的该阳极；
在该第二断电期间之后的一第三断电期间，提供该接地电压电平至该第一晶体管的该控制端；以及
在该第三断电期间之后的一第四断电期间，提供该接地电压电平至该第二晶体管的该控制端及该第三晶体管的该控制端。
12.如权利要求11所述的供电方法，其中该像素电路还包括：
一第四晶体管，具有接收该第二系统高电压的一第一端、接收一起始信号的一控制端、以及耦接该第一电容的该第一端的一第二端；以及
一第五晶体管，具有耦接该第一电容的该第二端的一第一端、接收该起始信号的一控制端、以及接收该起始信号的一第二端，
其中该供电方法还包括：
在该第一断电期间，该第二系统高电压为该接地电压电平，并且该起始信号为该栅极低电压电平。
13.如权利要求12所述的供电方法，其中该像素电路还包括：
一第二电容，具有接收一扫荡信号的一第一端及耦接该第三晶体管的该控制端的一第二端；
一第六晶体管，具有耦接该第二电容的该第二端的一第一端、接收该起始信号的一控制端、以及接收该起始信号的一第二端；
一第七晶体管，具有接收该第一晶体管的该第二端的一第一端、接收一第一发光信号的一控制端、以及耦接该发光二极管的该阳极的一第二端；
一第八晶体管，具有接收该第二系统高电压的一第一端、接收一第二发光信号的一控制端、以及耦接该第三晶体管的该第一端的一第二端；
一第九晶体管，具有耦接该第三晶体管的该第二端的一第一端、接收该第二发光信号的一控制端、以及耦接该第一晶体管的该控制端的一第二端；
一第十晶体管，具有接收该第一系统高电压的一第一端、接收该第二发光信号的一控制端、以及耦接该第二晶体管的该第一端的一第二端；
一第十一晶体管，具有耦接该第一电容的该第一端的一第一端、接收该第二发光信号的一控制端、以及耦接该第二晶体管的该第一端的一第二端；以及
一第十二晶体管，具有耦接该发光二极管的该阳极的一第一端、接收一测试信号的一控制端、以及耦接该发光二极管的该阴极的一第二端，
其中该供电方法还包括：
在该第二断电期间中，该第一系统高电压为该接地电压电平，并且该第二系统高电压、该第一发光信号、该第二发光信号及该测试信号为该栅极低电压电平；以及
在该第三断电期间中，该第二系统高电压及该测试信号为该接地电压电平。
14.如权利要求13所述的供电方法，其中该像素电路还包括：
一第十三晶体管，具有接收一第一像素电压的一第一端、接收一扫描信号的一控制端、以及耦接该第二晶体管的该第一端的一第二端；
一第十四晶体管，具有耦接该第二晶体管的该控制端的一第一端、接收该扫描信号的一控制端、以及耦接该第二晶体管的该第二端的一第二端；
一第十五晶体管，具有接收该第二系统高电压的一第一端、接收该扫描信号的一控制端、以及耦接该第一电容的该第一端的一第二端；
一第十六晶体管，具有接收一第二像素电压的一第一端、接收该扫描信号的一控制端、以及耦接该第三晶体管的该第一端的一第二端；
一第十七晶体管，具有耦接该第三晶体管的该控制端的一第一端、接收该扫描信号的一控制端、以及耦接该第三晶体管的该第二端的一第二端；以及
一第十八晶体管，具有接收该扫荡信号的一第一端、接收该扫描信号的一控制端、以及接收一扫荡栅极高电压的一第二端，
其中该供电方法还包括：
在该第四断电期间中，该扫描信号为该栅极低电压电平，该扫荡栅极高电压、该第一像素电压、该第二像素电压、该第一发光信号及该第二发光信号为该接地电压电平。
15.如权利要求14所述的供电方法，其中该像素电路还包括：
一第三电容，具有耦接该第一晶体管的该控制端的一第一端、以及接收一设置电压的一第二端；以及
一第十九晶体管，具有耦接该第一晶体管的该控制端的一第一端、接收一设置信号的一控制端、以及接收该设置电压的一第二端，
其中该供电方法还包括：
在该第四断电期间之后的一第五断电期间中，该扫描信号、该设置信号以及该设置电压为该接地电压电平。
16.如权利要求15所述的供电方法，还包括：
在该第一断电期间及该第二断电期间的其中之一，将该第一系统高电压由一栅极高电压电平拉低至该接地电压电平。
17.如权利要求15所述的供电方法，还包括：
在该第一断电期间及该第二断电期间的其中之一，将该系统低电压由该原始电压电平拉高至该接地电压电平。
18.如权利要求15所述的供电方法，还包括：
在该第三断电期间至该第五断电期间的其中之一，将该测试信号由该栅极低电压电平拉高至该接地电压电平。
19.如权利要求15所述的供电方法，还包括：
在该第一断电期间至该第四断电期间的其中之一，将该设置信号由该栅极高电压电平拉低至该接地电压电平；以及
早于或同时于该设置信号，将该设置电压由该栅极低电压电平拉高至该接地电压电平。
20.如权利要求15所述的供电方法，还包括：
在该第一断电期间至该第四断电期间的其中之一，将该第一像素电压及该第二像素电压切换至该接地电压电平；以及
早于或同时于该第一像素电压及该第二像素电压，将该扫荡信号及该扫荡栅极高电压由该栅极高电压电平拉低至该接地电压电平。
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