TWI799244B - 畫素電路及其關機供電順序的供電方法 - Google Patents

畫素電路及其關機供電順序的供電方法 Download PDF

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Abstract

一種畫素電路及其關機供電順序的供電方法。畫素電路包括發光二極體、第一電晶體、第二電晶體、第三電晶體、以及第一電容。第一電晶體、第二電晶體及發光二極體串接於第一系統高電壓與系統低電壓之間。第三電晶體耦接於第二系統高電壓與第一電晶體的控制端之間。第一電容耦接於第二電晶體的第一端及控制端之間。在多個斷電期間中，提供接地電壓準位至第一電容、發光二極體的陽極、第一電晶體的控制端、第二電晶體的控制端及第三電晶體的控制端。

Description

畫素電路及其關機供電順序的供電方法
本發明是有關於一種顯示技術，且特別是有關於一種畫素電路及其關機供電順序。
一般而言，發光二極體顯示裝置與液晶顯示裝置在關機（power off）時，會對顯示裝置內的電路進行放電的時候，由於顯示面板內具有電容，若無法完全釋放電荷的話，則顯示面板上的電荷會轉動液晶或點亮發光二極體而造成殘影。因此，對顯示裝置而言，需要相對應的關機時序進行關機，以避免關機殘影的問題。
本發明提供一種畫素電路及其關機供電順序的供電方法，可避免關機殘影的問題。
本發明的畫素電路，包括發光二極體、第一電晶體、第二電晶體、第三電晶體、以及第一電容。發光二極體具有陽極及接收系統低電壓的陰極。第一電晶體具有第一端、控制端及耦接發光二極體的陽極的第二端。第二電晶體具有耦接第一系統高電壓的第一端、控制端及耦接第一電晶體的第一端的第二端。第三電晶體具有耦接第二系統高電壓的第一端、控制端及耦接第一電晶體的控制端的第二端。第一電容具有耦接第二電晶體的第一端的第一端及耦接第二電晶體的控制端的第二端。在第一斷電期間，提供接地電壓準位至第一電容的第一端，並且提供閘極低電壓準位至第一電容的第二端。在第一斷電期間之後的一第二斷電期間，提供接地電壓準位至發光二極體的陽極。在第二斷電期間之後的第三斷電期間，提供接地電壓準位至第一電晶體的控制端。在第三斷電期間之後的第四斷電期間，提供接地電壓準位至第二電晶體的控制端及第三電晶體的控制端。
本發明的畫素電路的關機供電順序的供電方法，其中畫素電路包括發光二極體、第一電晶體、第二電晶體、第三電晶體、以及第一電容。發光二極體具有陽極及接收系統低電壓的陰極。第一電晶體具有第一端、控制端及耦接發光二極體的陽極的第二端。第二電晶體具有耦接第一系統高電壓的第一端、控制端及耦接第一電晶體的第一端的第二端。第三電晶體具有耦接第二系統高電壓的一第一端、控制端及耦接第一電晶體的控制端的第二端。第一電容具有耦接第二電晶體的第一端的第一端及耦接第二電晶體的控制端的第二端。供電方法包括下列步驟：在第一斷電期間，提供接地電壓準位至第一電容的第一端，並且提供閘極低電壓準位至第一電容的第二端；在第一斷電期間之後的第二斷電期間，提供接地電壓準位至發光二極體的陽極；在第二斷電期間之後的第三斷電期間，提供接地電壓準位至第一電晶體的控制端；以及，在第三斷電期間之後的第四斷電期間，提供接地電壓準位至第二電晶體的控制端及第三電晶體的控制端。
基於上述，本發明實施例的畫素電路及其關機供電順序的供電方法，在第一斷電期間提供接地電壓準位至第一電容的第一端，並且提供閘極低電壓準位至第一電容的第二端，以對第一電容進行放電；在第二斷電期間，提供接地電壓準位至發光二極體的陽極，以發光二極體進行放電；在第三斷電期間，提供接地電壓準位至第一電晶體的控制端，以對第一電晶體的控制端進行放電；在第四斷電期間，提供接地電壓準位至第二電晶體的控制端及第三電晶體的控制端，以對第二電晶體的控制端及第三電晶體的控制端進行放電。藉此，可將畫素電路的電荷完全的放電，以避免關機殘影的問題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
應當理解，儘管術語”第一”、”第二”、”第三”等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的”第一元件”、”部件”、”區域”、”層”或”部分”可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。
這裡使用的術語僅僅是為了描述特定實施例的目的，而不是限制性的。如本文所使用的，除非內容清楚地指示，否則單數形式”一”、”一個”和”該”旨在包括複數形式，包括”至少一個”。”或”表示”及/或”。如本文所使用的，術語”及/或”包括一個或多個相關所列項目的任何和所有組合。還應當理解，當在本說明書中使用時，術語”包括”及/或”包括”指定所述特徵、區域、整體、步驟、操作、元件的存在及/或部件，但不排除一個或多個其它特徵、區域整體、步驟、操作、元件、部件及/或其組合的存在或添加。
圖1為依據本發明第一實施例的畫素電路的電路示意圖。請參照圖1，在本實施例中，畫素電路PIX包括發光二極體MD1、第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、第七電晶體T7、第八電晶體T8、第七電晶體T9、第十電晶體T10、第十一電晶體T11、第十二電晶體T12、第十三電晶體T13、第十四電晶體T14、第十五電晶體T15、第十六電晶體T16、第十七電晶體T17、第十八電晶體T18、第十九電晶體T19、第一電容C1、第二電容C2、以及第三電容C3。其中，第一電晶體T1至第十九電晶體T1是以P型電晶體例，但本發明實施例不以此為限。
發光二極體MD1具有陽極及接收系統低電壓VSS的陰極。第一電晶體T1具有第一端、控制端及耦接發光二極體MD1的陽極的第二端。第二電晶體T2，具有第一端、控制端及耦接第一電晶體T1的第一端的第二端。第三電晶體T3具有第一端、控制端及耦接第一電晶體T1的控制端的第二端。第一電容C1具有耦接第二電晶體T2的第一端的第一端及耦接第二電晶體T2的控制端的第二端。
第四電晶體T4具有接收第二系統高電壓VDD_PWM的第一端、接收起始信號VST(n)的控制端、以及耦接第一電容C1的第一端的第二端，其中n為導引數。第五電晶體T5具有耦接第一電容C1的第二端的第一端、接收起始信號VST(n)的控制端、以及接收起始信號VST(n)的第二端。
第二電容C2具有接收掃盪信號Sweep(n)的第一端及耦接第三電晶體T3的控制端的第二端。第六電晶體T6具有耦接第二電容C2的第二端的第一端、接收起始信號VST(n)的控制端、以及接收起始信號VST(n)的第二端。第七電晶體T7具有接收第一電晶體T1的第二端的第一端、接收第一發光信號EPAM(n)的控制端、以及耦接發光二極體MD1的陽極的第二端。
第八電晶體T8具有接收第二系統高電壓VDD_PWM的第一端、接收第二發光信號EPWM(n)的控制端、以及耦接第三電晶體T3的第一端的第二端，其中第三電晶體T3的第一端經由第八電晶體T8耦接第二系統高電壓VDD_PWM。第九電晶體T9具有耦接第三電晶體T3的第二端的第一端、接收第二發光信號EPWM(n)的控制端、以及耦接第一電晶體T1的控制端的第二端。
第十電晶體T10具有接收第一系統高電壓VDD_PAM的第一端、接收第二發光信號EPWM(n)的控制端、以及耦接第二電晶體T2的第一端的第二端，其中第二電晶體T2的第一端經由第十電晶體T10耦接第一系統高電壓VDD_PAM。第十一電晶體T11具有耦接第一電容C1的第一端的第一端、接收第二發光信號EPWM(n)的控制端、以及耦接第二電晶體T2的第一端的第二端。第十二電晶體T12具有耦接發光二極體MD1的陽極的第一端、接收測試信號Test的控制端、以及耦接發光二極體MD1的陰極的第二端。
第十三電晶體T13具有接收第一畫素電壓Vpam的第一端、接收掃描信號SP(n)的控制端、以及耦接第二電晶體T2的第一端的第二端。第十四電晶體T14具有耦接第二電晶體T2的控制端的第一端、接收掃描信號SP(n)的控制端、以及耦接第二電晶體T2的第二端的第二端。第十五電晶體T15具有接收第二系統高電壓VDD_PWM的第一端、接收掃描信號SP(n)的控制端、以及耦接第一電容C1的第一端的第二端。
第十六電晶體T16具有接收第二畫素電壓Vsig的第一端、接收掃描信號SP(n)的控制端、以及耦接第三電晶體T3的第一端的第二端。第十七電晶體T17具有耦接第三電晶體T3的控制端的第一端、接收掃描信號SP(n)的控制端、以及耦接第三電晶體T3的第二端的第二端。第十八電晶體T18具有接收掃盪信號Sweep(n)的第一端、接收掃描信號SP(n)的控制端、以及接收掃盪閘極高電壓SW_VGH的第二端。
第三電容C3具有耦接第一電晶體T1的控制端的第一端、以及接收設置電壓VSET的第二端。第十九電晶體T19具有耦接第一電晶體T1的控制端的第一端、接收設置信號SET(n)的控制端、以及接收設置電壓VSET的第二端。
圖2為依據本發明第一實施例的畫素電路的關機供電順序的驅動波形圖。請參照圖1及圖2，在第一斷電期間Poff1中，掃描信號SP(n)、設置信號SET(n)、第二發光信號EPWM(n)、第一發光信號EPAM(n)、以及測試信號Test為閘極高電壓準位VGH；第二系統高電壓VDD_PWM、第一系統高電壓VDD_PAM、系統低電壓VSS、設置電壓VSET、掃盪閘極高電壓SW_VGH、第一畫素電壓Vpam及第二畫素電壓Vsig、以及掃盪信號Sweep(n)為接地電壓準位GND；並且，起始信號VST(n)為閘極低電壓準位VGL。
此時，第一電晶體T1為浮接（floating），第二電晶體T2至第六電晶體T6為導通，並且第七電晶體T7至第十九電晶體T19為截止。第二系統高電壓VDD_PWM的接地電壓準位GND經由導通的第四電晶體T4傳送到第一電容C1的第一端。起始信號VST(n)的閘極低電壓準位VGL經由導通的第五電晶體T5傳送至第一電容C1的第二端且經由導通的第六電晶體T6傳送至第二電容C2的第二端。藉此，可對第一電容C1進行放電。
在第一斷電期間Poff1之後的第二斷電期間Poff2中，掃描信號SP(n)、以及設置信號SET(n)為閘極高電壓準位VGH；第一系統高電壓VDD_PAM、系統低電壓VSS、設置電壓VSET、掃盪閘極高電壓SW_VGH、第一畫素電壓Vpam及第二畫素電壓Vsig、起始信號VST(n)、以及掃盪信號Sweep(n)為接地電壓準位GND；並且，第二系統高電壓VDD_PWM、第二發光信號EPWM(n)、第一發光信號EPAM(n)、以及測試信號Test為閘極低電壓準位VGL。
此時，第一電晶體T1至第三電晶體T3、第七電晶體T7至第十二電晶體T12為導通，並且第四電晶體T4至第六電晶體T6、以及第十三電晶體T13至第十九電晶體T19為截止，其中第二系統高電壓VDD_PWM的閘極低電壓準位VGL經由導通的第三電晶體T3、第八電晶體T8、以及第九電晶體T9傳送至第一電晶體T1的控制端，並且第一系統高電壓VDD_PAM的接地電壓準位GND經由導通的第一電晶體T1、第二電晶體T2、第七電晶體T7、以及第十電晶體T10傳送到發光二極體MD1的陽極並且經由導通的第十電晶體T10以及第十一電晶體T11傳送到第一電容C1的第一端。系統低電壓VSS的接地電壓準位GND經由導通的第十二電晶體T12傳送到發光二極體MD1的陽極。
在第二斷電期間Poff2之後的第三斷電期間Poff3中，掃描信號SP(n)、以及設置信號SET(n)為閘極高電壓準位VGH；第二系統高電壓VDD_PWM、第一系統高電壓VDD_PAM、系統低電壓VSS、設置電壓VSET、掃盪閘極高電壓SW_VGH、第一畫素電壓Vpam及第二畫素電壓Vsig、起始信號VST(n)、掃盪信號Sweep(n)、以及測試信號Test為接地電壓準位GND；並且，第二發光信號EPWM(n)、以及第一發光信號EPAM(n)為閘極低電壓準位VGL。
此時，第二電晶體T2、第三電晶體T3、第七電晶體T7至第十一電晶體T11為導通，並且第一電晶體T1、第四電晶體T4至第六電晶體T6、以及第十二電晶體T12至第十九電晶體T19為截止，其中第二系統高電壓VDD_PWM的接地電壓準位GND經由導通的第三電晶體T3、第八電晶體T8、以及第七電晶體T9傳送至第一電晶體T1的控制端。
在第三斷電期間Poff3之後的第四斷電期間Poff4中，第二系統高電壓VDD_PWM、第一系統高電壓VDD_PAM、系統低電壓VSS、設置電壓VSET、掃盪閘極高電壓SW_VGH、第一畫素電壓Vpam及第二畫素電壓Vsig、起始信號VST(n)、設置信號SET(n)、第二發光信號EPWM(n)、第一發光信號EPAM(n)、掃盪信號Sweep(n)、以及測試信號Test為接地電壓準位GND；並且，掃描信號SP(n)為閘極低電壓準位VGL。
此時，第二電晶體T2、第三電晶體T3、第十三電晶體T13至第十八電晶體T18為導通，並且第一電晶體T1、第四電晶體T4至第十二電晶體T12、以及第十九電晶體T19為截止，其中第一畫素電壓Vpam的接地電壓準位GND經由導通的第二電晶體T2、第十三電晶體T13、以及第十四電晶體T14傳送至第二電晶體T2的控制端，並且第二畫素電壓Vsig的接地電壓準位GND經由導通的第三電晶體T3、第十六電晶體T16、以及第十七電晶體T17傳送至第三電晶體T3的控制端。第二系統高電壓VDD_PWM的接地電壓準位GND經由導通的第十五電晶體T15傳送到第一電容C1的第一端。
在第四斷電期間Poff4之後的第五斷電期間Poff5中，第二系統高電壓VDD_PWM、第一系統高電壓VDD_PAM、系統低電壓VSS、設置電壓VSET、掃盪閘極高電壓SW_VGH、第一畫素電壓Vpam及第二畫素電壓Vsig、起始信號VST(n)、掃描信號SP(n)、設置信號SET(n)、第二發光信號EPWM(n)、第一發光信號EPAM(n)、掃盪信號Sweep(n)、以及測試信號Test為接地電壓準位GND。
依據上述，在本實施例的畫素電路PIX中，在第一斷電期間Poff1提供接地電壓準位GND至第一電容C1的第一端，並且提供閘極低電壓準位VGL至第一電容C1的第二端，以對第一電容C1進行放電；在第二斷電期間Poff2，提供接地電壓準位GND至發光二極體MD1的陽極，以發光二極體MD1進行放電；在第三斷電期間Poff3，提供接地電壓準位GND至第一電晶體T1的控制端，以對第一電晶體T1的控制端進行放電；在第四斷電期間Poff4，提供接地電壓準位GND至第二電晶體T2的控制端及第三電晶體T3的控制端，以對第二電晶體T2的控制端及第三電晶體T3的控制端進行放電。
圖3為依據本發明第二實施例的畫素電路的關機供電順序的驅動波形圖。請參照圖1至圖3，在圖2實施例中，第一系統高電壓VDD_PAM在進入第一斷電期間Poff1後即由閘極高電壓準位VGH拉低至接地電壓準位GND。然而，在圖3實施例中，第一系統高電壓VDD_PAM是在進入第第二斷電期間Poff2後即由閘極高電壓準位VGH拉低至接地電壓準位GND。
進一步來說，在第一斷電期間Poff1中，要將第一電容C1進行放電的動作主要是透過導通的第四電晶體T4達成。此時，第二發光信號EPWM(n)為閘極高電壓準位VGH，因此第十電晶體T10及第十一電晶體T11不會開啟，所以第一系統高電壓VDD_PAM可選擇性地為閘極高電壓準位VGH或接地電壓準位GND。在第二斷電期間Poff2中，第二發光信號EPWM(n)為閘極低電壓準位VGL，此時第一系統高電壓VDD_PAM一定要到接地電壓準位GND，否則第一電容C1會被充到閘極高電壓準位VGH。
依據上述，第一系統高電壓VDD_PAM可以在進入第一斷電期間Poff1及第二斷電期間Poff2的其中之一後由閘極高電壓準位VGH拉低至接地電壓準位GND。
圖4為依據本發明第三實施例的畫素電路的關機供電順序的驅動波形圖。請參照圖1、圖2及圖4，在圖2實施例中，系統低電壓VSS在進入第一斷電期間Poff1後即由原始電壓準位拉高至接地電壓準位GND。然而，在圖4實施例中，系統低電壓VSS是在進入第二斷電期間Poff2後即由原始電壓準位拉高至接地電壓準位GND。在第二斷電期間Poff2中，是將發光二極體MD1的陽極進行放電，因此在測試信號Test為閘極低電壓準位VGL以前將系統低電壓VSS拉到接地電壓準位GND即可。
依據上述，系統低電壓VSS可以在進第一斷電期間Poff1及第二斷電期間Poff2的其中之一後由閘極低電壓準位VGL拉高至接地電壓準位GND。
圖5為依據本發明第四實施例的畫素電路的關機供電順序的驅動波形圖。請參照圖1、圖2及圖5，在圖2實施例中，設置信號SET(n)在進入第四斷電期間Poff4後即由閘極高電壓準位VGH拉低至接地電壓準位GND。然而，在圖5實施例中，設置信號SET(n)可以在進入第一斷電期間Poff1至第四斷電期間Poff4的其中之一後由閘極高電壓準位VGH拉低至接地電壓準位GND。
並且，在圖2實施例中，設置電壓VSET是早於設置信號SET(n)在進入第一斷電期間Poff1後即閘極低電壓準位VGL拉高至接地電壓準位GND。然而，在圖5實施例中，設置電壓VSET可以早於或同時於設置信號SET(n)由閘極高電壓準位VGH拉低至接地電壓準位GND由閘極低電壓準位VGL拉高至接地電壓準位GND。換言之，在設置信號SET(n)拉到接地電壓準位GND時，則設置電壓VSET也要跟著拉到接地電壓準位GND；反之，在設置信號SET(n)拉到接地電壓準位GND之前，設置電壓VSET可在原始電壓準位或接地電壓準位GND。
圖6為依據本發明第五實施例的畫素電路的關機供電順序的驅動波形圖。請參照圖1、圖2及圖6，在圖2實施例中，測試信號Test在進入第三斷電期間Poff3後即由閘極低電壓準位VGL拉高至接地電壓準位GND。然而，在圖6實施例中，測試信號Test可以在進入第三斷電期間Poff3至第五斷電期間Poff5的其中之一後由閘極低電壓準位VGL拉高至接地電壓準位GND。換言之，測試信號Test於第二斷電期間Poff2拉低至閘極低電壓準位VGL，並且在第二斷電期間Poff2之後，可於任何時間拉到接地電壓準位GND皆可。
圖7為依據本發明第六實施例的畫素電路的關機供電順序的驅動波形圖。請參照圖1、圖2及圖7，在圖2實施例中，第一畫素電壓Vpam及第二畫素電壓Vsig在進入第一斷電期間Poff1後即切換至接地電壓準位GND。然而，在圖7實施例中，第一畫素電壓Vpam及第二畫素電壓Vsig可以在進入第一斷電期間Poff1至第四斷電期間Poff4的其中之一後由閘極高電壓準位VGH拉低至接地電壓準位GND。
並且，在圖2實施例中，掃盪信號Sweep(n)及掃盪閘極高電壓SW_VGH在進入第一斷電期間Poff1後即由閘極高電壓準位VGH拉低至接地電壓準位GND。然而，在圖7實施例中，掃盪信號Sweep(n)及掃盪閘極高電壓SW_VGH可以早於或同時於掃描信號SP(n)由閘極高電壓準位VGH拉低至閘極低電壓準位VGL由閘極高電壓準位VGH拉低至接地電壓準位GND。
進一步來說，在第四斷電期間Poff4中是要將第二電晶體T2的控制端及第三電晶體T3的控制端進行放電的動作。因此，在掃描信號SP(n)拉到閘極低電壓準位VGL以前，將第一畫素電壓Vpam及第二畫素電壓Vsig拉到接地電壓準位GND即可。並且，為了避免掃盪信號Sweep(n)及掃盪閘極高電壓SW_VGH透過第二電容C2影響第三電晶體T3的控制端。因此掃盪信號Sweep(n)及掃盪閘極高電壓SW_VGH的時序也要跟著第一畫素電壓Vpam及第二畫素電壓Vsig。
圖8為依據本發明一實施例的畫素電路的關機供電順序的供電方法的流程圖。請參照圖8，在本實施例中，畫素電路至少包括發光二極體、第一電晶體、第二電晶體、第三電晶體T3、以及第一電容C1。發光二極體具有陽極及接收系統低電壓的陰極。第一電晶體具有第一端、控制端及耦接發光二極體的陽極的第二端。第二電晶體具有耦接第一系統高電壓的第一端、控制端及耦接第一電晶體的第一端的第二端。第三電晶體具有耦接第二系統高電壓的第一端、控制端及耦接第一電晶體的控制端的第二端。第一電容具有耦接第二電晶體的第一端的第一端及耦接第二電晶體的控制端的第二端。
畫素電路的關機供電順序的供電方法包括下列步驟。在步驟S101中，在第一斷電期間，提供接地電壓準位至第一電容的第一端，並且提供閘極低電壓準位至第一電容的第二端。在步驟S103中，在第一斷電期間之後的第二斷電期間，提供接地電壓準位至發光二極體的陽極。在步驟S105中，在第二斷電期間之後的第三斷電期間，提供接地電壓準位至第一電晶體的控制端。在步驟S107中，在第三斷電期間之後的第四斷電期間，提供接地電壓準位至第二電晶體的控制端及第三電晶體的控制端。在步驟S109中，在第四斷電期間之後的第五斷電期間中，將畫素電路所接收的信號及電壓（例如第一系統高電壓、第二系統高電壓、系統低電壓、設置電壓、掃盪閘極高電壓、第一畫素電壓及第二畫素電壓、起始信號、掃描信號、設置信號、第一發光信號、第二發光信號、掃盪信號、以及測試信號）設定為接地電壓準位。其中，上述步驟S101、S103、S105、S107、S109的順序為用以說明，本發明實施例不以此為限。並且，上述步驟S101、S103、S105、S107、S109的細節可參照圖1至圖7實施例所示，在此則不再贅述。
綜上所述，本發明實施例的畫素電路及其關機供電順序，在第一斷電期間提供接地電壓準位至第一電容的第一端，並且提供閘極低電壓準位至第一電容的第二端，以對第一電容進行放電；在第二斷電期間，提供接地電壓準位至發光二極體的陽極，以發光二極體進行放電；在第三斷電期間，提供接地電壓準位至第一電晶體的控制端，以對第一電晶體的控制端進行放電；在第四斷電期間，提供接地電壓準位至第二電晶體的控制端及第三電晶體的控制端，以對第二電晶體的控制端及第三電晶體的控制端進行放電。藉此，可將畫素電路的電荷完全的放電，以避免關機殘影的問題。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
C1:第一電容 C2:第二電容 C3:第三電容 EPAM(n):第一發光信號 EPWM(n):第二發光信號 GND:接地電壓準位 MD1:發光二極體 PIX:畫素電路 Poff1:第一斷電期間 Poff2:第二斷電期間 Poff3:第三斷電期間 Poff4:第四斷電期間 Poff5:第五斷電期間 SET(n):設置信號 SP(n):掃描信號 SW_VGH:掃盪閘極高電壓 Sweep(n):掃盪信號 T1:第一電晶體 T10:第十電晶體 T11:第十一電晶體 T12:第十二電晶體 T13:第十三電晶體 T14:第十四電晶體 T15:第十五電晶體 T16:第十六電晶體 T17:第十七電晶體 T18:第十八電晶體 T19:第十九電晶體 T2:第二電晶體 T3:第三電晶體 T4:第四電晶體 T5:第五電晶體 T6:第六電晶體 T7:第七電晶體 T8:第八電晶體 T9:第七電晶體 Test:測試信號 VDD_PAM:第一系統高電壓 VDD_PWM:第二系統高電壓 VGH:閘極高電壓準位 VGL:閘極低電壓準位 Vpam:第一畫素電壓 VSET:設置電壓 Vsig:第二畫素電壓 VSS:系統低電壓 VST(n):起始信號 S101、S103、S105、S107、S109:步驟
圖1為依據本發明第一實施例的畫素電路的電路示意圖。 圖2為依據本發明第一實施例的畫素電路的關機供電順序的驅動波形圖。 圖3為依據本發明第二實施例的畫素電路的關機供電順序的驅動波形圖。 圖4為依據本發明第三實施例的畫素電路的關機供電順序的驅動波形圖。 圖5為依據本發明第四實施例的畫素電路的關機供電順序的驅動波形圖。 圖6為依據本發明第五實施例的畫素電路的關機供電順序的驅動波形圖。 圖7為依據本發明第六實施例的畫素電路的關機供電順序的驅動波形圖。 圖8為依據本發明一實施例的畫素電路的關機供電順序的供電方法的流程圖。
C1:第一電容
C2:第二電容
C3:第三電容
EPAM(n):第一發光信號
EPWM(n):第二發光信號
MD1:發光二極體
PIX:畫素電路
SET(n):設置信號
SP(n):掃描信號
SW_VGH:掃盪閘極高電壓
Sweep(n):掃盪信號
T1:第一電晶體
T10:第十電晶體
T11:第十一電晶體
T12:第十二電晶體
T13:第十三電晶體
T14:第十四電晶體
T15:第十五電晶體
T16:第十六電晶體
T17:第十七電晶體
T18:第十八電晶體
T19:第十九電晶體
T2:第二電晶體
T3:第三電晶體
T4:第四電晶體
T5:第五電晶體
T6:第六電晶體
T7:第七電晶體
T8:第八電晶體
T9:第七電晶體
Test:測試信號
VDD_PAM:第一系統高電壓
VDD_PWM:第二系統高電壓
Vpam:第一畫素電壓
VSET:設置電壓
Vsig:第二畫素電壓
VSS:系統低電壓
VST(n):起始信號

Claims (20)

  1. 一種畫素電路，包括：一發光二極體，具有一陽極及接收一系統低電壓的一陰極；一第一電晶體，具有一第一端、一控制端及耦接該發光二極體的該陽極的一第二端；一第二電晶體，具有耦接一第一系統高電壓的一第一端、一控制端及耦接該第一電晶體的該第一端的一第二端；一第三電晶體，具有耦接一第二系統高電壓的一第一端、一控制端及耦接該第一電晶體的該控制端的一第二端；一第一電容，具有耦接該第二電晶體的該第一端的一第一端及耦接該第二電晶體的該控制端的一第二端，其中在一第一斷電期間，提供一接地電壓準位至該第一電容的該第一端，並且提供一閘極低電壓準位至該第一電容的該第二端，其中在該第一斷電期間之後的一第二斷電期間，提供該接地電壓準位至該發光二極體的該陽極，其中在該第二斷電期間之後的一第三斷電期間，提供該接地電壓準位至該第一電晶體的該控制端，以及其中在該第三斷電期間之後的一第四斷電期間，提供該接地電壓準位至該第二電晶體的該控制端及該第三電晶體的該控制端。
  2. 如請求項1所述的畫素電路，更包括： 一第四電晶體，具有接收該第二系統高電壓的一第一端、接收一起始信號的一控制端、以及耦接該第一電容的該第一端的一第二端；以及一第五電晶體，具有耦接該第一電容的該第二端的一第一端、接收該起始信號的一控制端、以及接收該起始信號的的一第二端，其中在該第一斷電期間，該第二系統高電壓為該接地電壓準位，並且該起始信號為該閘極低電壓準位。
  3. 如請求項2所述的畫素電路，更包括：一第二電容，具有接收一掃盪信號的一第一端及耦接該第三電晶體的該控制端的一第二端；一第六電晶體，具有耦接該第二電容的該第二端的一第一端、接收該起始信號的一控制端、以及接收該起始信號的一第二端；一第七電晶體，具有接收該第一電晶體的該第二端的一第一端、接收一第一發光信號的一控制端、以及耦接該發光二極體的該陽極的一第二端；一第八電晶體，具有接收該第二系統高電壓的一第一端、接收一第二發光信號的一控制端、以及耦接該第三電晶體的該第一端的一第二端； 一第九電晶體，具有耦接該第三電晶體的該第二端的一第一端、接收該第二發光信號的一控制端、以及耦接該第一電晶體的該控制端的一第二端；一第十電晶體，具有接收該第一系統高電壓的一第一端、接收該第二發光信號的一控制端、以及耦接該第二電晶體的該第一端的一第二端；一第十一電晶體，具有耦接該第一電容的該第一端的一第一端、接收該第二發光信號的一控制端、以及耦接該第二電晶體的該第一端的一第二端；以及一第十二電晶體，具有耦接該發光二極體的該陽極的一第一端、接收一測試信號的一控制端、以及耦接該發光二極體的該陰極的一第二端，其中在該第二斷電期間中，該第一系統高電壓為該接地電壓準位，並且該第二系統高電壓、該第一發光信號、該第二發光信號及該測試信號為該閘極低電壓準位，以及其中在該第三斷電期間中，該第二系統高電壓及該測試信號為該接地電壓準位。
  4. 如請求項3所述的畫素電路，更包括：一第十三電晶體，具有接收一第一畫素電壓的一第一端、接收一掃描信號的一控制端、以及耦接該第二電晶體的該第一端的一第二端； 一第十四電晶體，具有耦接該第二電晶體的該控制端的一第一端、接收該掃描信號的一控制端、以及耦接該第二電晶體的該第二端的一第二端；一第十五電晶體，具有接收該第二系統高電壓的一第一端、接收該掃描信號的一控制端、以及耦接該第一電容的該第一端的一第二端；一第十六電晶體，具有接收一第二畫素電壓的一第一端、接收該掃描信號的一控制端、以及耦接該第三電晶體的該第一端的一第二端；一第十七電晶體，具有耦接該第三電晶體的該控制端的一第一端、接收該掃描信號的一控制端、以及耦接該第三電晶體的該第二端的一第二端；以及一第十八電晶體，具有接收該掃盪信號的一第一端、接收該掃描信號的一控制端、以及接收一掃盪閘極高電壓的一第二端，其中在該第四斷電期間中，該掃描信號為該閘極低電壓準位，該掃盪閘極高電壓、該第一畫素電壓、該第二畫素電壓、該第一發光信號及該第二發光信號為該接地電壓準位。
  5. 如請求項4所述的畫素電路，更包括：一第三電容，具有耦接該第一電晶體的該控制端的一第一端、以及接收一設置電壓的一第二端；以及 一第十九電晶體，具有耦接該第一電晶體的該控制端的一第一端、接收一設置信號的一控制端、以及接收該設置電壓的一第二端，其中在該第四斷電期間之後的一第五斷電期間中，該掃描信號、該設置信號以及該設置電壓為該接地電壓準位。
  6. 如請求項5所述的畫素電路，其中該第一系統高電壓在該第一斷電期間及該第二斷電期間的其中之一由一閘極高電壓準位拉低至該接地電壓準位。
  7. 如請求項5所述的畫素電路，其中該系統低電壓在該第一斷電期間及該第二斷電期間的其中之一由一原始電壓準位拉高至該接地電壓準位。
  8. 如請求項5所述的畫素電路，其中該測試信號在該第三斷電期間至該第五斷電期間的其中之一由該閘極低電壓準位拉高至該接地電壓準位。
  9. 如請求項5所述的畫素電路，其中該設置信號在該第一斷電期間至該第四斷電期間的其中之一由該閘極高電壓準位拉低至該接地電壓準位，並且該設置電壓早於或同時於該設置信號由該閘極低電壓準位拉高至該接地電壓準位。
  10. 如請求項5所述的畫素電路，其中該第一畫素電壓以及該第二畫素電壓在該第一斷電期間至該第四斷電期間的其中之一切換至該接地電壓準位，並且該掃盪信號及該掃盪閘極高 電壓早於或同時於該第一畫素電壓及該第二畫素電壓由該閘極高電壓準位拉低至該接地電壓準位。
  11. 一種畫素電路的關機供電順序的供電方法，其中該畫素電路包括：一發光二極體，具有一陽極及接收一系統低電壓的一陰極；一第一電晶體，具有一第一端、一控制端及耦接該發光二極體的該陽極的一第二端；一第二電晶體，具有耦接一第一系統高電壓的一第一端、一控制端及耦接該第一電晶體的該第一端的一第二端；一第三電晶體，具有耦接一第二系統高電壓的一第一端、一控制端及耦接該第一電晶體的該控制端的一第二端；一第一電容，具有耦接該第二電晶體的該第一端的一第一端及耦接該第二電晶體的該控制端的一第二端，其中該供電方法包括：在一第一斷電期間，提供一接地電壓準位至該第一電容的該第一端，並且提供一閘極低電壓準位至該第一電容的該第二端；在該第一斷電期間之後的一第二斷電期間，提供該接地電壓準位至該發光二極體的該陽極；在該第二斷電期間之後的一第三斷電期間，提供該接地電壓準位至該第一電晶體的該控制端；以及在該第三斷電期間之後的一第四斷電期間，提供該接地電壓準位至該第二電晶體的該控制端及該第三電晶體的該控制端。
  12. 如請求項11所述的供電方法，其中該畫素電路更包括：一第四電晶體，具有接收該第二系統高電壓的一第一端、接收一起始信號的一控制端、以及耦接該第一電容的該第一端的一第二端；以及一第五電晶體，具有耦接該第一電容的該第二端的一第一端、接收該起始信號的一控制端、以及接收該起始信號的的一第二端，其中該供電方法更包括：在該第一斷電期間，該第二系統高電壓為該接地電壓準位，並且該起始信號為該閘極低電壓準位。
  13. 如請求項12所述的供電方法，其中該畫素電路更包括：一第二電容，具有接收一掃盪信號的一第一端及耦接該第三電晶體的該控制端的一第二端；一第六電晶體，具有耦接該第二電容的該第二端的一第一端、接收該起始信號的一控制端、以及接收該起始信號的一第二端；一第七電晶體，具有接收該第一電晶體的該第二端的一第一端、接收一第一發光信號的一控制端、以及耦接該發光二極體的該陽極的一第二端； 一第八電晶體，具有接收該第二系統高電壓的一第一端、接收一第二發光信號的一控制端、以及耦接該第三電晶體的該第一端的一第二端；一第九電晶體，具有耦接該第三電晶體的該第二端的一第一端、接收該第二發光信號的一控制端、以及耦接該第一電晶體的該控制端的一第二端；一第十電晶體，具有接收該第一系統高電壓的一第一端、接收該第二發光信號的一控制端、以及耦接該第二電晶體的該第一端的一第二端；一第十一電晶體，具有耦接該第一電容的該第一端的一第一端、接收該第二發光信號的一控制端、以及耦接該第二電晶體的該第一端的一第二端；以及一第十二電晶體，具有耦接該發光二極體的該陽極的一第一端、接收一測試信號的一控制端、以及耦接該發光二極體的該陰極的一第二端，其中該供電方法更包括：在該第二斷電期間中，該第一系統高電壓為該接地電壓準位，並且該第二系統高電壓、該第一發光信號、該第二發光信號及該測試信號為該閘極低電壓準位；以及在該第三斷電期間中，該第二系統高電壓及該測試信號為該接地電壓準位。
  14. 如請求項13所述的供電方法，其中該畫素電路更包括：一第十三電晶體，具有接收一第一畫素電壓的一第一端、接收一掃描信號的一控制端、以及耦接該第二電晶體的該第一端的一第二端；一第十四電晶體，具有耦接該第二電晶體的該控制端的一第一端、接收該掃描信號的一控制端、以及耦接該第二電晶體的該第二端的一第二端；一第十五電晶體，具有接收該第二系統高電壓的一第一端、接收該掃描信號的一控制端、以及耦接該第一電容的該第一端的一第二端；一第十六電晶體，具有接收一第二畫素電壓的一第一端、接收該掃描信號的一控制端、以及耦接該第三電晶體的該第一端的一第二端；一第十七電晶體，具有耦接該第三電晶體的該控制端的一第一端、接收該掃描信號的一控制端、以及耦接該第三電晶體的該第二端的一第二端；以及一第十八電晶體，具有接收該掃盪信號的一第一端、接收該掃描信號的一控制端、以及接收一掃盪閘極高電壓的一第二端，其中該供電方法更包括： 在該第四斷電期間中，該掃描信號為該閘極低電壓準位，該掃盪閘極高電壓、該第一畫素電壓、該第二畫素電壓、該第一發光信號及該第二發光信號為該接地電壓準位。
  15. 如請求項14所述的供電方法，其中該畫素電路更包括：一第三電容，具有耦接該第一電晶體的該控制端的一第一端、以及接收一設置電壓的一第二端；以及一第十九電晶體，具有耦接該第一電晶體的該控制端的一第一端、接收一設置信號的一控制端、以及接收該設置電壓的一第二端，其中該供電方法更包括：在該第四斷電期間之後的一第五斷電期間中，該掃描信號、該設置信號以及該設置電壓為該接地電壓準位。
  16. 如請求項15所述的供電方法，更包括：在該第一斷電期間及該第二斷電期間的其中之一，將該第一系統高電壓由一閘極高電壓準位拉低至該接地電壓準位。
  17. 如請求項15所述的供電方法，更包括：在該第一斷電期間及該第二斷電期間的其中之一，將該系統低電壓由一原始電壓準位拉高至該接地電壓準位。
  18. 如請求項15所述的供電方法，更包括：在該第三斷電期間至該第五斷電期間的其中之一，將該測試信號由該閘極低電壓準位拉高至該接地電壓準位。
  19. 如請求項15所述的供電方法，更包括：在該第一斷電期間至該第四斷電期間的其中之一，將該設置信號由該閘極高電壓準位拉低至該接地電壓準位；以及早於或同時於該設置信號，將該設置電壓由該閘極低電壓準位拉高至該接地電壓準位。
  20. 如請求項15所述的供電方法，更包括：在該第一斷電期間至該第四斷電期間的其中之一，將該第一畫素電壓及該第二畫素電壓切換至該接地電壓準位；以及早於或同時於該第一畫素電壓及該第二畫素電壓，將該掃盪信號及該掃盪閘極高電壓由該閘極高電壓準位拉低至該接地電壓準位。
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