TWI400686B - 液晶顯示器之移位暫存器 - Google Patents

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Description

液晶顯示器之移位暫存器
本發明相關於一種移位暫存器，尤指一種使用低頻訊號來驅動下拉電路之移位暫存器。
由於液晶顯示器(liquid crystal display)具有低輻射、體積小及低耗能等優點，已逐漸取代傳統的陰極射線管顯示器(cathode ray tube display,CRT)，因而被廣泛地應用在筆記型電腦、個人數位助理(personal digital assistant,PDA)、平面電視，或行動電話等資訊產品上。傳統液晶顯示器之運作原理是利用外部驅動晶片來驅動面板上的畫素以顯示影像，但為了減少元件數目並降低製造成本，近年來逐漸發展成將驅動電路結構直接製作於顯示面板上，例如將閘級驅動電路(gate driver)整合於液晶面板(gate on array,GOA)之技術。GOA閘級驅動電路通常採用移位暫存器(shift register)結構，透過上拉(pull-up circuit)電路來提供複數組閘極驅動訊號至顯示面板，而透過下拉(pull-down circuit)電路來穩定輸出訊號。
請參考第1圖，第1圖為先前技術中一液晶顯示裝置100之簡化功能方塊圖。第1圖僅顯示了液晶顯示裝置100之部分結構，包含複數條閘極線GL(1)～GL(N)、一移位暫存器110、一時脈產生器120和一電源供應器130。時脈產生器120可提供移位暫存器110運作所需之起始脈衝訊號VST和兩高頻時脈訊號CH1和CH2，而電源供應器130可提供移位暫存器110運作所需之操作電壓VDD和VSS。移位暫存器110包含有複數級串接之移位暫存單元SR(1)～SR(N)，其輸出端分別耦接於相對應之閘極線GL(1)～GL(N)。依據高頻時脈訊號CH1、CH2和起始脈衝訊號VST，移位暫存器110可分別透過移位暫存單元SR(1)～SR(N)依序輸出閘極驅動訊號GS(1)～GS(N)至相對應之閘極線GL(1)～GL(N)。
請參考第2圖，第2圖為美國專利號7310402”GATE LINE DRIVERS FOR ACTIVE MATRIX DISPLAYS”(簡稱為前案一)中一移位暫存器100之示意圖。第2圖顯示了前案一之複數級移位暫存單元SR(1)～SR(N)中一第n級移位暫存單元SR(n)之電路圖(n為介於1和N之間的整數)。移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、一第一下拉電路16、一第二下拉電路和26、一維持電路36、一提升驅動電路(pull-up driving circuit)46，以及一提升電路56。移位暫存單元SR(N)之輸入端IN(n)耦接於前一級移位暫存單元SR(n-1)之輸出端OUT(n-1)，而移位暫存單元SR(n)之輸出端OUT(n)耦接於下一級移位暫存單元SR(n+1)之輸入端IN(n+1)。前案一透過電晶體開關T1和T2執行上拉運作：電晶體開關T1依據閘極驅動訊號GS(n-1)來控制之輸入端IN(n)和端點Q(n)之間的訊號導通路徑，電晶體開關T2依據端點Q(n)之電位來控制時脈訊號CH1和輸出端OUT(n)之間的訊號導通路徑。同時，前案一透過第一下拉電路16和第二下拉電路26來執行下拉運作：在第一下拉電路16中，串接之電晶體開關T3和T4於閘極分別接收彼此反向之高頻時脈訊號CH1和CH2，並依此產生控制訊號至電晶體開關T5和T6之閘極，因此電晶體開關T5能依據其閘級之電位來控制端點Q(n)和電壓VSS之間的訊號導通路徑，而電晶體開關T6能依據其閘級之電位來控制輸出端OUT(n)和電壓VSS之間的訊號導通路徑；在第二下拉電路26中，串接之電晶體開關T7和T8於閘極分別接收彼此反向之高頻時脈訊號CH2和CH1，並依此產生控制訊號至電晶體開關T9和T10之閘極，因此電晶體開關T9能依據其閘級之電位來控制端點Q(n)和電壓VSS之間的訊號導通路徑，而電晶體開關T10能依據其閘級之電位來控制輸出端OUT(n)和電壓VSS之間的訊號導通路徑。維持電路36則透過電晶體開關T11～T13來維持電晶體開關T5、T6、T9和T10之閘極電位。
請參考第3圖，第3圖為美國專利號7342568”SHIFT REGISTER CIRCUIT”(簡稱為前案二)中一移位暫存器之示意圖。第3圖顯示了前案二之複數級移位暫存單元SR(1)～SR(N)中一第n級移位暫存單元SR(n)之電路圖(n為介於1和N之間的整數)。移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、一第一下拉電路18、一第二下拉電路和28、一第三下拉電路和38、一提升驅動電路48，以及一提升電路58。移位暫存單元SR(N)之輸入端IN(n)耦接於前一級移位暫存單元SR(n-1)之輸出端OUT(n-1)，而移位暫存單元SR(n)之輸出端OUT(n)耦接於下一級移位暫存單元SR(n+1)之輸入端IN(n+1)。前案二透過電晶體開關T1和T2執行上拉運作：電晶體開關T1依據閘極驅動訊號GS(n-1)來控制之輸入端IN(n)和端點Q(n)之間的訊號導通路徑，電晶體開關T2依據端點Q(n)之電位來控制時脈訊號CH1和輸出端OUT(n)之間的訊號導通路徑。同時，前案二主要透過第一下拉電路18和第二下拉電路28來執行下拉運作：在第一下拉電路18中，串接之電晶體開關T3和T4於閘極分別接收彼此反向之高頻時脈訊號CH1和CH2，並依此產生控制訊號至電晶體開關T5和T6之閘極，因此電晶體開關T5能依據其閘級之電位來分別控制端點Q(n)和電壓VSS之間的訊號導通路徑，而電晶體開關T6能依據其閘級之電位來控制輸出端OUT(n)和電壓VSS之間的訊號導通路徑；在第二下拉電路28中，串接之電晶體開關T7和T8於閘極分別接收彼此反向之高頻時脈訊號CH2和CH1，並依此產生控制訊號至電晶體開關T9和T10之閘極，因此電晶體開關T9能依據其閘級之電位來控制端點Q(n)和電壓VSS之間的訊號導通路徑，而電晶體開關T10能依據其閘級之電位來控制輸出端OUT(n)和電壓VSS之間的訊號導通路徑。
請參考第4圖，第4圖為先前技術之移位暫存器在運作時之時序圖。在驅動前案一和前案二之液晶顯示裝置時，時脈訊號CH1和CH2皆以50%之工作週率(duty cycle)在一高電位Vgh和一低電位Vgl之間切換，且在同一時間時脈訊號CH1和CH2具相反相位。第一級移位暫存單元SR(1)依據起始脈衝訊號VST產生第一級閘極驅動訊號GS(1)，而第二級至第N級移位暫存單元SR(2)～SR(N)則分別依據前一級移位暫存單元之輸出訊號來產生第二級至第N級閘極驅動訊號GS(2)～GS(N)。亦即，閘極驅動訊號GS(1)～GS(N-1)分別為致能移位暫存單元SR(2)～SR(N)所需之起始脈衝訊號。先前技術之移位暫存器於時間點t1和t3之間執行上拉動作，於時間點t3之後執行下拉動作。對第n級移位暫存單元SR(n)來說，時間點t1和t2之間為其前一級移位暫存單元SR(n-1)之驅動週期，此時時脈訊號CH1具低電位，而時脈訊號CH2和閘極驅動訊號GS(n-1)具高電位，因此電晶體開關T1會被導通，端點Q(n)之電位會被拉高至高電位VDD，此時電晶體開關T2亦會被導通，而閘極驅動訊號GS(n)則會因為畫素內電晶體開關的穿透效應(feed-through effect)被拉低至低電位Vgl。在時間點t2時，時脈訊號CH1由低電位切換至高電位，因此能透過導通之電晶體開關T2於時間點t2和t3之間(時脈訊號CLK1具高電位時)提供具高電位之閘極驅動訊號GS(n)。另一方面，下拉電路16、26和18、28以互補方式運作，分別負責50%的下拉動作，可在第n級移位暫存單元SR(n)之驅動週期外的其它時間內將閘極驅動訊號GS(n)維持在低電位VSS。當時脈訊號CH1為低電位，時脈訊號CH2為高電位，且移位暫存單元SR(N)之輸入訊號(閘極驅動訊號GS(n-1))和輸出訊號(閘極驅動訊號GS(n))皆為低電位時，此時電晶體開關T5和T6之閘極實質上維持在低電位VSS，電晶體開關T9和T10之閘極實質上維持在高電位VDD。同理，當時脈訊號CH1為高電位，時脈訊號CH2為低電位，且移位暫存單元SR(N)之輸出訊號(閘極驅動訊號GS(n))為低電位時，此時電晶體開關T5和T6之閘極實質上維持在高電位VDD，電晶體開關T9和T10之閘極實質上維持在低電位VSS。因此，在先前技術之移位暫存器中，電晶體開關T5、T6、T9和T10之閘極在一週期內約50%的時間維持在高電位，而約50%的時間維持在低電位。
隨著面板解析度越來越高，畫素充電時間越來越短，時脈訊號CH1和CH2所需的頻率也越來越高，消耗功率亦隨著操作頻率增加。先前技術使用高頻時脈訊號CH1和CH2來驅動下拉電路，不但耗電量大，電晶體開關之特性亦會隨著時間逐漸偏離理想值，最終會造成下拉動作失敗，影響液晶顯示裝置100的運作。同時，穿透效應讓閘極驅動訊號GS(n)在其驅動週期前會先被放電至低於理想準位VSS之低電位Vgl，因此會對畫素內之資料電壓造成電容耦合效應，影響液晶顯示裝置100的顯示品質。
本發明提供一種移位暫存器，包含複數級串接之移位暫存單元，其中該複數級移位暫存單元中一第N級移位暫存單元包含一輸入端，用來接收一輸入電壓；一輸出端，用來輸出一輸出電壓；一第一節點；一提升驅動電路，用來將該輸入電壓傳至該第一節點；一提升電路，用來依據一第一時脈訊號和該輸入電壓來提供該輸出電壓；一第一下拉電路，用來依據一第二時脈訊號來提供一第一電壓至該第一節點或該輸出端；一第二下拉電路，用來依據一第三時脈訊號來提供一第二電壓至該第一節點或該輸出端，其中該第一時脈訊號之頻率遠高於該第二或第三時脈訊號之頻率；及一第三下拉電路，用來依據一回授電壓來提供一第三電壓至該第一節點或該輸出端。
本發明另提供一種移位暫存器，包含複數級串接之移位暫存單元，其中該複數級移位暫存單元中一第N級移位暫存單元包含一輸入端，用來接收一輸入電壓；一輸出端，用來輸出一輸出電壓；一節點；一提升驅動電路，用來將該輸入電壓傳至該節點；一提升電路，用來依據一第一時脈訊號和該輸入電壓來提供該輸出電壓，使得該輸出電壓在該第N級移位暫存單元之驅動週期內具一第一電位，其中該第一時脈訊號係以一預定頻率在該第一電位和一第二電位之間切換，且該第一電位高於該第二電位；一下拉電路，用來在該第N級移位暫存單元之驅動週期外的其它時間內將該輸出電壓維持在一第三電位，其中該第三電位高於該第二電位；及一快速下拉電路，用來依據一回授電壓來維持該節點或該輸出端之電位，使得該輸出電壓在該複數級移位暫存單元中一第(N+1)級移位暫存單元之驅動週期內具該第二電位。
本發明另提供一種移位暫存器，包含複數級串接之移位暫存單元，其中該複數級移位暫存單元中一第N級移位暫存單元包含一輸入端，用來接收一輸入電壓；一輸出端，用來輸出一輸出電壓；一節點；一提升驅動電路，用來將該輸入電壓傳至該節點；一提升電路，用來依據一第一時脈訊號和該輸入電壓來提供該輸出電壓，使得該輸出電壓在該第N-1級移位暫存單元之驅動週期內具一第二電位，在該第N級移位暫存單元之驅動週期內具一第一電位，在該第N+1級移位暫存單元之驅動週期內具一第二電位，其中該第一時脈訊號係以一預定頻率在該第一電位和一第二電位之間切換，且該第一電位高於該第二電位；一下拉電路，用來在該第N級移位暫存單元之驅動週期外的其它時間內將該輸出電壓維持在一第三電位，其中該第三電位高於該第二電位。
第5圖和第6圖為本發明中液晶顯示裝置300之簡化功能方塊圖，顯示了液晶顯示裝置300之複數條閘極線GL(1)～GL(N)、一移位暫存器210、一時脈產生器220和一電源供應器230。時脈產生器220可提供移位暫存器210運作所需之起始脈衝訊號VST/VST1/VST2、複數組高頻時脈訊號CH1～CHM，和兩組低頻時脈訊號CL1、CL2。電源供應器230可提供移位暫存器210運作所需之操作電壓VSS。移位暫存器210包含有複數級串接之移位暫存單元SR(1)～SR(N)，依據相對應之高頻時脈訊號CH1～CHM、相對應之輸入訊號ST(1)～ST(N-1)和相對應之回授訊號FB(1)～FB(N)，移位暫存單元SR(1)～SR(N)分別於輸出端OUT(1)～OUT(N)依序輸出閘極驅動訊號GS(1)～GS(N)至相對應之閘極線GL(1)～GL(N)。針對第一級移位暫存單元SR(1)，輸入訊號ST(1)為時脈產生器220所提供的起始脈衝訊號VST/VST1/VST2，所接收之回授訊號FB(2)為第二級移位暫存單元SR(2)所產生之閘極驅動訊號GS(2)；針對其它級串接之移位暫存單元SR(2)～SR(N)中之一移位暫存單元SR(n)，其輸入端耦接於一前級移位暫存單元SR(n-m)，而輸出端OUT(n)則耦接於一下級移位暫存單元SR(n+m)之輸入端，因此輸入訊號ST(n-m)由移位暫存單元SR(n-m)來提供，回授訊號FB(n+m)由第(n+m)級移位暫存單元SR(n+m)所產生之閘極驅動訊號GS(n+m)來提供。其中(n+m)和(n-m)為小於N之正整數，M值大小為2的m次方，亦即M=2m 。
第5圖為當m=1時本發明液晶顯示裝置300之簡化方塊示意圖，而第6圖為當m=2時本發明液晶顯示裝置300之簡化方塊示意圖。在第5圖之實施例(m=1)中，第一級移位暫存單元SR(1)依據起始脈衝訊號VST1產生第一級閘極驅動訊號GS(1)，而第二級至第N級移位暫存單元中之一第n級移位暫存單元SR(n)則依據前一級移位暫存單元SR(n-1)所產生之輸入訊號ST(n-1)和下一級移位暫存單元SR(n+1)所產生之回授訊號FB(n+1)來產生第n級閘極驅動訊號GS(n)。在第6圖之實施例(m=2)中，第一級移位暫存單元SR(1)依據起始脈衝訊號VST/VST1產生第一級閘極驅動訊號GS(1)，第二級移位暫存單元SR(2)依據起始脈衝訊號VST/VST2產生第二級閘極驅動訊號GS(2)，而第三級至第N級移位暫存單元中一第n級移位暫存單元SR(n)則依據前兩級移位暫存單元之輸出訊號和下兩級移位暫存單元所產生之回授訊號來產生第n級閘極驅動訊號GS(n)。
第5圖和第6圖中僅顯示第n級移位暫存單元SR(n)之詳細功能方塊圖，其它級移位暫存單元皆具相同結構。移位暫存單元SR(n)包含一第一下拉電路、一第二下拉電路、一第三下拉電路、一提升驅動電路，以及一提升電路。移位暫存單元SR(n)之輸入端耦接於一前級移位暫存單元SR(n-m)，而移位暫存單元SR(n)之輸出端OUT(n)則耦接於一下級移位暫存單元SR(n+m)。第一下拉電路依據低頻時脈訊號CL1來運作，第二下拉電路依據低頻時脈訊號CL2來運作，第三下拉電路30依據下級移位暫存單元SR(n+m)產生之閘極驅動訊號GS(n+m)來運作，提升驅動電路依據前級移位暫存單元SR(n-m)傳來之訊號來運作，而提升電路則依據M組高頻時脈訊號CH1～CHM中之一相對應之高頻時脈訊號來運作。例如第n級至第(n+3)級移位暫存單元SR(n)～SR(n+3)之提升電路係分別依據高頻時脈訊號CH1～CH4來運作。
請參考第7圖，第7圖為本發明第一實施例中第n級移位暫存單元SR(n)之示意圖。第一實施例之移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、一第一下拉電路11、一第二下拉電路21、一第三下拉電路31、一提升驅動電路41，以及一提升電路51。提升驅動電路41包含一電晶體開關TI，其閘極和汲極皆耦接於輸入端IN(n)以接收前級移位暫存單元SR(n-m)傳來之閘極驅動訊號GS(n-m)，而源極耦接於端點Q(n)，因此能依據閘極驅動訊號GS(n-m)來控制之輸入端IN(n)和端點Q(n)之間的訊號導通路徑。提升電路51包含一電晶體開關T2，其閘極耦接於端點Q(n)，汲極耦接於時脈產生器220以接收高頻時脈訊號CH1～CHM其中之一(例如CH1)，而源極耦接於輸出端OUT(n)，因此能依據端點Q(n)之電位來控制時脈訊號CH1和輸出端OUT(n)之間的訊號導通路徑。
第一下拉電路11包含電晶體開關T3～T6：電晶體開關T3之閘極耦接於端點K(n)，汲極耦接於端點Q(n)，而源極耦接於輸出端OUT(n)；電晶體開關T4之閘極耦接於端點K(n)，汲極耦接於輸出端OUT(n)，而源極耦接於一提供負電位操作電壓之電壓源VSS；電晶體開關T5之閘極和汲極耦接於時脈產生器220以接收低頻時脈訊號CL1，而源極耦接於端點K(n)；電晶體開關T6之閘極耦接於端點Q(n)，汲極耦接於端點K(n)，而源極耦接於電壓源VSS。第一下拉電路11之電晶體開關T5依據低頻時脈訊號CL1來控制端點K(n)之電位，當端點K(n)具高電位時，端點Q(n)會透過導通之電晶體開關T3電性連接至輸出端OUT(n)，而輸出端OUT(n)再透過導通之電晶體開關T4電性連接至電壓源VSS。
第二下拉電路21包含電晶體開關T7～T10：電晶體開關T7之閘極耦接於端點P(n)，汲極耦接於端點Q(n)，而源極耦接於輸出端OUT(n)；電晶體開關T8之閘極耦接於端點P(n)，汲極耦接於輸出端OUT(n)，而源極耦接於電壓源VSS；電晶體開關T9之閘極和汲極耦接於時脈產生器220以接收低頻時脈訊號CL2，而源極耦接於端點P(n)；電晶體開關T10之閘極耦接於端點Q(n)，汲極耦接於端點P(n)，而源極耦接於電壓源VSS，第二下拉電路21之電晶體開關T9依據低頻時脈訊號CL2來控制端點P(n)之電位，當端點P(n)具高電位時，端點Q(n)會透過導通之電晶體開關T7電性連接至輸出端OUT(n)，而輸出端OUT(n)再透過導通之電晶體開關T8電性連接至電壓源VSS。
第三下拉電路31包含電晶體開關T11和T12：電晶體開關T11之閘極耦接於下級移位暫存單元SR(n+m)之輸出端OUT(n+m)以接收回授訊號FB(n)，汲極耦接於端點Q(n)，而源極耦接於電壓源VSS；電晶體開關T12之閘極耦接於下級移位暫存單元SR(n+m)之輸入端IN(n+m)以接收回授訊號FB(n)，汲極耦接於輸出端OUT(n)，而源極耦接於電壓源VSS。第三下拉電路31由下級移位暫存單元SR(n+m)產生之閘極驅動訊號GS(n+m)來做為回授訊號FB(n)，當GS(n+m)具高電位時，第n級移位暫存單元SR(n)之輸出端OUT(n)和端點Q(n)皆會被拉至低電位。當m=1時，回授訊號FB(n)為移位暫存單元SR(n+1)所產生之閘極驅動訊號GS(n+1)；當m=2時，回授訊號FB(n)為移位暫存單元SR(n+2)所產生之閘極驅動訊號GS(n+2)，依此類推。
請參考第8圖，第8圖為本發明第二實施例中第n級移位暫存單元SR(n)之示意圖。第二實施例之移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、第一下拉電路11、第二下拉電路21、一第三下拉電路31、一提升驅動電路42，以及提升電路51。本發明第二實施例和第一實施例結構類似，不同之處在於本發明第二實施例之提升驅動電路42包含電晶體開關T1和T13。電晶體開關T1之閘極耦接於電晶體開關T13之汲極，汲極耦接於輸入端IN(n)以接收閘極驅動訊號GS(n-m)，而源極耦接於端點Q(n)；電晶體開關T13之閘極耦接於時脈產生器220以接收移位暫存單元SR(n-m)所使用之高頻時脈訊號CHn，而源極耦接於前級移位暫存單元SR(n-m)之端點Q(n-m)。電晶體開關T13可維持電晶體開關T1之閘極電位，以減少電晶體開關T1的漏電路徑。當m=1時，電晶體開關T13之閘極耦接於時脈產生器220以接收移位暫存單元SR(n-1)所使用之高頻時脈訊號(例如CH4)，而源極耦接於移位暫存單元SR(n-1)之端點Q(n-1)；當m=2時，電晶體開關T13之閘極耦接於時脈產生器220以接收移位暫存單元SR(n-2)所使用之高頻時脈訊號(例如CH3)，而源極耦接於移位暫存單元SR(n-2)之端點Q(n-2)，依此類推。
請參考第9圖，第9圖為本發明第三實施例中第n級移位暫存單元SR(n)之示意圖。第三實施例之移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、一第一下拉電路13、一第二下拉電路23、一第三下拉電路31、提升驅動電路41，以及一提升電路53。本發明第三實施例和第一實施例結構類似，不同之處在於第一下拉電路13、第二下拉電路23和提升電路53之結構。本發明第三實施例之提升電路53包含電晶體開關T2和T14。電晶體開關T2之閘極耦接於端點Q(n)，汲極耦接於時脈產生器220以接收高頻時脈訊號CH1～CHM其中之一(例如CH1)，而源極耦接於輸出端OUT(n)，因此能依據端點Q(n)之電位來控制時脈訊號CH1和輸出端OUT(n)之間的訊號導通路徑。電晶體開關T14用來做為一载波緩衝器(carrier buffer)，其閘極耦接於端點Q(n)，汲極耦接於時脈產生器220以接收高頻時脈訊號CH1～CHM其中之一(例如CH1)，而源極耦接於端點H(n)，因此能依據端點Q(n)之電位來控制時脈訊號CH1和端點H(n)之間的訊號導通路徑。本發明第一實施例將同一閘極驅動訊號GS(n)傳至閘極線GL(n)和下級移位暫存單元SR(n+m)，本發明第三實施例則透過電晶體開關T14另產生對應於閘極驅動訊號GS(n)之輸入訊號ST(n+m)，並將閘極驅動訊號GS(n)和輸入訊號ST(n+m)分別傳至閘極線GL(n)和下級移位暫存單元SR(n+m)。換而言之，本發明第三實施例之提升驅動電路41係依據前級移位暫存單元SR(n-m)於其端點H(n-m)所產生之訊號ST(n-m)來運作。同時，第一下拉電路13另包含一電晶體開關T15，而第二下拉電路23另包含一電晶體開關T16，可分別依據端點K(n)和P(n)的電位來維持端點H(n)的準位。
請參考第10圖，第10圖為本發明第四實施例中第n級移位暫存單元SR(n)之示意圖。第四實施例之移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、第一下拉電路13、第二下拉電路23、第三下拉電路31、提升驅動電路42，以及提升電路53。本發明第四實施例和第三實施例結構類似，不同之處在於本發明第四實施例之提升驅動電路42包含電晶體開關T1和T13。電晶體開關T1之閘極耦接於電晶體開關T13之汲極，汲極耦接於輸入端IN(n)以接收訊號ST(n-m)，而源極耦接於端點Q(n)，因此能依據前級移位暫存單元SR(n-m)於其端點H(n-m)所產生之訊號ST(n-m)來運作；電晶體開關T13之閘極耦接於時脈產生器220以接收移位暫存單元SR(n-m)所使用之高頻時脈訊號CHn，而源極耦接於前級移位暫存單元SR(n-m)之端點Q(n-m)。電晶體開關T13可維持電晶體開關T1之閘極電位，以減少電晶體開關T1的漏電路徑。當m=1時，電晶體開關T13之閘極耦接於時脈產生器220以接收移位暫存單元SR(n-1)所使用之高頻時脈訊號(例如CH4)，而源極耦接於移位暫存單元SR(n-1)之端點Q(n-1)；當m=2時，電晶體開關T13之閘極耦接於時脈產生器220以接收移位暫存單元SR(n-2)所使用之高頻時脈訊號(例如CH3)，而源極耦接於移位暫存單元SR(n-2)之端點Q(n-2)，依此類推。
請參考第11圖，第11圖為本發明第一至第四實施例之液晶顯示裝置300運作時之時序圖。第5圖中所示之實施例可使用低頻時脈訊號CL1、CL2，高頻時脈訊號CH1、CH2和起始脈衝訊號VST來驅動移位暫存器210，而第6圖中所示之實施例可使用低頻時脈訊號CL1、CL2，高頻時脈訊號CH1～CH4和起始脈衝訊號VST/VST1/VST2來驅動移位暫存器210，其中移位暫存單元SR(1)和SR(2)可分別由起始脈衝訊號VST1和VST2來致能，或是皆由起始脈衝訊號VST來致能。高頻時脈訊號CH1～CH4和起始脈衝訊號VST1、VST2的寬度相等，但彼此之間存在著相位差。起始脈衝訊號VST之寬度則是起始脈衝訊號VST1/VST2寬度的兩倍。每一時脈訊號皆以特定頻率在一高電位Vgh和一低電位Vgl之間切換，其中低頻時脈訊號CL1和CL2之頻率遠低於高頻時脈訊號CH1～CH4之頻率(例如低頻時脈訊號CL1和CL2之脈波寬度可為起始脈衝訊號VST1/VST2脈波寬度的100倍左右)，且在同一時間低頻時脈訊號CL1和CL2彼此反向。OUT(n)、Q(n)、K(n)和P(n)分別代表第n級移位暫存單元SR(n)之輸出端和端點Q(n)、K(n)、P(n)所提供的訊號波形，在說明書後續內容中將會有詳細描述。
本發明使用高頻時脈訊號CH1、兩組低頻時脈訊號CL1、CL2和起始脈衝訊號VST來驅動第一至第四實施例中之移位暫存單元SR(n)。低頻時脈訊號CL1和CL2彼此相位相反，當低頻時脈訊號CL1具高電位時，下拉動作主要由第一下拉電路11或13來負責；當低頻時脈訊號CL2具高電位時，下拉動作主要由第二下拉電路21或23來負責。對第n級移位暫存單元SR(n)來說，在時間點t1之前，低頻時脈訊號CL1維持在高電位，低頻時脈訊號CL2維持在低電位，此時由第一下拉電路11或13負責下拉運作。在時間點t1時，低頻時脈訊號CL1由高電位切換至低電位，低頻時脈訊號CL2由低電位切換至高電位，此時端點P(n)會透過導通之電晶體開關T9被拉至高電位，進而導通電晶體開關T7和T8以將端點Q(n)和輸出端OUT(n)維持在低電位。此時下拉動作主要由第二下拉電路21或23來負責，在此段期間電晶體開關T5呈關閉，但端點K(n)仍然維持在高電位，因此第一下拉電路11或13仍會負責部份下拉運作。在時間點t2時，輸入訊號IN(n)(在第一至第四實施例中，IN(n)=GS(n-m))由低電位切換至高電位，此時端點Q(n)會被拉至高電位，進而導通電晶體開關T2、T6和T10，因此端點K(n)會透過導通之電晶體開關T6被拉至低電位，端點P(n)會透過導通之電晶體開關T10被拉至低電位，而閘極驅動訊號GS(n)則會因為畫素內電晶體開關的穿透效應被拉低至低電位Vgl。在時間點t3時，第n級移位暫存單元SR(n)開始執行上拉運作，高頻時脈訊號CH1由低電位切換至高電位，並透過導通之電晶體開關T2傳至輸出端OUT(n)，以提供閘極驅動訊號GS(n)至閘極線GL(n)和下級移位暫存單元SR(n+m)。在時間點t4時，第n級移位暫存單元SR(n)完成上拉運作，高頻時脈訊號CH1由高電位切換至低電位，輸出端OUT(n)亦會隨之降至低電位，電晶體開關T7和T8再度被開啟，此時由第二下拉電路21繼續執行下拉運作，以將端點Q(n)和輸出端OUT(n)維持在低電位VSS，此時端點K(n)和端點P(n)之準位高低分別由低頻時脈訊號CL1和低頻時脈訊號CL2來決定。本發明第一至第四實施例使用不同相位之複數組高頻時脈訊號和兩組低頻時脈訊號來驅動移位暫存器，可增加電晶體開關的壽命和準確度。
請參考第12圖，第12圖為本發明第五實施例中第n級移位暫存單元SR(n)之示意圖。第五實施例之移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、第一下拉電路11、第二下拉電路21、一快速下拉電路35、提升驅動電路41，以及提升電路51。本發明第五實施例和第一實施例結構類似，不同之處在於本發明第五實施例包含快速下拉電路35。本發明第五實施例之快速下拉電路35包含電晶體開關T11和T12：電晶體開關T11之閘極耦接於下級移位暫存單元SR(n+s)之輸出端OUT(n+s)以接收回授訊號FB(n)，汲極耦接於端點Q(n)，而源極耦接於電壓源VSS；電晶體開關T12之閘極耦接於電晶體開關T11之閘極，汲極耦接於電晶體開關T2之汲極，而源極耦接於電晶體開關T2之源極。在說明書後續內容中將會詳細描述本發明第五實施例之液晶顯示裝置300的運作情形。
請參考第13圖，第13圖為本發明第六實施例中第n級移位暫存單元SR(n)之示意圖。第六實施例之移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、第一下拉電路11、第二下拉電路21、快速下拉電路35、提升驅動電路42，以及提升電路51。本發明第六實施例和第二實施例結構類似，不同之處在於本發明第六實施例包含快速下拉電路35。本發明第六實施例之快速下拉電路35包含電晶體開關T11和T12：電晶體開關T11之閘極耦接於下級移位暫存單元SR(n+s)之輸出端OUT(n+s)以接收回授訊號FB(n)，汲極耦接於端點Q(n)，而源極耦接於電壓源VSS；電晶體開關T12之閘極耦接於電晶體開關T11之閘極，汲極耦接於電晶體開關T2之汲極，而源極耦接於電晶體開關T2之源極。在說明書後續內容中將會詳細描述本發明第六實施例之液晶顯示裝置300的運作情形。
請參考第14圖，第14圖為本發明第七實施例中第n級移位暫存單元SR(n)之示意圖。第七實施例之移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、第一下拉電路13、第二下拉電路23、快速下拉電路35、提升驅動電路41，以及提升電路53。本發明第七實施例和第三實施例結構類似，不同之處在於本發明第七實施例包含快速下拉電路35。本發明第七實施例之快速下拉電路35包含電晶體開關T11和T12：電晶體開關T11之閘極耦接於下級移位暫存單元SR(n+s)之輸出端OUT(n+s)以接收回授訊號FB(n)，汲極耦接於端點Q(n)，而源極耦接於電壓源VSS；電晶體開關T12之閘極耦接於電晶體開關T11之閘極，汲極耦接於電晶體開關T2之汲極，而源極耦接於電晶體開關T2之源極。在說明書後續內容中將會詳細描述本發明第七實施例之液晶顯示裝置300的運作情形。
請參考第15圖，第15圖為本發明第八實施例中第n級移位暫存單元SR(n)之示意圖。第八實施例之移位暫存單元SR(n)包含一輸入端IN(n)、一輸出端OUT(n)、第一下拉電路13、第二下拉電路23、快速下拉電路35、提升驅動電路41，以及提升電路53。本發明第八實施例和第四實施例結構類似，不同之處在於本發明第八實施例包含快速下拉電路35。本發明第八實施例之快速下拉電路35包含電晶體開關T11和T12：電晶體開關T11之閘極耦接於下級移位暫存單元SR(n+s)之輸出端OUT(n+s)以接收回授訊號FB(n)，汲極耦接於端點Q(n)，而源極耦接於電壓源VSS；電晶體開關T12之閘極耦接於電晶體開關T11之閘極，汲極耦接於電晶體開關T2之汲極，而源極耦接於電晶體開關T2之源極。
當m=1和s=1時，第16圖為本發明第五至第八實施例之液晶顯示裝置300運作時之時序圖。第16圖中所示之實施例使用低頻時脈訊號CL1、CL2，高頻時脈訊號CH1～CH4和起始脈衝訊號VST1來驅動移位暫存器210。高頻時脈訊號CH1～CH4和起始脈衝訊號VST1的寬度相等，但彼此之間存在著相位差。每一時脈訊號皆以特定頻率在一高電位Vgh和一低電位Vgl之間切換，其中低頻時脈訊號CL1和CL2之頻率遠低於高頻時脈訊號CH1～CH4之頻率，且在同一時間低頻時脈訊號CL1和CL2彼此反向。本發明第五至第八實施例之液晶顯示裝置300依據前一級閘極驅動訊號GS(n-1)來產生此級閘極驅動訊號GS(n)，並依據下一級閘極驅動訊號GS(n+1)來補償穿透效應。在下級移位暫存單元SR(n+1)之驅動週期內，快速下拉電路35利用電晶體開關T12將閘極驅動訊號GS(n)拉低至低電位Vgl，因此能補償在前級移位暫存單元SR(n-1)之驅動週期內對畫素內之資料電壓所造成電容耦合效應。
當m=1和s=2時，第17圖為本發明第五至第八實施例之液晶顯示裝置300運作時之時序圖。在第17圖中所示之時序圖中，本發明第五至第八實施例之液晶顯示裝置300依據前一級閘極驅動訊號GS(n-1)來產生此級閘極驅動訊號GS(n)，並依據下兩級閘極驅動訊號GS(n+2)來補償穿透效應。在下兩級移位暫存單元SR(n+2)之驅動週期內，快速下拉電路35利用電晶體開關T12將閘極驅動訊號GS(n)拉低至低電位Vgl，因此能補償在前級移位暫存單元SR(n-1)之驅動週期內對畫素內之資料電壓所造成電容耦合效應。
當m=2和s=2時，第18圖為本發明第五至第八實施例之液晶顯示裝置300運作時之時序圖。在第18圖中所示之時序圖中，本發明第五至第八實施例之液晶顯示裝置300依據前兩級閘極驅動訊號GS(n-2)來產生此級閘極驅動訊號GS(n)，並依據下兩級閘極驅動訊號GS(n+2)來補償穿透效應。在下兩級移位暫存單元SR(n+2)之驅動週期內，快速下拉電路35利用電晶體開關T12將閘極驅動訊號GS(n)拉低至低電位Vgl，因此能補償在前兩級移位暫存單元SR(n-2)之驅動週期內對畫素內之資料電壓所造成電容耦合效應。
在前述實施例中，電晶體開關T1～T14可包含薄膜電晶體(thin film transistor,TFT)開關，或其它具類似功能之元件。前述m和n之特定值僅為了說明本發明補償穿透效應的實施例，並不限定本發明之範疇。
本發明使用不同相位之複數組高頻時脈訊號和兩組低頻時脈訊號來驅動移位暫存器，可增加電晶體開關的壽命和準確度，因此能提供液晶顯示器低耗能和高可靠度之GOA驅動電路。同時，本發明亦可利用快速下拉電路之電晶體開關T12，在下級移位暫存單元SR(n+s)之驅動週期內將閘極驅動訊號GS(n)拉低至低電位Vgl，因此能補償在前級移位暫存單元SR(n-m)之驅動週期內對畫素之資料電壓所造成電容耦合效應。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
110、210．．．移位暫存器
120、220．．．時脈產生器
130、230．．．電源供應器
36．．．維持電路
VSS、VDD．．．電壓源
T1～T16．．．電晶體開關
100、300．．．液晶顯示裝置
41、42、46、48．．．提升驅動電路
51、53、56、58．．．提升電路
IN(n)、IN(1)～IN(N)．．．輸入端
OUT(n)、OUT(1)～OUT(N)．．．輸出端
K(n)、Q(n)、P(n)、H(n)．．．端點
CH1～CHM、CL1、CL2．．．時脈訊號
FB(1)～FB(N)．．．回授訊號
VST、VST1、VST2．．．起始脈衝訊號
ST(1)～ST(N-1)、ST(n-2)～ST(n+1)．．．輸入訊號
GS(n+m)、GS(n-1)、GS(n+1)、GS(1)～GS(N)．．．閘極驅動訊號
GL(n)、GL(1)～GL(N)．．．閘極線
SR(1)～SR(N)、SR(n)、SR(n-m)、SR(n+m)、SR(n-1)、SR(n+1)．．．移位暫存單元
GS(1)～GS(N)、GS(N)、GS(n-m)、13、16、18、21、23、26、28、31、35、38．．．下拉電路
第1圖為先前技術中一液晶顯示裝置之簡化功能方塊圖。
第2圖為先前技術中一移位暫存器之示意圖。
第3圖為另一先前技術中一移位暫存器之示意圖。
第4圖為先前技術之移位暫存器在運作時之時序圖。
第5圖和第6圖為本發明中液晶顯示裝置之簡化功能方塊圖。
第7圖為本發明第一實施例中一第n級移位暫存單元之示意圖。
第8圖為本發明第二實施例中一第n級移位暫存單元之示意圖。
第9圖為本發明第三實施例中一第n級移位暫存單元之示意圖。
第10圖為本發明第四實施例中一第n級移位暫存單元之示意圖。
第11圖為本發明第一至第四實施例之液晶顯示裝置在運作時之時序圖。
第12圖為本發明第五實施例中一第n級移位暫存單元之示意圖。
第13圖為本發明第六實施例中一第n級移位暫存單元之示意圖。
第14圖為本發明第七實施例中一第n級移位暫存單元之示意圖。
第15圖為本發明第八實施例中一第n級移位暫存單元之示意圖。
第16～18圖為本發明第五至第八實施例之液晶顯示裝置在運作時之時序圖。
210．．．移位暫存器
220．．．時脈產生器
230．．．電源供應器
300．．．液晶顯示裝置
VST1．．．起始脈衝訊號
VSS、VDD．．．電壓源
GS(1)～GS(N)、GS(n)．．．閘極驅動訊號
CH1、CH2、CL1、CL2．．．時脈訊號
ST(1)、ST(n-1)、ST(N-1)．．．輸入訊號
OUT(n)、OUT(1)～OUT(N)．．．輸出端
GL(n)、GL(1)～GL(N)．．．閘極線
SR(1)～SR(N)、SR(n)．．．移位暫存單元
FB(2)、FB(n)、FB(n+1)、FB(N)．．．回授訊號

Claims (30)

  1. 一種移位暫存器，包含複數級串接之移位暫存單元，其中該複數級移位暫存單元中一第N級移位暫存單元包含：一輸入端，用來接收一輸入電壓；一輸出端，用來輸出一輸出電壓；一第一節點；一提升驅動電路(pull-up driving circuit)，用來將該輸入電壓傳至該第一節點；一提升電路(pull-up circuit)，用來依據一第一時脈訊號和該輸入電壓來提供該輸出電壓；一第一下拉電路(pull-down circuit)，用來依據一第二時脈訊號來提供一第一電壓至該第一節點或該輸出端，該第一下拉電路包含：一第一開關，其包含：一第一端，耦接於該第一節點；一第二端，耦接於該輸出端；及一控制端；一第二開關，其包含：一第一端，耦接於該輸出端；一第二端，用來接收該第一電壓；及一控制端，耦接於該第一開關之控制端； 一第三開關，其包含：一第一端，耦接於該第一開關之控制端；一第二端，用來接收該第一電壓；及一控制端，耦接於該第一節點；及一第四開關，其包含：一第一端，用來接收該第二時脈訊號；一第二端，耦接於該第一開關之控制端；及一控制端，耦接於該第四開關之第一端；一第二下拉電路，用來依據一第三時脈訊號來提供一第二電壓至該第一節點或該輸出端，其中該第一時脈訊號之頻率遠高於該第二或第三時脈訊號之頻率，該第二下拉電路包含：一第六開關，其包含：一第一端，耦接於該第一節點；一第二端，耦接於該輸出端；及一控制端；一第七開關，其包含：一第一端，耦接於該輸出端；一第二端，用來接收該第二電壓；及一控制端，耦接於該第六開關之控制端；一第八開關，其包含：一第一端，耦接於該第六開關之控制端；一第二端，用來接收該第二電壓；及 一控制端，耦接於該第一節點；及一第九開關，其包含：一第一端，用來接收該第三時脈訊號；一第二端，耦接於該第六開關之控制端；及一控制端，耦接於該第九開關之第一端；及一第三下拉電路，用來依據一回授電壓來提供一第三電壓至該第一節點或該輸出端。
  2. 如請求項1所述之移位暫存器，其中：該第N級移位暫存單元另包含：一第二節點；及一緩衝電路，用來依據該第一時脈訊號和該輸入電壓，於該第二節點提供一起始脈波訊號；且該第一下拉電路另包含一第五開關，該第五開關包含：一第一端，耦接於該第二節點；一第二端，用來接收該第一電壓；及一控制端，耦接於該第一開關之控制端。
  3. 如請求項2所述之移位暫存器，其中：該第二下拉電路另包含一第十開關，該第十開關包含：一第一端，耦接於該第二節點；一第二端，用來接收該第二電壓；及一控制端，耦接於該第六開關之控制端。
  4. 如請求項3所述之移位暫存器，其中每一開關係包含一薄膜電晶體開關(thin film transistor,TFT)。
  5. 如請求項1所述之移位暫存器，其中該第三下拉電路包含：一第十一開關，其包含：一第一端，耦接於該第一節點；一第二端，用來接收該第三電壓；及一控制端，用來接收該回授電壓；及一第十二開關，其包含：一第一端，耦接於該輸出端；一第二端，用來接收該第三電壓；及一控制端，耦接於該第十一開關之控制端。
  6. 如請求項5所述之移位暫存器，其中每一開關係包含一薄膜電晶體開關。
  7. 如請求項1所述之移位暫存器，其中該提升電路包含：一第十三開關，其包含：一第一端，用來接收該第一時脈訊號；一第二端，耦接於該輸出端；及一控制端，耦接於該第一節點。
  8. 如請求項7所述之移位暫存器，其中該第十三開關係包含一薄膜電晶體開關。
  9. 如請求項1所述之移位暫存器，其中該提升驅動電路包含：一第十四開關，其包含：一第一端，用來接收該輸入電壓；一第二端，耦接於該第一節點；及一控制端，耦接於該第十四開關之第一端。
  10. 如請求項9所述之移位暫存器，其中該第十四開關係包含一薄膜電晶體開關。
  11. 如請求項1所述之移位暫存器，其中該提升驅動電路包含：一第十四開關，其包含：一第一端，用來接收該輸入電壓；一第二端，耦接於該第一節點；及一控制端；及一第十五開關，其包含：一第一端，耦接於一前級移位暫存單元；一第二端，耦接於該第十四開關之控制端；及 一控制端，用來接收一第四時脈訊號，其中該第四脈訊號之頻率遠高於該第二或第三時脈訊號之頻率。
  12. 如請求項11所述之移位暫存器，其中該第十四和十五開關係包含薄膜電晶體開關。
  13. 如請求項1所述之移位暫存器，其中該第N級移位暫存單元另包含：一第二節點；及一緩衝電路，用來依據該第一時脈訊號和該輸入電壓，於該第二節點提供一起始脈波訊號。
  14. 如請求項13所述之移位暫存器，其中該緩衝電路包含：一第十六開關，包含：一第一端，用來接收該第一時脈訊號；一第二端，耦接於該第二節點；及一控制端，耦接於該第一節點。
  15. 如請求項14所述之移位暫存器，其中該第十六開關係包含薄膜電晶體開關。
  16. 如請求項13所述之移位暫存器，其中該輸入電壓係為該 複數級移位暫存單元中另一級移位暫存單元所產生之起始脈波訊號。
  17. 如請求項1所述之移位暫存器，其中該輸入電壓係為該複數級移位暫存單元中一第(N-1)級移位暫存單元所產生之輸出電壓，且該回授電壓係為該複數級移位暫存單元中一第(N+1)級移位暫存單元所產生之輸出電壓。
  18. 如請求項17所述之移位暫存器，其中該第(N+1)級移位暫存單元包含：一輸入端，用來接收該輸出電壓；一輸出端，用來輸出該第(N+1)級移位暫存單元所產生之輸出電壓；及一提升電路，用來依據一第四時脈訊號來運作，其中該第一時脈訊號和該第四時脈訊號具相異相位，且該第四時脈訊號之頻率遠高於該第二或第三時脈訊號之頻率。
  19. 如請求項1所述之移位暫存器，其中該輸入電壓係為該複數級移位暫存單元中一第(N-2)級移位暫存單元所產生之輸出電壓，且該回授電壓係為該複數級移位暫存單元中一第(N+2)級移位暫存單元所產生之輸出電壓。
  20. 如請求項19所述之移位暫存器，其中：該複數級移位暫存單元中一第(N+1)級移位暫存單元包含：一第(N+1)級輸入端，用來接收該複數級移位暫存單元中一第(N-1)級移位暫存單元所產生之一第(N-1)級輸出電壓；一第(N+1)級輸出端，用來提供一第(N+1)級輸出電壓；及一第(N+1)級提升電路，用來依據一第四時脈訊號和該第(N-1)級輸出電壓提供該第(N+1)級輸出電壓；該第(N+2)級移位暫存單元包含：一第(N+2)級輸入端，用來接收該輸出電壓；一第(N+2)級輸出端，用來輸出該第(N+2)級輸出電壓；及一第(N+2)級提升電路，用來依據一第五時脈訊號和該輸出電壓提供該第(N+2)級輸出電壓；且該複數級移位暫存單元中一第(N+3)級移位暫存單元包含：一第(N+3)級輸入端，用來接收該第(N+1)級輸出電壓；一第(N+3)級輸出端，用來輸出一第(N+3)級輸出電壓；及 一第(N+3)級提升電路，用來依據一第六時脈訊號和該第(N+1)級輸出電壓提供該第(N+3)級輸出電壓；其中該第一、第四、第五和第六時脈訊號具相異相位，且該第一、第四、第五和第六時脈訊號之頻率遠高於該第二或第三時脈訊號之頻率。
  21. 如請求項1所述之移位暫存器，其中該第一、第二和第三電壓實質上具相等電位。
  22. 如請求項1所述之移位暫存器，其中該第二和第三時脈訊號具相同週期。
  23. 如請求項1所述之移位暫存器，其中該第二和第三時脈訊號具相反相位。
  24. 如請求項1所述之移位暫存器，其中該第二和第三時脈訊號在同一時間點僅有一時脈訊號具低電壓準位。
  25. 如請求項1所述之移位暫存器，其中該第三下拉電路包含：一第十一開關，其包含：一第一端，耦接於該第一節點； 一第二端，用來接收該第三電壓；及一控制端，用來接收該回授電壓；及一第十二開關，其包含：一第一端，耦接於該輸出端；一第二端，用來接收該第一時脈訊號；及一控制端，耦接於該第十一開關之控制端。
  26. 一種移位暫存器，包含複數級串接之移位暫存單元，其中該複數級移位暫存單元中一第N級移位暫存單元包含：一輸入端，用來接收一輸入電壓；一輸出端，用來輸出一輸出電壓；一節點；一提升驅動電路，用來將該輸入電壓傳至該節點；一提升電路，用來依據一第一時脈訊號和該輸入電壓來提供該輸出電壓，使得該輸出電壓在該第N級移位暫存單元之驅動週期內具一第一電位，其中該第一時脈訊號係以一預定頻率在該第一電位和一第二電位之間切換，且該第一電位高於該第二電位；一下拉電路，用來在該第N級移位暫存單元之驅動週期外的其它時間內將該輸出電壓維持在一第三電位，其中該第三電位高於該第二電位；及一快速下拉電路，用來依據一回授電壓來維持該節點或 該輸出端之電位，使得該輸出電壓在該複數級移位暫存單元中一第(N+1)級移位暫存單元之驅動週期內具該第二電位。
  27. 如請求項26所述之移位暫存器，其中該下拉電路另依據一第二時脈訊號和一第三時脈訊號來維持在該節點之電位，其中該第一時脈訊號之頻率遠高於該第二或第三時脈訊號之頻率。
  28. 如請求項26所述之移位暫存器，其中該快速下拉電路包含：一第一開關，其包含：一第一端，耦接於該節點；一第二端，用來接收具該第三電位之電壓；及一控制端，用來接收該回授電壓；及一第二開關，其包含：一第一端，耦接於該輸出端；一第二端，用來接收該第一時脈訊號；及一控制端，耦接於該第一開關之控制端。
  29. 如請求項28所述之移位暫存器，其中每一開關係包含一薄膜電晶體開關。
  30. 一種移位暫存器，包含複數級串接之移位暫存單元，其中該複數級移位暫存單元中一第N級移位暫存單元包含：一輸入端，用來接收一輸入電壓；一輸出端，用來輸出一輸出電壓；一節點；一提升驅動電路，用來將該輸入電壓傳至該節點；一提升電路，用來依據一第一時脈訊號和該輸入電壓來提供該輸出電壓，使得該輸出電壓在該第N-1級移位暫存單元之驅動週期內具一第二電位，在該第N級移位暫存單元之驅動週期內具一第一電位，在該第N+1級移位暫存單元之驅動週期內具一第二電位，其中該第一時脈訊號係以一預定頻率在該第一電位和一第二電位之間切換，且該第一電位高於該第二電位；一下拉電路，用來在該第N級移位暫存單元之驅動週期外的其它時間內將該輸出電壓維持在一第三電位，其中該第三電位高於該第二電位。
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