WO2017020472A1 - 移位寄存器的输出控制单元、移位寄存器及其驱动方法以及栅极驱动装置 - Google Patents

移位寄存器的输出控制单元、移位寄存器及其驱动方法以及栅极驱动装置 Download PDF

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Abstract

公开了一种移位寄存器的输出控制单元、移位控制器及其驱动方法以及栅极驱动装置。该输出控制单元包含N个上拉单元（310-1，310-2，310-N-1，310-N）、N个下拉单元（320-1，320-2，320-N-1，320-N）和N个信号输出端（OUTPUT-1，OUTPUT-2，OUTPUT-N-1，OUTPUT-N），其中第n个上拉单元（310-n）连接上拉节点（PU）、高压电源（VGH）和第n时钟信号输入端（CLK-n）和第n下拉单元（320-n），第n下拉单元（320-n）连接下拉节点（PD）和低电压源（VGL），第n上拉单元（310-n）和第n下拉单元（320-n）的连接点还连接第n信号输出端（OUTPUT-n）；该输出控制单元配置为在上拉节点（PU）的电压的控制下将来自N个时钟信号输入端（CLK-1，CLK-2，CLK-N-1，CLK-N）的时钟信号分别提供给N个信号输出端（OUTPUT-1，OUTPUT-2，OUTPUT-N-1，OUTPUT-N）和在下拉节点（PD）提供的信号的控制下将N个信号输出端（OUTPUT-1，OUTPUT-2，OUTPUT-N-1，OUTPUT-N）的输出信号的电平拉低；其中N为整数，并且2≤N≤4，1≤n≤N。该输出控制单元及其驱动方法可以驱动多行栅线，同时保证各输出之间没有干扰。

Description

移位寄存器的输出控制单元、移位寄存器及其驱动方法以及栅极驱动装置 技术领域

本公开涉及一种移位寄存器的输出控制单元、移位寄存器及其驱动方法以及栅极驱动装置。

背景技术

薄膜晶体管液晶显示器(TFT-LCD)广泛应用于生产生活的各个领域，在进行显示时，TFT-LCD通过驱动电路来驱动显示面板中的各个像素进行显示。TFT-LCD的驱动电路主要包含栅极驱动电路和数据驱动电路。其中，数据驱动电路用于依据时钟信号定时将输入的数据顺序锁存并将锁存的数据转换成模拟信号后输入到显示面板的数据线。栅极驱动电路通常用移位寄存器来实现，所述移位寄存器将时钟信号转换成开启/断开电压，分别输出到显示面板的各条栅线上。显示面板上的一条栅线通常与一个移位寄存器(即移位寄存器的一级)对接。通过使得各个移位寄存器依序轮流输出开启电压，实现对显示面板中像素的逐行扫描。像素的这种逐行扫描按照扫描方向可分为单向扫描和双向扫描。目前，在移动产品中，考虑到移动产品产能和良率的提升，通常要求能够实现双向扫描。

随着移动产品例如手机，平板电脑等产品越来越轻薄化和精细化，窄边框成为发展的趋势。传统的栅极驱动电路一级电路只能驱动一行栅线，开发出TFT数目更少的电路对于实现超窄边框具有很重要的意义。

另外，针对手机级别的产品的显著的问题是功耗很大。如果手机的电池电量不足，目前常用的措施包括使手机进入低功耗模式。除了关闭网络等常规的手段之外，目前还没有进一步的手段。

发明内容

本公开提供了一种移位寄存器的输出控制单元、移位寄存器及其驱动方法以及栅极驱动装置。可以驱动多行栅线，同时保证各输出之间没有干扰，减少采用的晶体管的数量，降低屏幕功耗。

根据本公开的一个方面，公开了一种移位寄存器的输出控制单元，包含：

N个上拉单元，其中

第n上拉单元连接上拉节点、高电压源、第n时钟信号输入端和第n下拉单元；以及

N个下拉单元，其中

第n下拉单元连接下拉节点和低电压源；以及

N个信号输出端；

第n上拉单元和第n下拉单元的连接点还连接第n信号输出端；

该输出控制单元配置为在上拉节点的电压的控制下将来自N个时钟信号输入端的时钟信号分别提供给N个信号输出端和在下拉节点提供的信号的控制下将N个信号输出端的输出信号的电平拉低；

其中N为整数，并且2≤N≤4，1≤n≤N。

根据本公开的另一方面，公开了一种移位寄存器，包含：

扫描方向选择单元，连接第一电源输入端、第二电源输入端、信号输入端和复位信号端，配置为在第一电源输入端输入的电压的控制下将信号输入端的输入信号或者在第二电源输入端输入的电压的控制下将复位信号端的输入信号提供至上拉节点，所述上拉节点为扫描方向选择单元的输出节点；

复位控制单元，其输入端连接所述上拉节点、复位时钟信号输入端以及低电压源，配置为根据复位时钟信号输入端的信号将所述上拉节点的电平拉低和在下拉节点提供复位控制信号，所述下拉节点为复位控制单元的输出节点；

输出控制单元，连接上拉节点、下拉节点、N个时钟信号输入端、低电压源和高电压源，其中N为整数，并且2≤N≤4；

其中所述输出控制单元是上述的输出控制单元。

根据本公开的又一方面，公开了一种栅极驱动装置，包含多个串联的移位寄存器，每个所述移位寄存器是N＝2时的上述的移位寄存器，其中除最后一个移位寄存器外，其余每个移位寄存器的第二信号输出端均和与其相邻的下一个移位寄存器的信号输入端相连；除第一个移位寄存器外，其余每个移位寄存器的第一信号输出端均和与其相邻的上一个移位寄存器的复位信号端相连；

在正向扫描时，所述第一个移位寄存器的信号输入端输入帧起始信号；在反向扫描时，所述最后一个移位寄存器的复位信号端输入帧起始信号。

根据本公开的再一方面，公开了一种移位寄存器的驱动方法，该移位寄存器包含扫描方向选择单元、复位控制单元和输出控制单元，在一帧期间，该方法包含：

在第一阶段，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端和第二信号输出端都输出低电平信号；

在第二阶段，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端输出高电平信号、第二信号输出端输出低电平信号；

在第三阶段，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端输出低电平信号、第二信号输出端输出高电平信号；

在第四阶段，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端、第二信号输出端都输出低电平信号；

在第四阶段之后，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端、第二信号输出端持续输出低电平信号，直至下一帧到来。

根据本公开的再一方面，公开了另一种移位寄存器的驱动方法，该移位寄存器包含扫描方向选择单元、复位控制单元和输出控制单元，在一帧期间，该方法包含：

在第一阶段和第二阶段，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端和第二信号输出端都输出低电平信号；

在第三阶段和第四阶段，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端、第二信号输出端都输出高电平信号；

在第五阶段，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端、第二信号输出端都输出低电平信号；

在第五阶段之后，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端、第二信号输出端持续输出低电平信号，直至下一帧到来。

附图说明

图1示出了传统的移位寄存器的电路图；

图2中所示的是图1中的移位寄存器在进行正向扫描时各信号的时序图；

图3示出了根据本发明实施例的移位寄存器的输出控制单元的框图；

图4示出了根据本发明实施例的图3的输出控制单元的电路结构图；

图5为将图4的输出控制单元应用于图1的移位寄存器之后的电路图；

图6示出了图5中的移位寄存器在进行正向扫描时各信号的时序图；

图7示出了由根据本发明实施例的多个移位寄存器级联形成的栅极驱动装置的示意图；

图8示出了图7中的栅极驱动装置在进行正向扫描时各信号的时序图；

图9简单示出了图5中的移位寄存器的另一种工作模式下屏幕分辨率的转变；

图10示出了根据本公开实施例的移位寄存器在图9的工作模式下进行正向扫描时各信号的时序图；

图11示出了图7中的栅极驱动装置在图9的工作模式下进行正向扫描时各信号的时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的连接方式可以互换，因此，本发明实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除栅极之外的两极，而将其中一极称为漏极，另一极称为源极。

图1示出了传统的移位寄存器的电路图(以7T2C为例)。如图1所示，该移位寄存器100包含扫描方向选择单元110、复位控制单元120、输出控制单元130。输出控制单元130包含上拉单元131以及下拉单元132。

扫描方向选择单元110包含第一晶体管M1、第二晶体管M2。扫描方向 选择单元110连接第一电源输入端CN、第二电源输入端CNB、信号输入端INPUT和复位信号端RESET。

复位控制单元120包含第三晶体管M3、第四晶体管M4、第五晶体管M5、第一电容C1。复位控制单元120连接复位时钟信号输入端CKB以及低电压源VGL，还与扫描方向选择单元110的输出端在上拉节点PU连接。

上拉单元131包含第六晶体管M6和第二电容C2。上拉单元131连接时钟信号输入端CLK、上拉节点PU，还连接信号输出端OUTPUT。

下拉单元132包含第七晶体管M7。下拉单元132连接低电压源VGL，还与复位控制单元120在下拉节点PD连接。下拉单元132也连接信号输出端OUTPUT。

下面以上述晶体管均为N型晶体管为例进行说明。

需要说明的是，上述移位寄存器100能够进行双向扫描。其中，在进行正向扫描和反向扫描时，所述移位寄存器的结构不发生改变，只是信号输入端INPUT和复位信号端RESET的功能发生转变。例如，当正向扫描时，从第一电源输入端CN输入高电平信号VDD，从第二电源输入端CNB输入低电平信号VSS；当反向扫描时，从第一电源输入端CN输入低电平信号VSS，从第二电源输入端CNB输入高电平信号VDD。正向扫描时的信号输入端INPUT用作反向扫描时的复位信号端RESET，而正向扫描时的复位信号端RESET则用作反向扫描时的信号输入端INPUT。

图2中所示的是图1中的移位寄存器在进行正向扫描时各信号的时序图。如图2所示，当从信号输入端INPUT输入的信号为高电平时，从复位信号端RESET输入的信号为低电平，第一晶体管M1导通，第二晶体管M2不导通，从第一电源输入端CN输入的高电平信号将上拉节点PU的电平拉高。上拉节点PU为高电平，使得晶体管M5导通，进而将下拉节点PD的电平拉低。接下来，时钟信号输入端CLK输入高电平信号，由于上拉节点PU为高电平，第六晶体管M6导通，信号输出端OUTPUT输出高电平信号。同时，由于第二电容C2的自举作用，上拉节点PU的电平进一步升高。接着，当复位信号端RESET输入的信号为高电平时，从信号输入端INPUT输入的信号为低电平，第一晶体管M1不导通，第二晶体管M2导通，从第二电源输入端CNB输入的低电平信号将上拉节点PU的电平拉低。同时，从复位时钟信号输入 端CKB输入的复位时钟信号为高电平，第三晶体管M3导通，下拉节点PD的电平被拉高，第四晶体管M4、第七晶体管M7导通，上拉节点PU的电平被拉低，信号输出端OUTPUT输出低电平信号。

这种传统的移位寄存器只能驱动一行栅线，由这种移位寄存器组成的栅极驱动电路的每一级只能驱动一行栅线。例如针对FHD级别的分辨率，对于1920行*1080列的像素电路，共需要1920级移位寄存器进行栅线驱动且每一级移位寄存器都需要配置多达7个晶体管，不利于实现窄边框的设计。

图3示出了根据本发明实施例的移位寄存器的输出控制单元300的框图。如图3所示，该输出控制单元300包含N个上拉单元、N个下拉单元以及N个信号输出端，其中N为整数，并且2≤N≤4。对于1≤n≤N，第n上拉单元310-n连接上拉节点PU、高电压源VGH、第n时钟信号输入端CLK-n和第n下拉单元，第n下拉单元320-n连接下拉节点PD和低电压源VGL。此外，第n上拉单元310-n和第n下拉单元320-n的连接点还连接第n信号输出端OUTPUT-n。例如，第一上拉单元310-1连接上拉节点PU、高电压源VGH和第一时钟信号输入端CLK-1，第一下拉单元320-1连接下拉节点PD和低电压源VGL，第一上拉单元310-1和第一下拉单元320-1的连接点连接到第一信号输出端OUTPUT-1。该输出控制单元300配置为在上拉节点PU的电压的控制下将来自N个时钟信号输入端CLK-n的时钟信号分别提供给N个信号输出端OUTPUT-n和在下拉节点PD提供的信号的控制下将N个信号输出端OUTPUT-n的输出信号的电平拉低。

由图3可以看出，该输出控制单元300具有多个(N个)信号输出端，因此可以驱动多行(N行)栅线。

图4示出了根据本发明实施例的图3的输出控制单元300的电路结构图。如图4所示，输出控制单元300的每个上拉单元都包含两个晶体管和一个电容，即，上拉控制晶体管、上拉晶体管和存储电容。每个下拉单元都包含一个晶体管，即，下拉晶体管。例如，对于1≤n≤N，其中N为整数，并且2≤N≤4，第n上拉单元310-n包含上拉控制晶体管Mn1、上拉晶体管Mn2和存储电容Cn1，第n下拉单元320-n包含下拉晶体管Mn3。例如，第一上拉单元310-1包含上拉控制晶体管M11、上拉晶体管M12和存储电容C11，第一下拉单元320-1包含下拉晶体管M13。第二上拉单元310-2包含上拉控制晶体管M21、 上拉晶体管M22和存储电容C21，第二下拉单元320-2包含下拉晶体管M23。

第n上拉单元310-n的上拉控制晶体管Mn1的源极连接上拉节点PU，栅极连接高电压源VGH，漏极连接第n节点PU-n。

第n上拉单元的上拉晶体管Mn2的源极连接第n时钟信号输入端CLK-n，栅极连接第n节点PU-n，漏极连接第n信号输出端OUTPUT-n。

第n上拉单元的存储电容Cn1的一端连接第n节点PU-n，另一端连接第n信号输出端OUTPUT-n。

第n下拉单元的下拉晶体管Mn3的源极连接第n信号输出端OUTPUT-n，栅极连接下拉节点PD，漏极连接低电压源VGL。

例如，对于n＝2，第二上拉单元310-2的上拉控制晶体管M21的源极连接上拉节点PU，栅极连接高电压源VGH，漏极连接第二节点PU-2；上拉晶体管M22源极连接第二时钟信号输入端CLK-2，栅极连接第二节点PU-2，漏极连接第二信号输出端OUTPUT-2；存储电容C21的一端连接第二节点PU-2，另一端连接第二信号输出端OUTPUT-2；第二下拉单元320-2的下拉晶体管M23的源极连接第二信号输出端OUTPUT-2，栅极连接下拉节点PD，漏极连接低电压源VGL。由图4可以看出，该输出控制单元300具有多个(N个)信号输出端，因此可以驱动多行(N行)栅线。采用本公开实施例的输出控制单元300的移位寄存器可以输出多个(N个)驱动信号，因此可以驱动多行(N行)栅线，同时保证各输出之间没有干扰。

能够理解，图4中所示出的各上拉单元和下拉单元的示例电路结构仅仅是一种示例，各个单元也可以采用其他适当的电路结构，只要能分别实现各自的功能即可，本发明对此不做限制。

图5为将图4的输出控制单元300应用于图1的移位寄存器100之后的电路图。

图5中可以看出，用图4中的输出控制单元300代替图1的输出控制单元130，即，用图4的第一至第N上拉单元(310-1至310-N)代替图1的上拉单元131以及用图4的第一至第N下拉单元(320-1至320-N)代替图1的下拉单元132，即可得到图5的移位寄存器500。

参照图5，该移位寄存器500包含扫描方向选择单元510、复位控制单元520、输出控制单元530。输出控制单元530包含N个上拉单元和N个下拉 单元。为简单说明起见，图5中以N＝2为例进行说明，但是可以理解，本公开并不限于将N＝2的输出控制单元300应用于图1的移位寄存器100，而是N可以是大于等于2且小于等于4的任何整数。对于本实施例，N＝2，即输出控制单元530包含第一上拉单元531-1、第二上拉单元531-2、第一下拉单元532-1和第二下拉单元532-2。

扫描方向选择单元510连接第一电源输入端CN、第二电源输入端CNB、信号输入端INPUT和复位信号端RESET，配置为在第一电源输入端输入的电压的控制下将信号输入端INPUT的输入信号或者在第二电源输入端输入的电压的控制下将复位信号端RESET的输入信号提供至上拉节点PU，所述上拉节点PU为扫描方向选择单元510的输出节点。

复位控制单元520的输入端连接所述上拉节点PU、复位时钟信号输入端CKB以及低电压源VGL，配置为根据复位时钟信号输入端CKB的信号将所述上拉节点PU的电平拉低和在下拉节点PD提供复位控制信号，所述下拉节点PD为复位控制单元520的输出节点。

输出控制单元530连接所述上拉节点PU、下拉节点PD、N个时钟信号输入端CLK-n(其中1≤n≤N，N为整数，并且2≤N≤4)、低电压源VGL和高电压源VGH，配置为在上拉节点PU的电压的控制下将来自N个时钟信号输入端CLK-n的时钟信号分别提供给N个信号输出端OUTPUT-n和在下拉节点PD提供的复位控制信号的控制下将N个信号输出端OUTPUT-n的输出信号的电平拉低。

扫描方向选择单元510包含第一晶体管M1、第二晶体管M2。第一晶体管M1的源极连接至第一电源输入端CN，栅极连接至信号输入端INPUT，漏极连接至上拉节点PU；第二晶体管M2的源极连接至第二电源输入端CNB，栅极连接至复位信号端RESET，漏极连接至上拉节点PU。

复位控制单元520包含第三晶体管M3、第四晶体管M4、第五晶体管M5、第一电容C1。第三晶体管M3的源极和栅极连接复位时钟信号输入端CKB，漏极连接下拉节点PD；第四晶体管M4的源极连接低电压源VGL，栅极连接下拉节点PD，漏极连接上拉节点PU；第五晶体管M5的源极连接低电压源VGL，栅极连接上拉节点PU，漏极连接下拉节点PD；第一电容C1的一端连接下拉节点PD，另一端连接低电压源VGL。

输出控制单元530的第一上拉单元531-1包含上拉控制晶体管M11、上拉晶体管M12和存储电容C11，第一下拉单元532-1包含下拉晶体管M13。第二上拉单元531-2包含上拉控制晶体管M21、上拉晶体管M22和存储电容C21，第二下拉单元532-2包含下拉晶体管M23。

第一上拉单元531-1的上拉控制晶体管M11的源极连接上拉节点PU，栅极连接高电压源VGH，漏极连接第一节点PU-1。

第一上拉单元531-1的上拉晶体管M12的源极连接第一时钟信号输入端CLK-1，栅极连接第一节点PU-1，漏极连接第一信号输出端OUTPUT-1。

第一上拉单元531-1的存储电容C11的一端连接第一节点PU-1，另一端连接第一信号输出端OUTPUT-1。

第一下拉单元532-1的下拉晶体管M13的源极连接第一信号输出端OUTPUT-1，栅极连接下拉节点PD，漏极连接低电压源VGL。

第二上拉单元531-2的上拉控制晶体管M21的源极连接上拉节点PU，栅极连接高电压源VGH，漏极连接第二节点PU-2。

第二上拉单元531-2的上拉晶体管M22的源极连接第二时钟信号输入端CLK-2，栅极连接第二节点PU-2，漏极连接第二信号输出端OUTPUT-2。

第二上拉单元531-2的存储电容C21的一端连接第二节点PU-2，另一端连接第二信号输出端OUTPUT-2。

第二下拉单元532-2的下拉晶体管M23的源极连接第二信号输出端OUTPUT-2，栅极连接下拉节点PD，漏极连接低电压源VGL。

根据本公开实施例的移位寄存器可以输出多个(N个)驱动信号，因此可以驱动多行(N行)栅线，同时保证各输出之间没有干扰。

例如针对FHD分辨率的级别，对于1920行*1080列，采用本公开的移位寄存器，可以使一级移位寄存器驱动至少两行的栅线,这样最多需要960级移位寄存器即可驱动FHD分辨率的屏幕，但是本公开的移位寄存器不限于驱动两行的栅线，亦可以驱动3行乃至4行的栅线，这样需要的移位寄存器的级数可以降至640或者480级。

这样使用该电路结构之后,可以使移位寄存器的晶体管数量大幅减少，从而在更小的面积下实现栅线驱动的功能，实现更窄的边框，进而会对屏幕的防静电特性有更好的提升效果。

能够理解，图5中所示出的扫描方向选择单元510、复位控制单元520和输出控制单元530的示例电路结构仅仅是一种示例，各个单元也可以采用其他适当的电路结构，只要能分别实现各自的功能即可，本发明对此不做限制。

图6示出了图5中的移位寄存器500在进行正向扫描时各信号的时序图。以下将参考图5对根据本发明实施例的上述移位寄存器500的具体工作过程进行描述。下面以上述晶体管均为N型晶体管为例进行说明。

需要说明的是，上述移位寄存器500能够进行双向扫描。其中，在进行正向扫描和反向扫描时，所述移位寄存器500的结构不发生改变，只是信号输入端INPUT和复位信号端RESET的功能发生转变。例如，当正向扫描时，从第一电源输入端CN输入高电平信号VDD，从第二电源输入端CNB输入低电平信号VSS；当反向扫描时，从第一电源输入端CN输入低电平信号VSS，从第二电源输入端CNB输入高电平信号VDD。正向扫描时的信号输入端INPUT用作反向扫描时的复位信号端RESET，而正向扫描时的复位信号端RESET则用作反向扫描时的信号输入端INPUT。

如图6所示，在一帧期间，该工作过程包括以下几个阶段。下面参照图5和图6对该工作过程进行描述。

第一阶段T1：通过复位控制单元520和输出控制单元530使得所述移位寄存器500的第一信号输出端OUTPUT-1和第二信号输出端OUTPUT-2都输出低电平信号。从信号输入端INPUT输入的起始信号STV为高电平信号，复位信号端RESET、复位时钟信号输入端CKB、第一时钟信号输入端CLK-1、第二时钟信号输入端CLK-2均输入低电平信号。第一晶体管M1导通，第二晶体管M2不导通，从第一电源输入端CN输入的高电平信号将上拉节点PU的电平拉高。第三晶体管M3不导通，不影响下拉节点PD的电平。上拉节点PU的电平为高电平，使得晶体管M5导通，进而将下拉节点PD的电平拉低。高电压源VGH使得第一上拉单元531-1的上拉控制晶体管M11和第二上拉单元531-2的上拉控制晶体管M21均导通，从而第一节点PU-1和第二节点PU-2的电平被拉高。第一上拉单元531-1的上拉晶体管M12和第二上拉单元531-2的上拉晶体管M22均导通，使得第一时钟信号输入端CLK-1、第二时钟信号输入端CLK-2输入的低电平信号分别提供给第一信号输出端 OUTPUT-1和第二信号输出端OUTPUT-2。

第二阶段T2：通过复位控制单元520和输出控制单元530使得所述移位寄存器500的第一信号输出端OUTPUT-1输出高电平信号、第二信号输出端OUTPUT-2输出低电平信号。从第一时钟信号输入端CLK-1输入高电平信号，信号输入端INPUT、复位信号端RESET、复位时钟信号输入端CKB、第二时钟信号输入端CLK-2均输入低电平信号。第一节点PU-1的电平为高电平，第一上拉单元531-1的上拉晶体管M12导通，使得第一时钟信号输入端CLK-1输入的高电平信号提供给第一信号输出端OUTPUT-1。由于第一上拉单元531-1的存储电容C11的自举作用，第一节点PU-1的电平进一步拉高。

第三阶段T3：通过复位控制单元520和输出控制单元530使得所述移位寄存器500的第一信号输出端OUTPUT-1输出低电平信号、第二信号输出端OUTPUT-2输出高电平信号。从第二时钟信号输入端CLK-2输入高电平信号，信号输入端INPUT、复位信号端RESET、复位时钟信号输入端CKB、第一时钟信号输入端CLK-1均输入低电平信号。第二节点PU-2的电平为高电平，第二上拉单元531-2的上拉晶体管M22导通，使得第二时钟信号输入端CLK-2输入的高电平信号提供给第二信号输出端OUTPUT-2。第一节点PU-1的电平为高电平，第一上拉单元531-1的上拉晶体管M12导通，使得第一时钟信号输入端CLK-1输入的低电平信号提供给第一信号输出端OUTPUT-1。由于第一上拉单元531-1的存储电容C11的自举作用，第一节点PU-1的电平被初步拉低，但还是高电平。

第四阶段T4：通过复位控制单元520和输出控制单元530使得所述移位寄存器500的第一信号输出端OUTPUT-1、第二信号输出端OUTPUT-2均输出低电平信号。从复位信号端RESET、复位时钟信号输入端CKB输入高电平信号，信号输入端INPUT、第一时钟信号输入端CLK-1、第二时钟信号输入端CLK-2均输入低电平信号。第二晶体管M2导通，从第二电源输入端CNB输入的低电平信号将上拉节点PU的电平拉低。第一上拉单元531-1的上拉控制晶体管M11和第二上拉单元531-2的上拉控制晶体管M21均导通，使得第一节点PU-1和第二节点PU-2的电平被拉低。第三晶体管M3导通，将下拉节点PD的电平拉高。第一下拉单元532-1的下拉晶体管M13和第二 下拉单元532-2的下拉晶体管M23均导通，使得第一信号输出端OUTPUT-1和第二信号输出端OUTPUT-2输出低电平信号。

在第四阶段T4之后，通过复位控制单元520和输出控制单元530使得所述移位寄存器500的第一信号输出端OUTPUT-1、第二信号输出端OUTPUT-2持续输出低电平信号，直至下一帧到来。其中，第一时钟信号输入端CLK-1每间隔三个阶段就在下一个阶段中输入高电平信号，第二时钟信号输入端CLK-2每间隔三个阶段就在下一个阶段中输入高电平信号，复位时钟信号输入端CKB每间隔七个阶段就在下一个阶段中输入高电平信号，其它输入信号和输出信号保持不变，直至下一帧到来，所述移位寄存器500接收到信号输入端INPUT输入的高电平信号后，重新执行上述各个阶段。

从图6可以看出，第一时钟信号输入端CLK-1输入的信号的占空比为1:4，并且在信号输入端INPUT输入的信号由有效电平变为无效电平后，第一时钟信号输入端CLK-1输入的信号开始变为有效电平。第二时钟信号输入端CLK-2输入的信号的占空比为1:4，并且第二时钟信号输入端CLK-2输入的信号比第一时钟信号输入端CLK-1输入的信号延迟一个脉宽。复位时钟信号输入端CKB输入的信号的占空比为1:8，并且复位时钟信号输入端CKB输入的信号比第二时钟信号输入端CLK-2输入的信号延迟一个脉宽。

上述脉宽可以根据需要设置。

根据本发明实施例的移位寄存器500在反向扫描时的具体工作过程与正向扫描时的工作过程相似，在此不再赘述。

图7示出了由根据本发明实施例的多个上述移位寄存器500级联形成的栅极驱动装置的示意图。

如图7所示，在栅极驱动该装置中，多个上述移位寄存器500串联连接。其中除最后一个移位寄存器Rm外，其余每个移位寄存器Ri(1≤i＜m)的第二信号输出端OUTPUT-2均和与其相邻的下一个移位寄存器Ri+1的信号输入端INPUT相连；除第一个移位寄存器R1外，其余每个移位寄存器Ri(1＜i＜m)的第一信号输出端OUTPUT-1均和与其相邻的上一个移位寄存器Ri-1的复位信号端RESET相连。在正向扫描时，所述第一个移位寄存器R1的信号输入端INPUT输入帧起始信号STV；在反向扫描时，所述最后一个移位寄存器Rm的复位信号端RESET输入帧起始信号STV。

如图7所示，在该栅极驱动装置中，每两个移位寄存器为一组，输入一组时钟信号CLK1至CLK4。即，每两个移位寄存器为一组，其中的第一移位寄存器的第一时钟信号输入端输入第一时钟信号CLK1，第一移位寄存器的第二时钟信号输入端输入第二时钟信号CLK2，第二移位寄存器的第一时钟信号输入端输入第三时钟信号CLK3，第二移位寄存器的第二时钟信号输入端输入第四时钟信号CLK4。例如，第一个移位寄存器R1的第一时钟信号输入端CLK-1输入时钟信号CLK1，第二时钟信号输入端CLK-2输入时钟信号CLK2；第二个移位寄存器R2的第一时钟信号输入端CLK-1输入时钟信号CLK3，第二时钟信号输入端CLK-2输入时钟信号CLK4。

如图7所示，在该栅极驱动装置中，每四个移位寄存器为一组，从各个移位寄存器的复位时钟信号输入端CKB输入一组复位时钟信号CKB1至CKB4。例如，第一个移位寄存器R1的复位时钟信号输入端CKB输入复位时钟信号CKB1，第二个移位寄存器R2的复位时钟信号输入端CKB输入复位时钟信号CKB2，第三个移位寄存器R3的复位时钟信号输入端CKB输入复位时钟信号CKB3，第四个移位寄存器R4的复位时钟信号输入端CKB输入复位时钟信号CKB4。

图8示出了图7中的栅极驱动装置在进行正向扫描时各信号的时序图。为简单起见，图8中以该栅极驱动装置包含4个移位寄存器为例进行的说明。如图8所示，在各时钟信号和复位时钟信号的控制下，移位寄存器R1至R4的第一信号输出端和第二信号输出端相继输出信号OUTPUT1至OUTPUT8。

从图8可以看出，时钟信号CLK1至CLK4的占空比为1:4。在信号输入端INPUT输入的信号由有效电平变为无效电平后，时钟信号CLK1开始变为有效电平。时钟信号CLK1至CLK4相继延迟一个脉宽，即，时钟信号CLK2比时钟信号CLK1延迟一个脉宽，时钟信号CLK3比时钟信号CLK2延迟一个脉宽，时钟信号CLK4比时钟信号CLK3延迟一个脉宽。

从图8可以看出，复位时钟信号CKB1至CKB4的占空比为1:8。复位时钟信号CKB1至CKB4分别比本级移位寄存器的第二时钟信号输入端CLK-2输入的时钟信号延迟一个脉宽。例如，第一个移位寄存器R1的复位时钟信号输入端CKB输入复位时钟信号CKB1比第一个移位寄存器R1的第二时钟信号输入端CLK-2输入时钟信号CLK2延迟一个脉宽，第二个移位寄 存器R2的复位时钟信号输入端CKB输入复位时钟信号CKB2比第二个移位寄存器R2的第二时钟信号输入端CLK-2输入时钟信号CLK4延迟一个脉宽。

上述脉宽可以根据需要设置。

根据本发明实施例的栅极驱动装置在正向扫描时各移位寄存器R1至R4的具体工作过程与参照图5和图6描述的工作过程相似，在此不再赘述。

根据本发明实施例的栅极驱动装置在反向扫描时的具体工作过程与正向扫描时的工作过程相似，在此不再赘述。

此外，通过调整根据本公开的移位寄存器的各信号的时序，可以实现多个输出同时驱动多条栅线。例如，针对UHD级别的分辨率，对于3840行x2160列的像素电路，正常工作时3840行栅线需要逐级开启，但是目前UHD的分辨率针对手机级别的产品的显著的问题是功耗很大，如果手机的电池电量不足，目前常用的措施包括使手机进入低功耗模式。除了关闭网络等常规的手段之外，目前还没有进一步的手段。

本公开实施例提供了一种的移位寄存器的工作模式，可以降低手机分辨率。图9简单示出了图5中的移位寄存器500的另一种工作模式下屏幕分辨率的转变。如图9所示，通过调整移位寄存器500的各信号的时序，将两行栅线同时开启，即同时对两行像素进行充电，这样可以节省屏幕的功耗。同时，结合IC以及手机端的配合，可以将3840行x2160列列的分辨率的图片的显示转换为1920行x1080列的分辨率的图片的显示，这样可以大大降低屏幕的功耗。

图10示出了根据本公开实施例的移位寄存器500在图9的工作模式下进行正向扫描时各信号的时序图。

如图10所示，在一帧期间，该工作过程包括以下几个阶段。下面参照图5和图10对该工作过程进行描述。

第一阶段T1：通过复位控制单元520和输出控制单元530使得所述移位寄存器500的第一信号输出端OUTPUT-1和第二信号输出端OUTPUT-2都输出低电平信号。从信号输入端INPUT输入的起始信号STV为高电平信号，复位信号端RESET、复位时钟信号输入端CKB、第一时钟信号输入端CLK-1、第二时钟信号输入端CLK-2均输入低电平信号。第一晶体管M1导通，第二晶体管M2不导通，从第一电源输入端CN输入的高电平信号将上拉节点PU 的电平拉高。第三晶体管M3不导通，不影响下拉节点PD的电平。上拉节点PU的电平为高电平，使得晶体管M5导通，进而将下拉节点PD的电平拉低。高电压源VGH使得第一上拉单元531-1的上拉控制晶体管M11和第二上拉单元531-2的上拉控制晶体管M21均导通，从而第一节点PU-1和第二节点PU-2的电平被拉高。第一上拉单元531-1的上拉晶体管M12和第二上拉单元531-2的上拉晶体管M22均导通，使得第一时钟信号输入端CLK-1、第二时钟信号输入端CLK-2输入的低电平信号分别提供给第一信号输出端OUTPUT-1和第二信号输出端OUTPUT-2。

第二阶段T2：通过复位控制单元520和输出控制单元530使得所述移位寄存器500的第一信号输出端OUTPUT-1和第二信号输出端OUTPUT-2都输出低电平信号。从信号输入端INPUT输入的起始信号STV为高电平信号，复位信号端RESET、复位时钟信号输入端CKB、第一时钟信号输入端CLK-1、第二时钟信号输入端CLK-2均输入低电平信号。这一阶段的信号输入和输出与第一阶段T1相同，各信号都维持不变。

第三阶段T3：通过复位控制单元520和输出控制单元530使得所述移位寄存器500的第一信号输出端OUTPUT-1、第二信号输出端OUTPUT-2均输出高电平信号。从第一时钟信号输入端CLK-1、第二时钟信号输入端CLK-2、输入高电平信号，信号输入端INPUT、复位信号端RESET、复位时钟信号输入端CKB均输入低电平信号。第一节点PU-1的电平为高电平，第一上拉单元531-1的上拉晶体管M12导通，使得第一时钟信号输入端CLK-1输入的高电平信号提供给第一信号输出端OUTPUT-1。第二节点PU-2的电平为高电平，第二上拉单元531-2的上拉晶体管M22导通，使得第二时钟信号输入端CLK-2输入的高电平信号提供给第二信号输出端OUTPUT-2。由于第一上拉单元531-1的存储电容C11的自举作用，第一节点PU-1的电平进一步拉高。由于第二上拉单元531-2的存储电容C21的自举作用，第二节点PU-2的电平进一步拉高。

第四阶段T4：通过复位控制单元520和输出控制单元530使得所述移位寄存器500的第一信号输出端OUTPUT-1、第二信号输出端OUTPUT-2均输出高电平信号。从第一时钟信号输入端CLK-1、第二时钟信号输入端CLK-2输入高电平信号，信号输入端INPUT、复位信号端RESET、复位时钟信号 输入端CKB均输入低电平信号。这一阶段的信号输入和输出与第三阶段T3相同，各信号都维持不变。

第五阶段T5：通过复位控制单元520和输出控制单元530使得所述移位寄存器的第一信号输出端OUTPUT-1、第二信号输出端OUTPUT-2均输出低电平信号。从复位信号端RESET、复位时钟信号输入端CKB输入高电平信号，信号输入端INPUT、第一时钟信号输入端CLK-1、第二时钟信号输入端CLK-2均输入低电平信号。第二晶体管M2导通，从第二电源输入端CNB输入的低电平信号将上拉节点PU的电平拉低。高电压源VGH使得第一上拉单元531-1的上拉控制晶体管M11和第二上拉单元531-2的上拉控制晶体管M21均导通，从而第一节点PU-1和第二节点PU-2的电平被拉低。第三晶体管M3导通，将下拉节点PD的电平拉高。第一下拉单元532-1的下拉晶体管M13和第二下拉单元532-2的下拉晶体管M23均导通，使得第一信号输出端OUTPUT-1和第二信号输出端OUTPUT-2输出低电平信号。

在第五阶段T5之后，通过复位控制单元520和输出控制单元530使得所述移位寄存器的第一信号输出端OUTPUT-1、第二信号输出端OUTPUT-2持续输出低电平信号，直至下一帧到来。其中，第一时钟信号输入端CLK-1每间隔两个阶段就在下两个阶段中输入高电平信号，第二时钟信号输入端CLK-2每间隔两个阶段就在下两个阶段中输入高电平信号，复位时钟信号输入端CKB每间隔七个阶段就在下一个阶段中输入高电平信号，复位信号端RESET在T6阶段继续输入高电平信号，在T7阶段以及之后持续输入低电平信号，其它输入信号和输出信号保持不变，直至下一帧到来，所述移位寄存器500接收到信号输入端INPUT输入的高电平信号后，重新执行上述各个阶段。

从图10可以看出，第一时钟信号输入端CLK-1输入的信号、第二时钟信号输入端CLK-2输入的信号的占空比均为1:2，并且在信号输入端INPUT输入的信号由有效电平变为无效电平后，第一时钟信号输入端CLK-1输入的信号CLK1、第二时钟信号输入端CLK-2输入的信号CLK2开始变为有效电平。

从图10可以看出，复位时钟信号输入端CKB输入的信号的占空比为1:8，并且在第二时钟信号输入端CLK-2输入的信号由有效电平变为无效电平后， 复位时钟信号输入端CKB输入的信号开始变为有效电平。

根据本公开实施例的移位寄存器500在图9的工作模式下进行反向扫描时的具体工作过程与正向扫描时的工作过程相似，在此不再赘述。

图11示出了图7中的栅极驱动装置在图9的工作模式下进行正向扫描时各信号的时序图。

如图7所示，在该栅极驱动装置中，每两个移位寄存器为一组，输入一组时钟信号CLK1至CLK4。例如，第一个移位寄存器R1的第一时钟信号输入端CLK-1输入时钟信号CLK1，第二时钟信号输入端CLK-2输入时钟信号CLK2；第二个移位寄存器R2的第一时钟信号输入端CLK-1输入时钟信号CLK3，第二时钟信号输入端CLK-2输入时钟信号CLK4。

如图7所示，在该栅极驱动装置中，每四个移位寄存器为一组，从各个移位寄存器的复位时钟信号输入端CKB输入一组复位时钟信号CKB1至CKB4。例如，第一个移位寄存器R1的复位时钟信号输入端CKB输入复位时钟信号CKB1，第二个移位寄存器R2的复位时钟信号输入端CKB输入复位时钟信号CKB2，第三个移位寄存器R3的复位时钟信号输入端CKB输入复位时钟信号CKB3，第四个移位寄存器R4的复位时钟信号输入端CKB输入复位时钟信号CKB4。

为简单起见，图11中以该栅极驱动装置包含4个移位寄存器为例进行的说明。如图11所示，在各时钟信号和复位时钟信号的控制下，移位寄存器R1至R4的第一信号输出端和第二信号输出端相继输出信号OUTPUT1至OUTPUT8。

从图11可以看出，从相邻两个移位寄存器的第一时钟信号输入端CLK-1、第二时钟信号输入端CLK-2输入的信号CLK1至CLK4的占空比均为1:2。在信号输入端INPUT输入的信号由有效电平变为无效电平后，第一个移位寄存器的第一时钟信号输入端CLK-1输入的信号CLK1、第一个移位寄存器的第二时钟信号输入端CLK-2输入的信号CLK2开始变为有效电平；在第一个移位寄存器的第一时钟信号输入端CLK-1输入的信号CLK1、第二时钟信号输入端CLK-2输入的信号CLK2由有效电平变为无效电平后，第二个移位寄存器的第一时钟信号输入端CLK-1输入的信号CLK3、第二时钟信号输入端CLK-2输入的信号CLK4开始变为有效电平。

从图11可以看出，从相邻四个移位寄存器的复位时钟信号输入端CKB输入的复位时钟信号CKB1至CKB4的占空比为1:8。在相邻四个移位寄存器中的每个移位寄存器的第二时钟信号输入端CLK-2输入的信号由有效电平变为无效电平后，该本级移位寄存器的复位时钟信号输入端CKB输入的复位时钟信号开始变为有效电平。

根据本发明实施例的栅极驱动装置在图9的工作模式下进行正向扫描时各移位寄存器R1至R4的具体工作过程与参照图5和图10描述的工作过程相似，在此不再赘述。

根据本发明实施例的栅极驱动装置在图9的工作模式下进行反向扫描时的具体工作过程与正向扫描时的工作过程相似，在此不再赘述。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

本申请要求于2015年8月6日递交的中国专利申请第201510477391.0号的优先权，在此全文引用上述中国专利申请公开的内容以作为本申请的一部分。

Claims (19)

  1. 一种移位寄存器的输出控制单元，包含：
    N个上拉单元，其中
    第n上拉单元连接上拉节点、高电压源、第n时钟信号输入端和第n下拉单元；以及
    N个下拉单元，其中
    第n下拉单元连接下拉节点和低电压源；以及
    N个信号输出端；
    第n上拉单元和第n下拉单元的连接点还连接第n信号输出端；
    该输出控制单元配置为在上拉节点的电压的控制下将来自N个时钟信号输入端的时钟信号分别提供给N个信号输出端和在下拉节点提供的信号的控制下将N个信号输出端的输出信号的电平拉低；
    其中N为整数，并且2≤N≤4，1≤n≤N。
  2. 根据权利要求1所述的输出控制单元，其中，每个上拉单元包含上拉控制晶体管、上拉晶体管和存储电容，每个下拉单元包含下拉晶体管。
  3. 根据权利要求2所述的输出控制单元，其中，
    第n上拉单元的上拉控制晶体管的源极连接上拉节点，栅极连接高电压源，漏极连接第n节点；
    第n上拉单元的上拉晶体管的源极连接第n时钟信号输入端，栅极连接第n节点，漏极连接第n信号输出端；
    第n上拉单元的存储电容的一端连接第n节点，另一端连接第n信号输出端。
  4. 根据权利要求2或3所述的输出控制单元，其中，
    第n下拉单元的下拉晶体管的源极连接第n信号输出端，栅极连接下拉节点，漏极连接低电压源。
  5. 根据权利要求2-4中任一项所述的输出控制单元，其中，所述晶体管均为N型晶体管。
  6. 一种移位寄存器，包含：
    扫描方向选择单元，连接第一电源输入端、第二电源输入端、信号输入 端和复位信号端，配置为在第一电源输入端输入的电压的控制下将信号输入端的输入信号或者在第二电源输入端输入的电压的控制下将复位信号端的输入信号提供至上拉节点，所述上拉节点为扫描方向选择单元的输出节点；
    复位控制单元，其输入端连接所述上拉节点、复位时钟信号输入端以及低电压源，配置为根据复位时钟信号输入端的信号将所述上拉节点的电平拉低和在下拉节点提供复位控制信号，所述下拉节点为复位控制单元的输出节点；
    输出控制单元，连接上拉节点、下拉节点、N个时钟信号输入端、低电压源和高电压源，其中N为整数，并且2≤N≤4；
    其中所述输出控制单元是根据权利要求1-5中任一项所述的输出控制单元。
  7. 根据权利要求6所述的移位寄存器，其中
    在正向扫描时，从第一电源输入端输入高电平信号，从第二电源输入端输入低电平信号；
    在反向扫描时，从第一电源输入端输入低电平信号，从第二电源输入端输入高电平信号；
    其中，正向扫描时的信号输入端用作反向扫描时的复位信号端，正向扫描时的复位信号端用作反向扫描时的信号输入端。
  8. 根据权利要求6或7所述的移位寄存器，其中，扫描方向选择单元包含
    第一晶体管，其源极连接至第一电源输入端，栅极连接至信号输入端，漏极连接至上拉节点；以及
    第二晶体管，其源极连接至第二电源输入端，栅极连接至复位信号端，漏极连接至上拉节点。
  9. 根据权利要求8所述的移位寄存器，其中，复位控制单元包含
    第三晶体管，其源极和栅极连接复位时钟信号输入端，漏极连接下拉节点；
    第四晶体管，其源极连接低电压源，栅极连接下拉节点，漏极连接上拉节点；
    第五晶体管，其源极连接低电压源，栅极连接上拉节点，漏极连接下拉 节点；以及
    第一电容，其一端连接下拉节点，另一端连接低电压源。
  10. 根据权利要求6-9中任一项所述的移位寄存器，其中，N＝2。
  11. 根据权利要求10所述的移位寄存器，其中，
    输出控制单元的第一上拉单元的上拉控制晶体管的源极连接上拉节点，栅极连接高电压源，漏极连接第一节点；
    输出控制单元的第一上拉单元的上拉晶体管的源极连接第一时钟信号输入端，栅极连接第一节点，漏极连接第一信号输出端；
    输出控制单元的第一上拉单元的存储电容的一端连接第一节点，另一端连接第一信号输出端；
    输出控制单元的第一下拉单元的下拉晶体管的源极连接第一信号输出端，栅极连接下拉节点，漏极连接低电压源；
    输出控制单元的第二上拉单元的上拉控制晶体管的源极连接上拉节点，栅极连接高电压源，漏极连接第二节点；
    输出控制单元的第二上拉单元的上拉晶体管的源极连接第二时钟信号输入端，栅极连接第二节点，漏极连接第二信号输出端；
    输出控制单元的第二上拉单元的存储电容的一端连接第二节点，另一端连接第二信号输出端；
    输出控制单元的第二下拉单元的下拉晶体管的源极连接第二信号输出端，栅极连接下拉节点，漏极连接低电压源。
  12. 根据权利要求11所述的移位寄存器，其中，所述晶体管均为N型晶体管。
  13. 根据权利要求10-12中任一项所述的移位寄存器，其中
    第一时钟信号输入端输入的信号、第二时钟信号输入端输入的信号的占空比均为1:4，在信号输入端输入的信号由有效电平变为无效电平后，第一时钟信号输入端输入的信号开始变为有效电平，第二时钟信号输入端输入的信号比第一时钟信号输入端入的信号延迟一个脉宽；
    复位时钟信号输入端输入的信号的占空比为1:8，复位时钟信号输入端输入的信号比第二时钟信号输入端输入的信号延迟一个脉宽；
    上述脉宽可以根据需要设置。
  14. 根据权利要求10-12中任一项所述的移位寄存器，其中
    第一时钟信号输入端输入的信号、第二时钟信号输入端输入的信号的占空比均为1:2，并且在信号输入端输入的信号由有效电平变为无效电平后，第一时钟信号输入端输入的信号、第二时钟信号输入端输入的信号开始变为有效电平；
    复位时钟信号输入端输入的信号的占空比为1:8，并且在第二时钟信号输入端输入的信号由有效电平变为无效电平后，复位时钟信号输入端输入的信号开始变为有效电平。
  15. 一种栅极驱动装置，包含多个串联的移位寄存器，每个所述移位寄存器是如权利要求10-12中任一项所述的移位寄存器，
    其中除最后一个移位寄存器外，其余每个移位寄存器的第二信号输出端均和与其相邻的下一个移位寄存器的信号输入端相连；除第一个移位寄存器外，其余每个移位寄存器的第一信号输出端均和与其相邻的上一个移位寄存器的复位信号端相连；
    在正向扫描时，所述第一个移位寄存器的信号输入端输入帧起始信号；在反向扫描时，所述最后一个移位寄存器的复位信号端输入帧起始信号。
  16. 根据权利要求15所述的栅极驱动装置，其中
    每两个移位寄存器为一组，其中的第一移位寄存器的第一时钟信号输入端输入第一时钟信号，第一移位寄存器的第二时钟信号输入端输入第二时钟信号，第二移位寄存器的第一时钟信号输入端输入第三时钟信号，第二移位寄存器的第二时钟信号输入端输入第四时钟信号；
    每四个移位寄存器为一组，从各个移位寄存器的复位时钟信号输入端分别输入第一至第四复位时钟信号；
    第一至第四时钟信号的占空比为1:4，在信号输入端输入的信号由有效电平变为无效电平后，第一时钟信号开始变为有效电平，第一至第四时钟信号相继延迟一个脉宽；
    第一至第四复位时钟信号的占空比为1:8，第一至第四复位时钟信号分别比本级移位寄存器的第二时钟信号输入端输入的时钟信号延迟一个脉宽；
    上述脉宽可以根据需要设置。
  17. 根据权利要求15所述的栅极驱动装置，其中
    每两个移位寄存器为一组，其中的第一移位寄存器的第一时钟信号输入端输入第一时钟信号，第一移位寄存器的第二时钟信号输入端输入第二时钟信号，第二移位寄存器的第一时钟信号输入端输入第三时钟信号，第二移位寄存器的第二时钟信号输入端输入第四时钟信号；
    每四个移位寄存器为一组，从各个移位寄存器的复位时钟信号输入端分别输入第一至第四复位时钟信号；
    第一至第四时钟信号的占空比为1:2，在相邻两个移位寄存器的第一个移位寄存器的信号输入端输入的信号由有效电平变为无效电平后，第一个移位寄存器的第一时钟信号输入端输入的信号、第一个移位寄存器的第二时钟信号输入端输入的信号开始变为有效电平，在第一个移位寄存器的第一时钟信号输入端输入的信号、第二时钟信号输入端输入的信号由有效电平变为无效电平后，第二个移位寄存器的第一时钟信号输入端输入的信号、第二时钟信号输入端输入的信号开始变为有效电平；
    第一至第四复位时钟信号的占空比为1:8，在相邻四个移位寄存器中的每个移位寄存器的第二时钟信号输入端输入的信号由有效电平变为无效电平后，该本级移位寄存器的复位时钟信号输入端输入的复位时钟信号开始变为有效电平。
  18. 一种移位寄存器的驱动方法，该移位寄存器包含扫描方向选择单元、复位控制单元和输出控制单元，在一帧期间，该方法包含：
    在第一阶段，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端和第二信号输出端都输出低电平信号；
    在第二阶段，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端输出高电平信号、第二信号输出端输出低电平信号；
    在第三阶段，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端输出低电平信号、第二信号输出端输出高电平信号；
    在第四阶段，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端、第二信号输出端都输出低电平信号；
    在第四阶段之后，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端、第二信号输出端持续输出低电平信号，直至下一帧到来。
  19. 一种移位寄存器的驱动方法，该移位寄存器包含扫描方向选择单元、复位控制单元和输出控制单元，在一帧期间，该方法包含：
    在第一阶段和第二阶段，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端和第二信号输出端都输出低电平信号；
    在第三阶段和第四阶段，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端、第二信号输出端都输出高电平信号；
    在第五阶段，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端、第二信号输出端都输出低电平信号；
    在第五阶段之后，通过复位控制单元和输出控制单元使得所述移位寄存器的第一信号输出端、第二信号输出端持续输出低电平信号，直至下一帧到来。
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