CN103460602A

CN103460602A - 缓冲电路以及缓冲电路的驱动方法

Info

Publication number: CN103460602A
Application number: CN2012800019666A
Authority: CN
Inventors: 柘植仁志; 松井雅史
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2012-04-10
Filing date: 2012-04-10
Publication date: 2013-12-18
Also published as: EP2838200A1; KR20150003081A; JPWO2013153576A1; KR102126455B1; JP5853338B2; US8824622B2; WO2013153576A1; EP2838200B1; EP2838200A4; US20130266113A1

Abstract

本发明提供一种缓冲电路（20）的驱动方法，所述缓冲电路（20）具有：输出端子（26）；第1晶体管（21），其连接于包含第1电压以及比第1电压低的第2电压的时钟信号的信号源（23），用于将第1电压供给到输出端子（26）；和第2晶体管（22），其连接于供给比第1电压低的第3电压的电压源（27），用于将第3电压供给到输出端子（26），所述驱动方法中，在时钟信号为所述第1电压的期间（C），使第1晶体管导通，在继第1电压的期间（C）之后的时钟信号为第2电压的期间，使第1晶体管（21）以及第2晶体管（22）导通。

Description

缓冲电路以及缓冲电路的驱动方法

技术领域

本发明涉及缓冲电路及其驱动方法，特别涉及能够缩短缓冲电路的输出信号的下降时间的缓冲电路及其驱动方法。

背景技术

近年来，使用液晶面板或有机电致发光元件（以下记为有机EL元件）的有源矩阵型的显示装置的开发正盛行。特别是，作为使用电流驱动型发光元件的图像显示装置，使用有机EL元件的有机EL显示器，具有视角特性良好且功耗小的优点，因此作为下一代FPD（Flat Panel Display：平板显示器）候补而受到注目。

上述有源矩阵型的显示装置，通过以行为单位选择呈2维配置的像素电路，对所选择的像素电路经由信号线写入与显示数据相应的电压，从而显示图像。为了以行为单位选择像素电路，使用使从扫描线驱动电路基于时钟信号向扫描线输出的输出信号按顺序移位的移位寄存器。

另外，在上述的移位寄存器中，使用经由输出端子串联连接晶体管的缓冲电路（例如，参考专利文献1）。

现有技术文献

专利文献1：国际公开第2009/034750号

发明内容

发明要解决的课题

在这种缓冲电路中，缩短输出信号的下降时间并实现电路面积的缩小以及功耗的降低是课题。

于是，本发明的目的在于提供一种能够缩短输出信号的下降时间并使电路面积缩小以及功耗降低的缓冲电路及其驱动方法。

用于解决课题的技术方案

为了解决上述课题，本发明的一个技术方案涉及的缓冲电路的驱动方法，所述缓冲电路具有：输出端子；第1晶体管，其连接于包含第1电压以及比所述第1电压低的第2电压的时钟信号的信号源，用于将所述第1电压供给到所述输出端子；和第2晶体管，其连接于供给比所述第1电压低的第3电压的电压源，用于将所述第3电压供给到所述输出端子，其特征在于，在所述驱动方法中，在所述时钟信号为所述第1电压的期间，使所述第1晶体管导通，在继所述时钟信号为所述第1电压的期间之后的所述时钟信号为所述第2电压的期间，使所述第1晶体管以及所述第2晶体管都导通。

发明的效果

根据本发明，可实现能够缩短输出信号的下降时间并使电路面积缩小以及功耗降低的缓冲电路及其驱动方法。

附图说明

图1是表示缓冲电路的一例的电路图。

图2是图1的缓冲电路中的信号的时间图。

图3是表示图1的缓冲电路的工作的图。

图4是实施方式1涉及的缓冲电路的电路图。

图5是实施方式1涉及的缓冲电路中的信号的时间图。

图6是表示实施方式1涉及的缓冲电路的工作的图。

图7是实施方式1涉及的缓冲电路的工作的流程图。

图8是表示构成缓冲电路的晶体管的阈值电压和缓冲电路的功耗的关系的图。

图9是表示实施方式2涉及的显示装置的结构的框图。

图10是表示图9中的扫描线驱动电路与显示单元的连接关系的图。

图11是表示在显示装置的工作中使用的信号波形的一例的图。

图12是表示单位电路的电路结构的一例的图。

图13是表示图12所示的单位电路的工作的时间图。

图14是表示使用其他逻辑电路的单位电路的电路结构的一例的图。

图15是表示图14所示的单位电路的工作的时间图。

图16是表示实施方式3涉及的扫描线驱动电路与显示单元的连接关系的图。

图17是表示实施方式3涉及的单位电路的电路结构的一例的图。

图18是表示图17所示的单位电路的工作的时间图。

图19是内置有本发明的缓冲电路的薄型平板TV的外观图。

具体实施方式

（成为本发明基础的见解）

如背景技术中所作的说明，对于用于移位寄存器电路的缓冲电路而言，缩短输出信号的下降时间并实现电路面积的缩小以及功耗的降低是课题。

图1是表示缓冲电路的一例的电路图。

图1中，作为例子示出了使用经由输出端子串联连接的2个NMOS晶体管而构成的缓冲电路。

缓冲电路10由输出端子16、经由输出端子16串联连接的晶体管11以及晶体管12、和电容元件19构成。

晶体管11以及晶体管12是NMOS晶体管。

晶体管11的漏极连接于时钟信号源13，晶体管11的源极连接于输出端子16以及晶体管12的源极。晶体管11的栅极是缓冲电路的输入端子14（Qnode）。

晶体管12的漏极连接于低电压源（VSS），晶体管12的源极连接于输出端子16以及晶体管11的源极。晶体管12的栅极是缓冲电路的输入端子15（Hnode）。

时钟信号源13输出取VDD和VSS这2值的时钟信号。

电容元件19是在后述的引导（bootstrap）工作中所使用的电容元件。

以下，使用图2以及图3对图1所示的缓冲电路10的工作进行说明。

图2是图1的缓冲电路10中的信号的时间图。

图3是表示图1的缓冲电路10的工作的图。

在图2（A）以及图3（A）所示的状态下，低电平的电压被施加于输入端子14，晶体管11为非导通。另一方面，由于对输入端子15施加高电平的电压而使晶体管12为导通状态，所以在输出端子输出低电压源17的VSS。也就是说，缓冲电路的输出端子16为低电平的状态。

在从该状态起使输出端子16为高电平的情况下，首先如图2（B）以及图3（B）所示，对输入端子14施加高电平的电压，晶体管11成为导通状态。同时，对输入端子15施加低电平的电压，晶体管12成为非导通状态。由此，电容元件19通过施加于输入端子14的高电平的电压而充电。此外，在该状态下，虽然输出端子16与时钟信号源13为导通状态，但由于时钟信号源13的电压值为VSS，所以在输出端子16输出电压VSS，输出端子16为低电平的状态。

接着，如图2（C）以及图3（C）所示，在期间（C），在施加于输入端子15的电压直接将输入端子14控制成浮动（floating）状态之后，时钟信号源13的电压从低电平上升到高电平。

于是，如图2（C）所示，与时钟信号源13的上升相应地，输入端子14的电压从由电容元件19保持的电压进一步上升时钟信号源13的高电平量（VDD1）。此时，由于晶体管11的栅极源极间电压保持导通电压，所以在输出端子16输出时钟信号源13的VDD1。

上述图2（B）和（C）以及图3（B）和（C）所示的工作称为引导工作（引导电路），由此，能够使输出信号的上升时间缩短。

另一方面，在使输出端子16从高电平下降到低电平的情况下，接着如图2（D）以及图3（D）所示，对输入端子14施加低电平的电压而使晶体管11非导通，通过对输入端子15施加高电平的电压而使晶体管12导通，抽取输出信号的电压。

此时，要缩短下降时间，就需要在图2的期间（D），增大用于抽取输出信号的电压的晶体管12的驱动能力。

当增大晶体管12的驱动能力时，则形成晶体管12所需要的面积就增加。另外，伴随晶体管12的驱动能力的增加，在图2的期间（C），存在晶体管12的泄漏电流增加、功耗增加的问题。特别是，在由于晶体管12的形成条件等使晶体管12的阈值电压为低压（depression）特性的情况下，由于上述泄漏电流增加，所以会使功耗进一步增加。

也就是说，缓冲电路10的下降时间的缩短和电路面积、功耗成为二律背反的关系，兼顾两者是非常困难的。

因此，期望使输出信号的下降时间缩短并使功耗以及电路面积减小的缓冲电路10。

于是，本发明的一个技术方案涉及的缓冲电路的驱动方法，所述缓冲电路具有：输出端子；第1晶体管，其连接于包含第1电压以及比所述第1电压低的第2电压的时钟信号的信号源，用于将所述第1电压供给到所述输出端子；和第2晶体管，其连接于供给比所述第1电压低的第3电压的电压源，用于将所述第3电压供给到所述输出端子，其特征在于，在所述驱动方法中，在所述时钟信号为所述第1电压的期间，使所述第1晶体管导通，在继所述时钟信号为所述第1电压的期间之后的所述时钟信号为所述第2电压的期间，使所述第1晶体管以及所述第2晶体管都导通。

由此，通过第1晶体管以及第2晶体管双方抽取输出信号的电压，因此能够不增加第2晶体管的电路面积和功耗而缩短下降时间。

另外，所述第2电压可以设定成比所述第3电压低的电位。

由此，能够通过第1晶体管进行更强有力地抽取，因此能够进一步缩短下降时间。

另外，本发明的一个技术方案涉及的缓冲电路，具有：输出端子；第1晶体管，其连接于包含第1电压以及比所述第1电压低的第2电压的时钟信号的信号源，用于将所述第1电压供给到所述输出端子；和第2晶体管，其连接于供给比所述第1电压低的第3电压的电压源，用于将所述第3电压供给到所述输出端子，在所述时钟信号为所述第1电压的期间，所述第1晶体管被控制成导通状态，在继所述时钟信号为第1电压的期间之后的所述时钟信号为所述第2电压的期间，所述第1晶体管以及所述第2晶体管被控制成都为导通状态。

另外，所述第2电压可以设定成比所述第3电压低的电位。

由此，能够通过第1晶体管更强有力地抽取输出信号的电压，因此能够进一步缩短下降时间。

另外，所述第1晶体管的栅极可以与所述输出端子通过电容元件连接。

也就是说，本发明也可以适用于具有引导电路的缓冲电路。

另外，本发明的一个技术方案涉及移位寄存器，是由具有逻辑电路和由上述任一缓冲电路结构的输出部的单位电路连接成多级而构成的移位寄存器，所述逻辑电路具有：第1信号生成部，其根据从上级的单位电路输入的信号，生成用于切换所述第1晶体管的导通以及非导通的第1信号；和第2信号生成部，其生成用于切换所述第2晶体管的导通以及非导通的第2信号。

也就是说，本发明也可以适用于移位寄存器。

以下，参照附图对本发明的实施方式进行说明。

此外，以下说明的实施方式均表示本发明的一个具体例。以下的实施方式中所示的数值、形状、材料、构成要素、构成要素的配置位置以及连接方式、步骤、步骤的顺序等只是一例，并非是限定本发明的意思。另外，关于以下的实施方式中构成要素中的、在表示最上位概念的独立权利要求中没有记载的构成要素，作为任意的构成要素进行说明。

（实施方式1）

图4是表示本发明的实施方式1涉及的缓冲电路的电路图。

图4中，作为例子示出了使用经由输出端子串联连接的2个NMOS晶体管而构成的缓冲电路。

缓冲电路20由输出端子26、经由输出端子26串联连接的第1晶体管21以及第2晶体管22、控制单元28、和电容元件29构成。

第1晶体管21以及第2晶体管22是NMOS晶体管（开关晶体管）。

第1晶体管21的漏极连接于时钟信号源23，第1晶体管21的源极连接于输出端子26以及第2晶体管22的源极。第1晶体管21的栅极是缓冲电路的输入端子24（Qnode）。

第2晶体管22的漏极连接于低电压源27（VSS（第3电压）），第2晶体管22的源极连接于输出端子26以及第1晶体管21的源极。第2晶体管22的栅极是缓冲电路的输入端子25（Hnode）。

控制单元28对输入端子24施加用于切换第1晶体管21的导通和非导通的高电平或低电平的电压。同样，控制单元28对输入端子25施加用于切换第2晶体管22的导通和非导通的高电平或低电平的电压。也就是说，第1晶体管21以及第2晶体管22是开关晶体管。

时钟信号源23输出取VDD1（第1电压）和VSS（第2电压）这2值的时钟信号。通过使第1晶体管21为导通状态，时钟信号源23向输出端子26供给VDD1或VSS。

通过使第2晶体管22为导通状态，低电压源27向输出端子26供给VSS。

电容元件29是在后述的引导工作中所使用的电容元件。此外，在第1晶体管21大且栅极源极间的寄生电容大的情况下，电容元件29可以利用寄生电容。

使用图5、图6以及图7对如上述图4所示的缓冲电路的工作进行说明。

图5是图4的缓冲电路20中的信号的时间图。

图6是表示图4的缓冲电路20的工作的图。

图7是图4的缓冲电路20的工作的流程图。

实施方式1涉及的缓冲电路20的特征在于，在期间（D），构成缓冲电路的第1晶体管21以及第2晶体管22双方都成为导通状态。

首先，如图5（A）以及图6（A）所示，在期间（A），控制单元28通过对输入端子24施加低电平的电压（VSS）而使第1晶体管21非导通。另一方面，控制单元28通过对输入端子25施加高电平的电压（VDD）而对第2晶体管22的栅极源极间提供导通电压。由此，控制单元28使第2晶体管22导通。也就是说，输出端子26与低电压源27成为导通状态，在输出端子26输出低电压源27的VSS。也就是说，在期间（A），缓冲电路20的输出端子26为低电平的状态。

在从该状态起使输出端子26为高电平的情况下，首先如图5（B）以及图6（B）所示，作为用于使输出为高电平的准备，设有期间（B）。

在期间（B），控制单元28通过对输入端子24施加高电平的电压而对第1晶体管21的栅极源极间提供导通电压。由此，控制单元28使第1晶体管21导通。同时，控制单元28通过对输入端子25施加低电平的电压而使第2晶体管22为非导通状态。

此时，电容元件29通过施加于输入端子24的高电平的电压而充电。

通过电容元件29，施加于第1晶体管21的栅极源极间的电压保持到接着对输入端子24施加低电平的电压为止。

此外，在该期间（B），虽然输出端子26与时钟信号源23为导通状态，但由于时钟信号源23的电压为VSS，所以在输出端子26输出电压VSS，输出端子26为低电平的状态。

此外，在期间（B），控制单元28对输入端子24施加高电平的电压，虽然通过从时钟信号源提供VSS使输出端子26为低电平，但由于输入端子25为高电平而从低电压源27提供的电压为VSS，所以在工作上并没有问题。因此，在期间（B），输入端子25可以为任意的状态。

然而，如后所述，在下一个期间（C），需要使输入端子25切实为零。由此，为使即使在控制单元28施加于输入端子25的电压波形变钝之处，也要使在期间（C）切实为低电平，优选控制单元28预先在期间（B）对输入端子25施加低电平的电压。

接着，如图5（C）以及图6（C）所示，在期间（C），控制单元28对输入端子25施加低电平的电压，使输入端子24为浮动状态。另外，在期间（C），时钟信号源23（时钟信号）从低电平上升到高电平。

于是，如图6（C）所示，与时钟信号源23的上升相应地，输入端子24的电压从由电容元件29保持的电压进一步上升时钟信号源23的高电平量。例如，当使与输入端子24对应的布线为没有寄生电容的理想状态时，输入端子24在使VSS为0V时成为VDD（在期间（B）充电到电容元件29的电压）+VDD1（时钟信号源23的高电平）。

另外，此时，由于第1晶体管21的栅极源极间电压保持导通电压，所以在输出端子26输出时钟信号源23的高电平。

以上，通过期间（B）以及（C）的工作，能够缩短在输出端子输出的信号（输出信号）的上升时间。期间（B）以及（C）的工作对应于图7的步骤S701。

此外，输出信号的上升时间，由连接于输出端子26的负载的时间常数和第1晶体管21的导通电阻而定。

接着，如图5（D）以及图6（D）所示，在期间（D），控制单元28对输入端子25施加高电平的电压。由此，控制单元28使第2晶体管22导通而将低电压源27的VSS作为低电平提供到输出端子。另外，控制单元28对输入端子24施加高电平的电压。

也就是说，在继时钟信号为第1电压的期间之后的时钟信号为第2电压的期间，控制单元28控制第1晶体管21以及第2晶体管22使其都成为导通状态。

由此，与以往的结构相比，由于将输出端子26的电压抽取成低电平的路径有第1晶体管21以及第2晶体管22这2条路径，所以与以往1条路径相比，能够使输出端子26快速向低电平变化。也就是说，能够缩短下降时间。

因此，在想要实现与图2的输入波形所示的下降时间相同的下降时间的情况下，如果应用实施方式1涉及的缓冲电路20，则能够使第2晶体管22的沟道尺寸减小相当于第1晶体管21的沟道尺寸的量。

例如，在图1中，若晶体管11的沟道尺寸为沟道宽/沟道长=500μm/12μm、晶体管12的沟道尺寸为1000μm/12μm，则在实施方式1涉及的缓冲电路20中，第2晶体管22的沟道尺寸只需500μm/12μm即可。也就是说，能够使晶体管的沟道尺寸减小一半。

另外，由于第2晶体管22的沟道尺寸减小，不仅电路面积减小，在期间（C）产生的第2晶体管22的因泄漏引起的从时钟信号源23向低电压源27（VSS）的贯通电流也减小。也就是说，能够抑制由与原本的缓冲电路的驱动无关的泄漏电流引起的功耗的增加。

如上所述，在实施方式1涉及的缓冲电路20中，能够实现可保持下降时间的性能并且功耗低、电路面积小的缓冲电路。

此外，在期间（D），控制单元28可以在期间（C）之后使输入端子24为浮动状态。在期间（D），由于时钟信号源23从高电平变化到低电平，所以即使是浮动状态，在输入端子24也维持VDD左右的电压。

也就是说，控制单元28控制第1晶体管21使其成为导通状态，并不限于对第1晶体管21的栅极施加电压的控制。同样，控制单元28控制第2晶体管22使其成为导通状态，并不限于对第2晶体管22的栅极施加电压的控制。

在期间（D），在与输入端子24对应的布线没有寄生电容、没有从输入端子24释放电荷的泄漏路径的情况下，理论上在输入端子24维持VDD的电压。

因此，因为对第1晶体管21而言，即使对输入端子24不施加高电平的电压也会持续施加导通电压，所以时钟信号源23的低电平就被输出到输出端子26。

此外，在期间（D）的整个期间即时钟信号为VSS（第2电压）的期间第1晶体管21不需要一直为导通状态。在输出端子26成为低电平之后，并不需要使第1晶体管21为导通状态。在时钟信号从VDD1（第1电压）刚下降到VSS（第2电压）之后使第1晶体管21以及第2晶体管22都为导通状态，能够最有效地短缩输出信号的下降时间。

此外，期间（D）中的控制单元28的工作对应于图7的步骤S702。

时钟信号源23周期性地反复高电平和低电平。因此，在接着期间（D）的期间（E），控制单元28的工作与期间（A）同样。具体而言，控制单元28通过对输入端子24施加低电平的电压而使第1晶体管21非导通。另一方面，控制单元28通过对输入端子25施加高电平的电压而对第2晶体管22的栅极源极间提供导通电压。由此，控制单元28使第2晶体管22导通。也就是说，缓冲电路20的输出端子26为低电平的状态。

此时，由于在期间（D）输出端子26已经为低电平，所以控制单元28在不引起信号变化的程度驱动第2晶体管22即可。

此外，期间（D）的长度，如图5所示可以不是时钟信号源23的周期的一半（1/2CLK宽度）。需要使第1晶体管21为导通状态的期间仅是输出端子26向低电平迁移的期间。因此，在图5的例子中，至少在期间（F）输入端子24为高电平即可。

另外，若在第1晶体管21为导通状态时时钟信号源23成为高电平，则高电平的信号会传递到输出端子26，因此控制单元28需要在时钟信号源23变为高电平之前预先使第1晶体管21非导通。

此外，实施方式1涉及的缓冲电路20的功耗的降低效果，在构成缓冲电路20的晶体管为低压特性（阈值电压低的特性）时较大。

此外，图8是对应用实施方式1涉及的缓冲电路20使第2晶体管22的沟道尺寸形成为较小的情况与没有应用缓冲电路20而如以往所示形成晶体管的情况进行比较的图。

如图8所示，对比功率与晶体管的阈值电压的关系，在实施方式1涉及的缓冲电路中，由于第2晶体管22的尺寸小且泄漏电流减小，因此功率减小。越是低压特性（图的横轴上0以下的区域）的晶体管，第2晶体管22的泄漏电流越大。因此，在n型TFT的情况下，越是阈值电压为负的方向，通过缩小沟道尺寸实现的泄漏电流降低的效果就越大。

通过如此的功率削减，能够使供给电流的电源布线的布线宽度变窄，因此能够削减电路面积。

（实施方式2）

实施方式1涉及的缓冲电路20能够适用于在显示装置的像素电路中使用的移位寄存器。

图9是表示本发明的实施方式2涉及的显示装置的结构的框图。

显示装置61是显示从外部输入的图像信号的有机EL显示器，具有控制电路62、显示单元63、信号线驱动电路64以及扫描线驱动电路65。

控制电路62将从外部输入的图像信号分成同步信号和像素信号，将分开的同步信号以及像素信号分别输出到扫描线驱动电路65以及信号线驱动电路64。

显示单元63是呈2维状配置发光像素而构成的显示面板。

信号线驱动电路64将从控制电路62输入的像素信号经由沿列方向走向的多条信号线41供给到显示单元63。

扫描线驱动电路65通过将从控制电路62输入的同步信号预先在内置的移位寄存器中移位来生成扫描线用的驱动信号，将所生成的驱动信号经由沿行方向走向的多条扫描线51供给到显示单元63。

图10是表示图9中的扫描线驱动电路65与显示单元63的连接关系的图。

构成显示单元63的各个发光像素（像素电路31），如图10所示，具有3个开关晶体管32~34、驱动晶体管35、有机EL元件36以及电容器37。开关晶体管32根据从扫描线51a输入的扫描（Scan）信号，控制是否使电容器37保持经由信号线41输入的像素信号（数据（data）信号）。开关晶体管33根据从扫描线51a输入的扫描信号，控制是否将电源电压施加于电容器37的一端。开关晶体管34根据从扫描线51b输入的合并（Merge）信号，控制是否将电容器37连接于驱动晶体管35的栅极端子与源极端子之间。驱动晶体管35使与电容器37所保持的电压相应的电流流向有机EL元件36。

扫描线驱动电路65由对扫描线51中的扫描信号用的扫描线51a、52a……输出驱动信号的移位寄存器72和对扫描线51中的合并信号用的扫描线51b、52b……输出驱动信号的移位寄存器73构成。

扫描信号用的移位寄存器72构成为由逻辑电路42和缓冲电路20构成的多个单位电路（第1单位电路72a、第2单位电路72b……）连接成多级（串联）。

合并信号用的移位寄存器73，与移位寄存器72同样，也构成为由逻辑电路42和缓冲电路20构成的多个单位电路（第1单位电路73a、第2单位电路73b……）连接成多级（串联）。

在构成移位寄存器72以及73的各个单位电路中，缓冲电路20将从逻辑电路42输出的2个控制信号作为输入而输出驱动信号。另外，缓冲电路20输出用于驱动扫描线51的驱动信号，并且向下一级单位电路输出信号。此外，关于包含逻辑电路42的单位电路的详细内容，稍后进行描述。

接着，对显示装置61的工作进行说明。

图11是表示在显示装置61的工作中所使用的信号波形的一例的图。

在显示装置61中，将与数据信号相应的电压按行顺序依次充电到电容器37（写入）。因此，在图11中，与显示单元的各行对应地，数据信号的电压值变化。也就是说，期间（A）~（D）分别表示对应于各行的电压值的变化。

在图11的期间（C）欲根据施加于数据线的数据信号使像素电路31的有机EL元件36发光的情况下，对与该像素电路31连接的扫描线51输入图11的扫描脉冲87的波形即可。

这是因为，在有机EL显示器的有源矩阵型显示装置的情况下，有机EL元件36的显示辉度通过最后取入(进入)像素电路31的数据信号而确定之故。因此，扫描脉冲87在期间（C）成为高电平即可。由此，由于期间（C）中的数据信号被写入电容器37，所以能够使有机EL元件36根据期间（C）中的数据信号而发光。

另一方面，在向像素电路31的电容器37写入期间（C）的数据信号之后，在数据信号成为与下一行像素电路对应的电压（期间（D）中的数据信号）之前，扫描脉冲87必须下降。这是因为，会向像素电路31写入与下一行像素电路对应的期间（D）中的数据信号之故。因此，下降时间需要高速。

在此，通过使用改善下降时间的缓冲电路20，在显示装置的移位寄存器中，以通常下降时间的高速化为目的，能够减小形成较大沟道尺寸的第2晶体管22的尺寸。也就是说，能够削减电路面积。

接着，对图10所示的单位电路的例子进行说明。

图12是表示单位电路的电路结构的一例的图。

图12所示的单位电路是使用3条时钟线和向输入端子85输入的上级的脉冲输出将扫描线所需要的脉冲输出到输出端子86的电路，通过输入图13所示的波形来控制。

缓冲电路20与实施方式1中说明的缓冲电路同样。此外，与实施方式1同样，图中的控制线Qnode是缓冲电路20的输入端子24，控制线Hnode是缓冲电路20的输入端子25。

逻辑电路42由10个晶体管91、92、93a~93d、94a、94b、95a以及95b和3个电容器96~98构成。此外，设置在3个位置的电容器96~98，为保持所连接的信号线的电位而设。因此，不是必需的结构。

晶体管91、92以及93a~93d构成向控制线Qnode输出控制缓冲电路20的第1晶体管21的导通以及非导通的第1信号的第1信号生成部93。

另外，晶体管94a、94b、95a以及95b构成向控制线Hnode输出控制缓冲电路20的第2晶体管22的导通以及非导通的第2信号的第2信号生成部94。

接着，对图12所示的单位电路的工作进行说明。

图13是表示图12所示的单位电路的工作的时间图。在此，示出了时钟信号CLK1、xCLK1以及xCLK2、输入端子85上的电压波形、RST端子上的电压波形、控制线Qnode上的电压波形（第1信号）、控制线Hnode上的电压波形（第2信号）以及输出端子86上的电压波形。时钟信号CLK1、xCLK1以及xCLK2均是取VDD1和VSS1这2相的信号。此外，在以下的说明中，只要没有特别说明，高电平为电源电压VDD1，低电平为电源电压VSS1。

图13中，首先，在期间（A’）向RST端子输入复位信号。此外，RST端子以及复位信号只需根据需要提供即可，在本电路中不是必需的结构。在期间（A’）向RST端子输入复位信号的结果，晶体管95a导通，因此控制线Hnode切实地成为高电平。因此晶体管92以及93b为导通的状态。

另外，在期间（A’）向RST端子输入复位信号的结果，晶体管93d也导通，因此控制线Qnode切实地成为低电平。

由此，在期间（A’），输出端子86由于第1晶体管21截止且第2晶体管22导通而为低电平。从期间（A’）到期间（A），通过电容器97以及电容器98等，该状态得以维持。

在期间（B），向输入端子85输入高电平且XCLK1为高电平，因此晶体管95a以及95b截止，晶体管94a以及94b导通。在此，在xCLK1和输入端子都成为高电平的情况下，晶体管94a以及94b的晶体管尺寸被设定成使控制线Hnode成为低电平。由此，控制线Hnode成为低电平。

另外，在期间（B），向输入端子85输入高电平的结果，晶体管91以及93a导通且晶体管93b截止，因此控制线Qnode成为高电平。此时，虽然第1晶体管导通且第2晶体管22截止，但由于CLK1为低电平，所以输出端子86为低电平。

另外，在期间（B），电容元件29通过施加于控制线Qnode的高电平的电压而充电。

接着，在期间（C），输入端子85成为低电平，晶体管91以及93a截止，因此控制线Qnode成为浮动状态。在此由于CLK1上升到高电平，所以通过实施方式1中说明的引导工作，控制线Qnode成为在期间（B）充电到电容元件29的电压上加上CLK1的高电平得到的电压。具体而言，控制线Qnode在理想的状态下成为2×VDD1的电压。

在期间（C），在输出端子86的电压超过晶体管95b的阈值电压之前，由于晶体管94a、94b、95a以及95b截止，所以控制线Hnode为浮动状态。从输出端子86的电压超过晶体管95b的阈值电压开始，由于晶体管95b导通，所以控制线Hnode为低电平。

由于对控制线Qnode施加上述的电压，在此CLK1上升到高电平，所以输出端子86上升到高电平。

在期间（D），由于XCLK1为高电平且晶体管94a导通，所以控制线Hnode成为高电平。

与此相对，控制线Qnode在期间（D）的前半部分，由于继期间（C）之后仍为浮动状态所以为高电平。由此，如缓冲电路20的工作中所作的说明，输出端子86的高电平急剧下降。另外，在期间（D）的后半部分，xCLK2上升到高电平，并且晶体管93c导通。而且，因为此时因控制线Hnode的高电平相应地晶体管92以及93b导通，所以控制线Qnode成为低电平。

如以上进行的说明，缓冲电路20能够适用于在显示装置的像素电路中所使用的移位寄存器（由逻辑电路42和缓冲电路20构成的单位电路）。由此，以通常下降时间的高速化为目的，能够减小形成较大沟道尺寸的第2晶体管22的尺寸。也就是说，在移位寄存器中也能够削减电路面积。

另外，逻辑电路42并没有限定于图12的电路。

图14是表示使用了其他逻辑电路的单位电路的电路结构的一例的图。

图14所示的单位电路是使用3条时钟线和向输入端子85输入的上级的脉冲输出将扫描线所需的脉冲输出到输出端子86的电路。

缓冲电路20与实施方式1中说明的缓冲电路同样。此外，与实施方式1同样，图中的控制线Qnode为缓冲电路20的输入端子24，控制线Hnode为缓冲电路20的输入端子25。

逻辑电路43由5个晶体管103a、104a、104b、105a以及105b和2个电容器107以及108构成。此外，设置在2个位置的电容器107以及108，被设置成用于保持所连接的信号线的电位。因此，不是必需的结构。

晶体管103a构成向控制线Qnode输出控制缓冲电路20的第1晶体管21的导通以及非导通的第1信号的第1信号生成部93。

另外，晶体管104a、104b、105a以及105b构成向控制线Hnode输出控制缓冲电路20的第2晶体管22的导通以及非导通的第2信号的第2信号生成部94。

与图12的电路结构不同之处在于，通过晶体管94a以及94b的晶体管尺寸的调整，决定控制线Hnode的逻辑电平（高电平、低电平）。由此，各个晶体管能够分别被设计成最佳尺寸。

接着，对图14所示的单位电路的工作进行说明。

图15是表示图12所示的单位电路的工作的时间图。在此，示出了时钟信号CLK1、CLK2以及CLK3、输入端子85上的电压波形、RST端子上的电压波形、控制线Qnode上的电压波形（第1信号）、控制线Hnode上的电压波形（第2信号）以及输出端子86上的电压波形。时钟信号CLK1、CLK2以及CLK3都是取VDD1和VSS1这2相的信号。此外，在以下的说明中，只要没有特别说明，高电平为电源电压VDD1，低电平为电源电压VSS1。

在图15中，首先，在期间（A’）向RST端子输入复位信号。此外，RST端子以及复位信号只需根据需要提供即可，在本电路中不是必需的结构。

在期间（A’）向RST端子输入复位信号的结果，晶体管105a导通，因此控制线Hnode切实地成为高电平。

另外，在期间（A’），由于CLK1为高电平，所以晶体管103a导通，控制线Qnode为与输入端子85导通的状态。因此，控制线Qnode与输入端子85同样成为低电平。

由此，在期间（A’），输出端子86由于第1晶体管21截止且第2晶体管22导通而为低电平。从期间（A’）到期间（A），通过电容器107以及108等，该状态得以维持。

在期间（B），由于向输入端子85输入高电平，所以晶体管104b导通，控制线Hnode成为低电平。

另外，在期间（B），由于除了输入端子85以外CLK1也为高电平，所以晶体管103a导通，控制线Qnode成为高电平。

因此，在期间（B），输出端子86为低电平。

接着，在期间（C），输入端子85成为低电平，晶体管104b截止。因此，在输出端子86的电压超过晶体管105b的阈值电压之前，由于晶体管104a、104b、105a以及105b截止，所以控制线Hnode为浮动状态。从输出端子86的电压超过晶体管105b的阈值电压开始，由于晶体管105b导通，所以控制线Hnode为低电平。

另外，在期间（C），由于除了输入端子85以外CLK1也为低电平，所以晶体管103a截止，控制线Qnode成为浮动状态。在此由于CLK2上升到高电平，所以通过实施方式1中说明的引导工作，控制线Qnode成为在期间（B）充电到电容元件29的电压上加上CLK1的高电平得到的电压。具体而言，控制线Qnode在理想的状态下成为2×VDD1的电压。

在期间（C），由于对控制线Qnode施加上述的电压，在此CLK2上升到高电平，所以输出端子86上升到高电平。

在期间（D），由于CLK3为高电平，晶体管104a导通，所以控制线Hnode成为高电平。

另外，在期间（D），控制线Qnode由于继期间（C）之后仍为浮动状态所以为高电平。由此，如在缓冲电路20的工作中进行的说明，输出端子86的高电平急剧下降。

如以上进行的说明，在单位电路中使用的逻辑电路并没有限定于图12所示的电路。此外，逻辑电路，只要是能够使缓冲电路20作为扫描线驱动电路以及合并线驱动电路而适当地发挥功能的电路，即使是图12、图14以外的电路结构也可以。

（实施方式3）

在实施方式3中，对在显示装置中将缓冲电路20适用于与实施方式2不同结构的移位寄存器的例子进行说明。此外，显示装置整体的构成，与图9所示的构成相同。对其他的构成要素标注与实施方式1以及实施方式2相同的附图标记，具有相同的工作和功能，因此省略说明。

图16是表示实施方式3涉及的扫描线驱动电路65与显示单元63的连接关系的图。

扫描线驱动电路65由向扫描线51中的扫描信号用的扫描线51a、52a……输出驱动信号的移位寄存器74和向扫描线51中的合并信号用的扫描线51b、52b……输出驱动信号的移位寄存器75构成。

移位寄存器74以及75与实施方式2的移位寄存器72以及73不同之处在于，1个单位电路具有1个逻辑电路42和2个缓冲电路20a以及20b。

具体而言，扫描信号用的移位寄存器74构成为由逻辑电路42、缓冲电路20a和缓冲电路20b构成的多个单位电路（第1单位电路74a、第2单位电路74b……）连接成多级（串联）。

合并信号用的移位寄存器75，与移位寄存器74同样，也构成为由逻辑电路42、缓冲电路20a和缓冲电路20b构成的多个单位电路（第1单位电路75a、第2单位电路75b……）连接成多级（串联）。

在构成移位寄存器74以及75的各个单位电路中，缓冲电路20a以及缓冲电路20b均将从逻辑电路42输出的2个控制信号作为输入而输出驱动信号。缓冲电路20b输出用于驱动扫描线51的驱动信号。另一方面，缓冲电路20a向下一级单位电路输出信号。

如此，在该移位寄存器74以及75的各单位电路中，输出级由电流驱动能力不同的并联连接的2个缓冲电路20a以及20b构成。

缓冲电路20a，需要输出为了对电容器37施加与数据电压相应的电压而需要大电流的驱动信号。与此相对，缓冲电路20b，虽然不需要大电流但需要输出没有钝波形的驱动信号。

由此，如此通过使用于驱动扫描线51的缓冲电路20b和向下一级单位电路输出信号的缓冲电路20a为不同的结构，能够将不需要大驱动电流的缓冲电路20a所具有的晶体管尺寸构成为较小。这是因为，由于不需要驱动电流的能力，所以缓冲电路20a具有的晶体管的栅极宽度能够缩小到缓冲电路20b具有的晶体管的栅极宽度的2~100分之1的程度之故。

由此，与从共同的输出部输出驱动信号和向下一级的信号的结构相比，可抑制因缓冲电路20引起的贯通电流（功耗）。

另外，通过使用于驱动扫描线51的缓冲电路20b和向下一级单位电路输出信号的缓冲电路20a为不同的结构，也能够分别设定驱动扫描线51的信号电压和向下一级电路输出的信号电压。

接着，对单位电路的详细结构进行说明。

缓冲电路20a以及20b与实施方式1中说明的缓冲电路20同样。此外，与实施方式1同样，图中的控制线Qnode为缓冲电路20a的输入端子24a以及缓冲电路20b的输入端子24b。同样，控制线Hnode为缓冲电路20a的输入端子25a、缓冲电路20b的输入端子25b。

逻辑电路42与图12所示的逻辑电路相同。此外，晶体管95b的栅极连接于缓冲电路20a的输出端子86a（下一级电路的输入端子Input2）。

就图17所示的单位电路而言，特征在于，示出了向缓冲电路20a以及缓冲电路20b供给不同的时钟信号CLK1a以及CLK1b的情况下的单位电路。此外，时钟信号CLK1a以及CLK1b的高电平为电源电压VDD1，低电平为电源电压VSS1，而低电压源27b的电压为VSS2。

在此，CLK1b的低电平电压（第2电压）VSS1比低电压源27b的电压（第3电压）VSS2低。

由此，在对第2晶体管22b进行截止控制时，能够将第2晶体管22b的栅极源极间电压设定为负值，在第2晶体管22b具有低压特性的情况下，能够使泄漏电流减小。

另外，如上所述，与第2晶体管22a相比，第2晶体管22b的尺寸大2~100倍左右。因此，第2晶体管22b的泄漏电流容易增大，所以如本结构所示，使CLK1b的低电平电压比低电压源27b的电压低，在功耗的降低方面非常有效。

进而，使CLK1b的低电平电压比低电压源27b的电压低，也能够进一步缩短向输出端子86b输出的信号的下降时间。

图18是表示图17所示的单位电路的工作的时间图。

在此，示出了时钟信号CLK1b、控制线Qnode上的电压波形（第1信号）、控制线Hnode上的电压波形（第2信号）以及输出端子86上的电压波形。

在图18中，在期间（A），通过第1信号生成部93使控制线Qnode成为低电平（VSS1），并且通过第2信号生成部94使控制线Hnode成为高电平（VDD1）。由此，在缓冲电路20b中，因为第1晶体管21b截止且第2晶体管22b导通，所以在输出端子86b输出基准电压VSS2。

在期间（B），通过第1信号生成部93使控制线Qnode成为高电平（电源电压VDD1），并且通过第2信号生成部94使控制线Hnode成为低电平（基准电压VSS1）。由此，在缓冲电路20b中，因为第1晶体管21b导通且第2晶体管22b截止，所以在输出端子86b输出时钟信号CLK1b的电位（基准电压VSS2）（维持基准电压VSS2原样）。

在期间（C），第1信号生成部93成为高阻抗输出，第1信号生成部93与第1晶体管21b以及第1晶体管21a的栅极（控制端子）电断开。另一方面，通过第2信号生成部94使控制线Hnode维持低电平（基准电压VSS1）。并且，经过第1晶体管21b的时钟信号CLK1b上升，该电平变化经由电容元件29b正反馈到第1晶体管21b的栅极而产生引导，所以第1晶体管21b的导通得以维持，在输出端子86b输出时钟信号CLK1b的高电平（电源电压VDD1）。

在期间（D），维持第1信号生成部93的高阻抗输出，并且通过第2信号生成部94使控制线Hnode成为高电平（电源电压VDD1）。并且，因为经过第1晶体管21b的时钟信号CLK1b下降，所以蓄积在输出端子86b的电荷，经由导通的第1晶体管21b引入基准电压VSS1。同样，蓄积在输出端子86b的电荷，经由第2晶体管22b引入基准电压VSS2。

由此，输出端子86b的电压，如图18所示，在急剧降低到VSS1之后（过驱动），成为VSS2电平（低电平）。也就是说，与实施方式1相比能够进一步缩短下降时间。

在期间（E），进行与期间（A）相同的工作。

此外，通过VSS2与VSS1的电位差但比（第2晶体管22b的阈值电压－1）V大的电位差，在功耗削减方面最有效。

另外，通过使VSS1的电压进一步降低，能够缩短输出端子86b的信号的下降时间，但该情况下，由于缓冲电路20b中的高电平与低电平的电位差增大，所以缓冲电路20b的功耗变大。因此，VSS1优选最大到（第2晶体管22b的阈值电压－5）V左右为止。

以上，基于实施方式对本发明的一个技术方案涉及的缓冲电路及其驱动方法进行了说明。

本发明的缓冲电路以及缓冲电路的驱动方法，能够同时满足输出信号的下降时间的缩短和电路面积的缩小以及功耗的降低。

另外，例如，本发明涉及的缓冲电路能够适用于显示装置的移位寄存器，内置于图19所示的薄型平板TV中。由此，可实现低功耗化、高集成化等提高了性能的高精细的薄型平板TV。

此外，本发明并不限定于这些实施方式或其变形例。在不脱离本发明的主旨的范围内，将本领域技术人员能够想到的各种变形应用于本实施方式或其变形例得到的方式，或者组合不同的实施方式或其变形例中的构成要素而成的方式，也包含在本发明的范围内。

例如，在本实施方式中，构成缓冲电路的晶体管是n型的晶体管，但并不限定于此。构成缓冲电路的晶体管可以由p型的晶体管构成，也可以混合n型的晶体管和p型的晶体管。另外，构成缓冲电路的晶体管可以是MOS晶体管和MIS晶体管的任一方。

另外，构成缓冲电路的晶体管可以是无定形硅TFT、聚硅TFT、氧化物TFT等，并没有特别限定。本发明的缓冲电路，特别是对载流子迁移率低而沟道尺寸大的TFT、具有低压特性的TFT有效。

另外，缓冲电路可以由晶体管以外的开关元件构成。也就是说，缓冲电路可以是经由输出端子串联连接开关元件的结构。

另外，本发明并不限于有机EL显示器，只要是有源矩阵型显示装置，也能够适用于液晶显示装置等。

产业上的可利用性

本发明的缓冲电路以及缓冲电路的驱动方法，能够适用于显示装置的移位寄存器，能够缩短扫描线驱动信号的下降时间并缩小电路面积。由此，例如能够作为在TV、计算机、照明装置等所使用的有机EL显示装置等利用。

附图标记的说明

10、20、20a、20b缓冲电路

11、12、91、92、93a、93b、93c、93d、94a、94b、95a、95b、103a、104a、104b、105a、105b晶体管

13、23时钟信号源

14、15、24、24a、24b、25、25a、25b输入端子

16、26、86、86a、86b输出端子

17、27、27b低电压源

19、29、29a、29b电容元件

21、21a、21b第1晶体管

22、22a、22b第2晶体管

28控制单元

31像素电路

32、33、34开关晶体管

35驱动晶体管

36有机EL元件

37、96、97、98、107、108电容器

41信号线

42、43逻辑电路

51、51a、51b扫描线

61显示装置

62控制电路

63显示单元

64信号线驱动电路

65扫描线驱动电路

72、73、74、75移位寄存器

72a、73a、74a、75a第1单位电路

72b、73b、74b、75b第2单位电路

85输入端子

87扫描脉冲

93第1信号生成部

94第2信号生成部

Claims

1.一种缓冲电路的驱动方法，所述缓冲电路具有：输出端子；第1晶体管，其连接于包含第1电压以及比所述第1电压低的第2电压的时钟信号的信号源，用于将所述第1电压供给到所述输出端子；和第2晶体管，其连接于供给比所述第1电压低的第3电压的电压源，用于将所述第3电压供给到所述输出端子，

所述驱动方法中，在所述时钟信号为所述第1电压的期间，使所述第1晶体管导通，在继所述时钟信号为所述第1电压的期间之后的所述时钟信号为所述第2电压的期间，使所述第1晶体管以及所述第2晶体管都导通。

2.根据权利要求1所述的缓冲电路的驱动方法，

所述第2电压被设定成比所述第3电压低的电位。

3.一种缓冲电路，具有：

输出端子；

第1晶体管，其连接于包含第1电压以及比所述第1电压低的第2电压的时钟信号的信号源，用于将所述第1电压供给到所述输出端子；和

第2晶体管，其连接于供给比所述第1电压低的第3电压的电压源，用于将所述第3电压供给到所述输出端子，

在所述时钟信号为所述第1电压的期间，所述第1晶体管被控制成导通状态，

在继所述时钟信号为第1电压的期间之后的所述时钟信号为所述第2电压的期间，所述第1晶体管以及所述第2晶体管被控制成都为导通状态。

4.根据权利要求3所述的缓冲电路，

所述第2电压被设定成比所述第3电压低的电位。

5.根据权利要求3或4所述的缓冲电路，

所述第1晶体管的栅极与所述输出端子通过电容元件连接。

6.一种移位寄存器，由具有逻辑电路和由权利要求3～5的任一项所述的缓冲电路结构的输出部的单位电路连接成多级而构成，

所述逻辑电路具有：

第1信号生成部，其根据从上级的单位电路输入的信号，生成用于切换所述第1晶体管的导通以及非导通的第1信号；和

第2信号生成部，其生成用于切换所述第2晶体管的导通以及非导通的第2信号。