CN106683617A - 移位寄存器单元、阵列基板和显示装置 - Google Patents

移位寄存器单元、阵列基板和显示装置 Download PDF

Info

Publication number
CN106683617A
CN106683617A CN201710174309.6A CN201710174309A CN106683617A CN 106683617 A CN106683617 A CN 106683617A CN 201710174309 A CN201710174309 A CN 201710174309A CN 106683617 A CN106683617 A CN 106683617A
Authority
CN
China
Prior art keywords
node
transistor
output
module
reset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710174309.6A
Other languages
English (en)
Other versions
CN106683617B (zh
Inventor
王俪蓉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201710174309.6A priority Critical patent/CN106683617B/zh
Publication of CN106683617A publication Critical patent/CN106683617A/zh
Application granted granted Critical
Publication of CN106683617B publication Critical patent/CN106683617B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Shift Register Type Memory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

本发明公开了一种移位寄存器单元、阵列基板和显示装置，属于显示领域。该移位寄存器单元包括：输入模块，用于在输入端接收到级联触发信号时将第一节点处的电位上拉至高电平；第一输出模块，用于在第一节点处的电位被上拉至高电平后，在时钟信号的下一个电平翻转时刻开始在第一输出端处输出栅极驱动信号；第二输出模块，用于在第一节点处的电位被上拉至高电平后，在时钟信号的下一个电平翻转的时刻开始在第二输出端处输出级联触发信号；复位模块，用于在复位端接收到级联触发信号时将第一节点处的电位下拉至低电平，并停止第一输出端和第二输出端的信号输出。本发明可以降低制作在面板上的移位寄存器的功耗，实现更优的电路性能。

Description

移位寄存器单元、阵列基板和显示装置
技术领域
本发明涉及显示领域，特别涉及一种移位寄存器单元、阵列基板和显示装置。
背景技术
有源矩阵有机发光二极体(Active-Matrix Organic Light Emitting Diode，AMOLED)显示器件作为有机发光显示(Organic Light Emitting Display，OLED)的一种应用形式，具有高亮度、宽视角、响应速度快、低功耗等优点，已广泛地被应用于高性能显示领域中。
目前，大部分OLED产品采用行扫描驱动电路为每一行的像素电路的提供栅极驱动信号，而每一栅极驱动信号均由一个移位寄存器来生成。移位寄存器按照类型可分为以晶体管为基础的动态移位寄存器和以逻辑门为基础的静态移位寄存器。通常，动态移位寄存器的结构相对简单，需要较少数量的薄膜晶体管(TFT)，但是它的工作频率带宽有限。静态移位寄存器需要较多的TFT，但是工作频率带宽大。
随着显示面板尺寸的增大，行扫描驱动电路通常采用由a-Si(非晶硅)或p-Si(多晶硅)制成的TFT实现并直接制作在面板之上(即GOA，Gate driver On Array，阵列基板行驱动)，这样可以省去部分周边电路板的设计，减小尺寸和成本。由于面板设计的行扫描驱动电路对速度要求不高，但是需要结构紧凑，占用面积小，因此多使用动态移位寄存器来实现。
然而，出于制作在面板上的TFT的阈值电压较大、工作电压须适应性增大等原因，动态移位寄存器的实际功耗往往不能满足性能需求。由此，如何降低GOA的动态移位寄存器的功耗成为本领域中一项研究热点。
发明内容
本发明提供一种移位寄存器单元、阵列基板和显示装置，可以降低制作在面板上的移位寄存器的功耗。
第一方面，本发明提供了一种移位寄存器单元，包括输入端、复位端、第一输出端和第二输出端，还包括：
分别连接所述输入端和第一节点的输入模块，用于在所述输入端接收到级联触发信号时将所述第一节点处的电位上拉至高电平；
分别连接所述第一节点和所述第一输出端的第一输出模块，用于在所述第一节点处的电位被上拉至高电平后，在时钟信号的下一个电平翻转时刻开始在所述第一输出端处输出栅极驱动信号；
分别连接所述第一节点和所述第二输出端的第二输出模块，用于在所述第一节点处的电位被上拉至高电平后，在时钟信号的下一个电平翻转的时刻开始在所述第二输出端处输出级联触发信号；
分别连接所述复位端、所述第一节点、所述第一输出端、所述第二输出端的复位模块，用于在所述复位端接收到级联触发信号时将所述第一节点处的电位下拉至低电平，并停止所述第一输出端和所述第二输出端的信号输出。
在一种可能的实现方式中，所述复位模块包括第一翻转子模块和第二翻转子模块中的至少一个、下拉子模块和下拉控制子模块；其中，
所述下拉子模块分别连接第二节点、所述第一节点、所述第一输出端和所述第二输出端，用于在所述第二节点处为高电平时，将所述第一节点处的电位下拉至低电平，并停止所述第一输出端和所述第二输出端的信号输出；
所述下拉控制子模块分别连接所述第一节点和所述第二节点，用于在所述第一节点处为高电平时将所述第二节点处的电位下拉至低电平，在所述第一节点处为低电平时将所述第二节点处的电位上拉至高电平；
所述第一翻转子模块分别连接所述复位端、所述输入端和所述第一节点，用于在所述复位端接收到级联触发信号时将所述第一节点导通至所述输入端；
所述第二翻转子模块分别连接所述复位端和所述第二节点，用于在所述复位端接收到级联触发信号时将所述第二节点处置为高电平。
在一种可能的实现方式中，所述第一翻转子模块包括第一晶体管，所述第一晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述输入端，另一个连接所述第一节点；
所述第二翻转子模块包括第二晶体管，所述第二晶体管的栅极连接所述复位端，源极和漏极中的一个连接高电平电压线，另一个连接所述第二节点。
在一种可能的实现方式中，所述下拉子模块包括第三晶体管、第四晶体管和第五晶体管；其中，
所述第三晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述第一节点，另一个连接第一低电平电压线；
所述第四晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述第一输出端，另一个连接第二低电平电压线；
所述第五晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述第二输出端，另一个连接所述第一低电平电压线。
在一种可能的实现方式中，所述第一低电平电压线上加载的低电平电压低于所述第二低电平电压线上加载的低电平电压。
在一种可能的实现方式中，所述时钟信号包括分别加载在第一时钟信号线上和第二时钟信号线上的两个相互反相的信号；所述下拉控制子模块包括第六晶体管、第七晶体管、第八晶体管和第九晶体管；其中，
所述第六晶体管的栅极连接所述第二时钟信号线，源极和漏极中的一个连接所述第二时钟信号线，另一个连接第三节点；
所述第七晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第三节点，另一个连接所述第一低电平电压线；
所述第八晶体管的栅极连接所述第三节点，源极和漏极中的一个连接高电平电压线，另一个连接所述第二节点；
所述第九晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第二节点，另一个连接所述第一低电平电压线。
在一种可能的实现方式中，所述时钟信号包括分别加载在第一时钟信号线上和第二时钟信号线上的两个相互反相的信号；所述第一输出模块包括第十晶体管和第一电容，所述第二输出模块包括第十一晶体管；其中，
所述第十晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第一时钟信号线，另一个连接所述第一输出端；
所述第一电容的第一端连接所述第一节点，第二端连接所述第一输出端；
所述第十一晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第一时钟信号线，另一个连接所述第二输出端。
在一种可能的实现方式中，所述输入模块包括第十二晶体管，所述第十二晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述输入端，另一个连接所述第一节点。
第二方面，本发明还提供了一种阵列基板，包括上述任意一种的移位寄存器单元。
第三方面，本发明还提供了一种显示装置，包括显示面板和上述任意一种的阵列基板。
由上述技术方案可知，基于第一输出模块和第二输出模块的设置，本发明可以将栅极驱动信号的输出与级联触发信号的输出相互分开，即栅极驱动信号不再用于上一级和/或下一级移位寄存器单元的驱动或触发，因此可以减小其电压负载，从而降低制作在面板上的移位寄存器的功耗，实现更优的电路性能。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例提供的移位寄存器单元的结构框图；
图2是图1所示的移位寄存器单元的电路时序图；
图3是本发明一个实施例提供的移位寄存器单元的电路结构图；
图4是图3所示的移位寄存器单元的电路时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
图1是本发明一个实施例提供的移位寄存器单元的结构框图。参见图1，该移位寄存器单元包括输入端In、复位端Reset、第一输出端Out1和第二输出端Out2，还包括输入模块11、第一输出模块12、第二输出模块13和复位模块14，其中：输入模块11分别连接输入端In和第一节点PU，用于在输入端In接收到级联触发信号时将第一节点PU处的电位上拉至高电平；第一输出模块12分别连接第一节点PU和第一输出端Out1，用于在第一节点PU处的电位被上拉至高电平后，在时钟信号的下一个电平翻转时刻开始在第一输出端Out1处输出栅极驱动信号；第二输出模块13分别连接第一节点PU和第二输出端Out2，用于在第一节点PU处的电位被上拉至高电平后，在时钟信号的下一个电平翻转的时刻开始在第二输出端Out2处输出级联触发信号；复位模块14分别连接复位端Reset、第一节点PU、第一输出端Out1、第二输出端Out2，用于在复位端Reset接收到级联触发信号时将第一节点PU处的电位下拉至低电平，并停止第一输出端Out1和第二输出端Out2的信号输出。
需要说明的是，上述高电平与低电平是相对于彼此而言较高和较低的两个预设电位或预设电位范围，并且在不同的电路节点处可以有不同的设置方式，本领域技术人员可以根据应用需求进行设置，本发明对此不做限制。
作为一种驱动时序示例，图2是图1所示的移位寄存器单元的电路时序图。参见图2，上述移位寄存器单元的工作原理如下所述：
参见图2，在时钟信号的一个电平翻转的时刻Tc之前，输入模块11在接收端In处接收到级联触发信号的高电平时将第一节点PU处的电位上拉至高电平。在第一节点PU处的电位被上拉至高电平后，第一输出模块12从时刻Tc开始在第一输出端Out1处输出以相对较高的电平表示的栅极驱动信号，同时第二输出模块13从时刻Tc开始在第二输出端Out2处输出以相对较低的电平表示的级联触发信号。在时刻Tc之后，复位模块14在复位端Reset接收到级联触发信号的高电平时将第一节点PU处的电位下拉至低电平，并停止了第一输出端Out1处的栅极驱动信号的输出和第二输出端Out2的级联触发信号的输出。
从图2中可以看出的是，在输入端In、第一输出端Out1和复位端Reset处，被配置为方波脉冲形式的级联触发信号按照时间先后顺序依次输出，这说明本实施例提供的移位寄存器单元可以基于下述连接方式实现级联触发信号在多级移位寄存器单元之间的依次传递：本级移位寄存器单元的输入端In连接上一级移位寄存器单元的第一输出端Out1，本级移位寄存器单元的第一输出端Out1连接下一级移位寄存器单元的输入端In，本级移位寄存器单元的复位端Reset连接下一级移位寄存器单元的第一输出端Out1。容易理解的是，栅极驱动信号的输出可以随着级联触发信号在多级移位寄存器单元之间的依次传递进行，而且每一级移位寄存器单元的栅极驱动信号都不需要连接其他移位寄存器单元。
由此可见，基于上述第一输出模块和上述第二输出模块的设置，本发明实施例可以将栅极驱动信号的输出与级联触发信号的输出相互分开，即栅极驱动信号不再用于上一级和/或下一级移位寄存器单元的驱动或触发，因此可以减小其电压负载。与现有技术相比，本发明实施例可以降低制作在面板上的移位寄存器的功耗，实现更优的电路性能。
图3是本发明一个实施例提供的移位寄存器单元的电路结构图。参见图3，该移位寄存器单元包括输入模块11、第一输出模块12、第二输出模块13和复位模块，并且其中的复位模块包括第一翻转子模块14a、第二翻转子模块14b、下拉子模块14c和下拉控制子模块14d。
复位模块中，第一翻转子模块14a分别连接复位端Reset、输入端In和第一节点PU，用于在复位端Reset接收到级联触发信号时将第一节点PU导通至输入端In；第二翻转子模块14b分别连接复位端Reset和第二节点PD，用于在复位端Reset接收到级联触发信号时将第二节点PD处置为高电平；下拉子模块14c分别连接第二节点PD、第一节点PU、第一输出端Out1和第二输出端Out2，用于在第二节点PD处为高电平时，将第一节点PU处的电位下拉至低电平，并停止第一输出端Out1和第二输出端Out2的信号输出；下拉控制子模块14d分别连接第一节点PU和第二节点PD，用于在第一节点PU处为高电平时将第二节点PD处的电位下拉至低电平，在第一节点PU处为低电平时将第二节点PD处的电位上拉至高电平。
由此，下拉子模块14c能够在第二节点PD处为高电平时将第一节点PU处的电位下拉至低电平，并通过电位下拉来停止第一输出端Out1处的栅极驱动信号的输出和第二输出端Out2的级联触发信号的输出，下拉控制子模块14d能够在不影响信号输出的情况下上拉第二节点PD处的电位，第一翻转子模块14a和第二翻转子模块14b都可以在复位端Reset接收到级联触发信号时触发第一节点PU与第二节点PD之间的高低电平翻转，即第一节点PU处的高电平翻转为低电平，同时第二节点PD处的低电平翻转为高电平。
可以看出，在包括第一翻转子模块14a和第二翻转子模块14b中的至少一个，以及下拉子模块14c和控制子模块14d时，复位模块能够实现上述在复位端Reset接收到级联触发信号时将第一节点PU处的电位下拉至低电平，并停止第一输出端Out1和第二输出端Out2的信号输出的功能，并可以基于第二节点PD的相关设置提升移位寄存器单元的可靠性。可理解的是，在复位模块同时包括第一翻转子模块14a和第二翻转子模块14b时，能比仅包括其中一个时实现更快速的高低电平翻转，有利于产品性能的提升。
以上是移位寄存器单元中各个模块和子模块的功能和连接关系，下面将以图3所示的电路结构示例说明每个模块和子模块的电路实现方式。需要说明的是，图3中示出的晶体管示例性地均为N型晶体管，即可以通过相同的制作工艺形成以降低制造成本。根据晶体管具体类型的不同，可以设置其源极和漏极分别所具有的连接关系，以与流过晶体管的电流的方向相匹配；在晶体管具有源极与漏极对称的结构时，源极和漏极可以视为不作特别区分的两个电极。
参见图3，上述第一翻转子模块14a包括第一晶体管T1，第一晶体管T1的栅极连接复位端Reset，源极和漏极中的一个连接输入端In，另一个连接第一节点PU。由此，可以基于输入端In和复位端Reset处不会同时接收到级联触发信号的设置，使得复位端Reset处为高电平时第一晶体管T1开启，从而可使第一节点PU处被下拉至输入端In提供的低电平。
参见图3，上述第二翻转子模块14b包括第二晶体管T2，第二晶体管T2的栅极连接复位端Reset，源极和漏极中的一个连接高电平电压线VH，另一个连接第二节点PD。由此，复位端Reset处为高电平时第二晶体管T2开启，从而使第二节点PD处被上拉至高电平电压线VH提供的高电平。
参见图3，上述下拉子模块包括第三晶体管T3、第四晶体管T4和第五晶体管T5，其中的第三晶体管T3的栅极连接第二节点PD，源极和漏极中的一个连接第一节点PU，另一个连接第一低电平电压线VL1，第四晶体管T4的栅极连接第二节点PD，源极和漏极中的一个连接第一输出端Out1，另一个连接第二低电平电压线VL2，第五晶体管T5的栅极连接第二节点PD，源极和漏极中的一个连接第二输出端Out2，另一个连接第一低电平电压线VL1。由此，在第二节点PD处为高电平时，第三晶体管T3、第四晶体管T4和第五晶体管T5开启，使得第一节点PU处被下拉至第一低电平电压线VL1提供的低电平，第一输出端Out1处和第二输出端Out2处被下拉至第二低电平电压线VL2提供的低电平。可以看出，可以通过分别设置第一低电平电压线VL1与第二低电平电压线VL2上的低电平电压，使得级联触发信号与栅极驱动信号具有各自的低电平电位，使得不同信号的低电平电位可以分开调整而不会相互影响。此外，可以具体设置所述第一低电平电压线VL1上加载的低电平电压低于所述第二低电平电压线VL2上加载的低电平电压，从而可以抑制第四晶体管T4的漏电，提高移位寄存器单元的稳定性，提升产品性能。
参见图3，上文所述的时钟信号在这里中具体包括分别加载在第一时钟信号线CK1上和第二时钟信号线CK2上的两个相互反相的信号，上述下拉控制子模块14d包括第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9，其中的第六晶体管T6的栅极连接第二时钟信号线CK2，源极和漏极中的一个连接第二时钟信号线CK2，另一个连接第三节点PN；第七晶体管T7的栅极连接第一节点PU，源极和漏极中的一个连接第三节点PN，另一个连接第一低电平电压线VL1；第八晶体管T8的栅极连接第三节点PN，源极和漏极中的一个连接高电平电压线VH，另一个连接第二节点PD；第九晶体管T9的栅极连接第一节点PU，源极和漏极中的一个连接第二节点PD，另一个连接第一低电平电压线VL1。从而，在第一节点PU处为高电平时第七晶体管T7开启，使得第三节点PN处被置为第一低电平电压线VL1提供的低电平。而在第二时钟信号线CK2上为高电平时第六晶体管T6开启，使得第三节点PN处可以被上拉至第二时钟信号线CK2提供的高电平。通过例如第七晶体管T7的宽长比大于第六晶体管T6的宽长比等设置，可以使第七晶体管T7和第六晶体管T6同时开启时第三节点PN处为低电平。在第一节点PU处为高电平时第九晶体管T9开启，使得第二节点PD处被置为第一低电平电压线VL1提供的低电平；而在第三节点PN处为高电平时第八晶体管T8开启，从而第二节点PD处可以被上拉至高电平电压线VH提供的高电平。通过例如第九晶体管T9的宽长比大于第八晶体管T8的宽长比等设置，可以使第九晶体管T9和第八晶体管T8同时开启时第二节点PD处为低电平。此外，还可以通过例如第二晶体管T2的宽长比大于第九晶体管T9的宽长比等设置，使得第二晶体管T2和第九晶体管T9同时开启时第二节点PD处为高电平，以实现上述第一节点PU与第二节点PD之间的高低电平翻转。
参见图3，上述第一输出模块12包括第十晶体管T10和第一电容C1，第二输出模块13包括第十一晶体管T11，其中的第十晶体管T10的栅极连接第一节点PU，源极和漏极中的一个连接第一时钟信号线CK1，另一个连接第一输出端Out1；第一电容C1的第一端连接第一节点PU，第二端连接第一输出端Out1；第十一晶体管T11的栅极连接第一节点PU，源极和漏极中的一个连接第一时钟信号线CK1，另一个连接第二输出端Out2。从而在第一节点PU为高电平时第十晶体管T10和第十一晶体管T11开启，此后在第一时钟信号线CK1上由低电平转为高电平的时刻开始，第一输出端Out1处和第二输出端Out2处被置为第一时钟信号线CK1提供的高电平。此外，基于十晶体管T10和第一电容C1所组成的电路结构，能够实现第一节点PU处电位控制下的自举式的信号输出，有利于提升信号输出质量，优化电路性能。
参见图3，上述输入模块11包括第十二晶体管T12，第十二晶体管T12的栅极连接输入端In，源极和漏极中的一个连接输入端In，另一个连接第一节点PU。从而在输入端In处为高电平时第十二晶体管T12开启，第一节点PU处能被上拉至输入端In处提供的高电平。
图4是图3所示的移位寄存器单元的电路时序图。参见图4，上述移位寄存器单元的工作阶段主要包括输入时段T1、输出时段T2和复位时段T3。
输入时段T1之前，第一节点PU处保持为低电平，每当第二时钟信号线CK2上为高电平时都会上拉第三节点PN处的电位，使得第三节点PN处保持为高电平，并通过第八晶体管T8的开启使第二节点PD处也保持为高电平。在第二节点PD处的高电平的作用下，下拉子模块14c的三个晶体管开启，以将第一节点PU处、第一输出端Out1处和第二输出端Out2处被保持为低电平，即不进行栅极驱动信号或级联触发信号的输出。
输入时段T1中，输入端IN处转为高电平，此时第一时钟信号线CK1上为低电平，第二时钟信号线CK2上为高电平，从而第十二晶体管T12开启，使得第一节点PU处被上拉至输入端IN处提供的高电平。进而第七晶体管T7和第九晶体管T9开启，使得第二节点PD处和第三节点PN处被下拉至第一低电平电压线VL1提供的低电平，下拉子模块14c的三个晶体管关闭，停止对第一节点PU处、第一输出端Out1处和第二输出端Out2处的电位下拉。此时，虽然第十晶体管T10和第十一晶体管T11处于开启状态，但是第一时钟信号线CK1上仍为低电平，所以与第一时钟信号线CK1之间处于导通状态的第一输出端Out1处和第二输出端Out2处仍保持低电平。该时段中，第一电容C1两端在充电结束后具有了大小等于高电平电压与低电平电压之差的电位差。
输出时段T2中，输入端IN处转为低电平，第一时钟信号线CK1上由低电平转为高电平，第二时钟信号线CK2上由高电平转为低电平，使得第二晶体管T2关闭而第十晶体管T10和第十一晶体管T11维持开启状态。在第一电容C1的电荷保持作用下，第一节点PU处电位会跳变至比第一时钟信号线CK1上的高电平电压还要高的一个电位上，使得第十晶体管T10和第十一晶体管T11工作在饱和区，以一很大的上拉第一输出端Out1处和第二输出端Out2处的电位，使得第一输出端Out1处和第二输出端Out2处很快被置为高电平，实现上述自举式的信号输出。
复位时段T3中，复位端Reset处转为高电平，第一时钟信号线CK1上由高电平转为低电平，第二时钟信号线CK2上由低电平转为高电平。从而，第一晶体管T1和第二晶体管T2开启，一方面第一节点PU处的电位在输入端IN处的低电平作用下被下拉，另一方面第二节点PD处被置为高电平电压线VH提供的高电平，使得下拉子模块14c的三个晶体管开始对第一节点PU处、第一输出端Out1处和第二输出端Out2处进行电位下拉。同时，此后，第一节点PU在多方面的共同作用下转为低电平，第七晶体管T7和第九晶体管T9关闭，第三节点PN处被上拉至第二时钟信号线CK2提供的高电平，第一输出端Out1处和第二输出端Out2处停止信号的输出。
复位时段T3之后，复位端Reset处转为低电平，第一晶体管T1和第二晶体管T2关闭，移位寄存器单元回到与输入时段T1之前相同的状态，第一节点PU处、第一输出端Out1处和第二输出端Out2处被保持为低电平，即不进行栅极驱动信号或级联触发信号的输出。
可以看出，图3所示的移位寄存器单元的电路结构可以在图4所示的电路时序下实现其功能，可以作为电路重复单元组成栅极驱动器，实现阵列基板上的行驱动。同时可以看出，基于第一输出模块12和第二输出模块13的设置，本发明实施例可以将栅极驱动信号的输出与级联触发信号的输出相互分开，即栅极驱动信号不再用于上一级和/或下一级移位寄存器单元的驱动或触发，因此可以减小其电压负载，从而降低制作在面板上的移位寄存器的功耗，实现更优的电路性能。
基于同样的发明构思，本发明实施例还提供了一种阵列基板，该阵列基板包括上述任意一种的移位寄存器单元。在一个示例中，该阵列基板包括位于显示区域之外的至少一个行扫描驱动电路，每个行扫描驱动电路包括若干级的上述任意一种的移位寄存器单元。在每个行扫描驱动电路中：除第一级以外的任一级移位寄存器单元的第二输出端与上一级移位寄存器单元的复位端相连，除最后一级以外的任一级移位寄存器单元的第二输出端与下一级移位寄存器单元的输入端相连。而且为了实现正确的信号时序，奇数级的移位寄存器单元所连接的第一时钟信号线是偶数级的移位寄存器单元所连接的第二时钟信号线，奇数级的移位寄存器单元所连接的第二时钟信号线是偶数级移位寄存器单元所连接的第一时钟信号线。即除第一级之外，任一级移位寄存器单元的时钟信号的连接方式与上一级移位寄存器单元的相反。基于移位寄存器单元所具有的低功耗，可降低阵列基板上电路的整体功耗，实现更优的产品性能。
基于同样的发明构思，本发明实施例还提供了一种显示装置，该显示装置包括任一种阵列基板。本发明实施例中的显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。基于阵列基板上电路的低功耗，可降低显示装置的整体功耗，实现更优的产品性能。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括输入端、复位端、第一输出端和第二输出端，还包括：
分别连接所述输入端和第一节点的输入模块，用于在所述输入端接收到级联触发信号时将所述第一节点处的电位上拉至高电平；
分别连接所述第一节点和所述第一输出端的第一输出模块，用于在所述第一节点处的电位被上拉至高电平后，在时钟信号的下一个电平翻转时刻开始在所述第一输出端处输出栅极驱动信号；
分别连接所述第一节点和所述第二输出端的第二输出模块，用于在所述第一节点处的电位被上拉至高电平后，在时钟信号的下一个电平翻转的时刻开始在所述第二输出端处输出级联触发信号；
分别连接所述复位端、所述第一节点、所述第一输出端、所述第二输出端的复位模块，用于在所述复位端接收到级联触发信号时将所述第一节点处的电位下拉至低电平，并停止所述第一输出端和所述第二输出端的信号输出。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位模块包括第一翻转子模块和第二翻转子模块中的至少一个、下拉子模块和下拉控制子模块；其中，
所述下拉子模块分别连接第二节点、所述第一节点、所述第一输出端和所述第二输出端，用于在所述第二节点处为高电平时，将所述第一节点处的电位下拉至低电平，并停止所述第一输出端和所述第二输出端的信号输出；
所述下拉控制子模块分别连接所述第一节点和所述第二节点，用于在所述第一节点处为高电平时将所述第二节点处的电位下拉至低电平，在所述第一节点处为低电平时将所述第二节点处的电位上拉至高电平；
所述第一翻转子模块分别连接所述复位端、所述输入端和所述第一节点，用于在所述复位端接收到级联触发信号时将所述第一节点导通至所述输入端；
所述第二翻转子模块分别连接所述复位端和所述第二节点，用于在所述复位端接收到级联触发信号时将所述第二节点处置为高电平。
3.根据权利要求2所述的移位寄存器单元，其特征在于，
所述第一翻转子模块包括第一晶体管，所述第一晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述输入端，另一个连接所述第一节点；
所述第二翻转子模块包括第二晶体管，所述第二晶体管的栅极连接所述复位端，源极和漏极中的一个连接高电平电压线，另一个连接所述第二节点。
4.根据权利要求2所述的移位寄存器单元，其特征在于，所述下拉子模块包括第三晶体管、第四晶体管和第五晶体管；其中，
所述第三晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述第一节点，另一个连接第一低电平电压线；
所述第四晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述第一输出端，另一个连接第二低电平电压线；
所述第五晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述第二输出端，另一个连接所述第一低电平电压线。
5.根据权利要求4所述的移位寄存器单元，其特征在于，所述第一低电平电压线上加载的低电平电压低于所述第二低电平电压线上加载的低电平电压。
6.根据权利要求5述的移位寄存器单元，其特征在于，所述时钟信号包括分别加载在第一时钟信号线上和第二时钟信号线上的两个相互反相的信号；所述下拉控制子模块包括第六晶体管、第七晶体管、第八晶体管和第九晶体管；其中，
所述第六晶体管的栅极连接所述第二时钟信号线，源极和漏极中的一个连接所述第二时钟信号线，另一个连接第三节点；
所述第七晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第三节点，另一个连接所述第一低电平电压线；
所述第八晶体管的栅极连接所述第三节点，源极和漏极中的一个连接高电平电压线，另一个连接所述第二节点；
所述第九晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第二节点，另一个连接所述第一低电平电压线。
7.根据权利要求1至6中任一项所述的移位寄存器单元，其特征在于，所述时钟信号包括分别加载在第一时钟信号线上和第二时钟信号线上的两个相互反相的信号；所述第一输出模块包括第十晶体管和第一电容，所述第二输出模块包括第十一晶体管；其中，
所述第十晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第一时钟信号线，另一个连接所述第一输出端；
所述第一电容的第一端连接所述第一节点，第二端连接所述第一输出端；
所述第十一晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第一时钟信号线，另一个连接所述第二输出端。
8.根据权利要求7述的移位寄存器单元，其特征在于，所述输入模块包括第十二晶体管，所述第十二晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述输入端，另一个连接所述第一节点。
9.一种阵列基板，其特征在于，包括如权利要求1至8中任一项所述的移位寄存器单元。
10.一种显示装置，其特征在于，包括如权利要求9所述的阵列基板。
CN201710174309.6A 2017-03-22 2017-03-22 移位寄存器单元、阵列基板和显示装置 Active CN106683617B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710174309.6A CN106683617B (zh) 2017-03-22 2017-03-22 移位寄存器单元、阵列基板和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710174309.6A CN106683617B (zh) 2017-03-22 2017-03-22 移位寄存器单元、阵列基板和显示装置

Publications (2)

Publication Number Publication Date
CN106683617A true CN106683617A (zh) 2017-05-17
CN106683617B CN106683617B (zh) 2021-01-01

Family

ID=58826195

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710174309.6A Active CN106683617B (zh) 2017-03-22 2017-03-22 移位寄存器单元、阵列基板和显示装置

Country Status (1)

Country Link
CN (1) CN106683617B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109712550A (zh) * 2019-01-16 2019-05-03 上海思立微电子科技有限公司 一种栅极驱动电路及区域扫描方法
WO2020015547A1 (zh) * 2018-07-18 2020-01-23 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
WO2020082956A1 (zh) * 2018-10-25 2020-04-30 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN113380199A (zh) * 2021-06-07 2021-09-10 中国科学院微电子研究所 一种栅极驱动电路、驱动方法及goa电路

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020021269A1 (en) * 2000-08-07 2002-02-21 Rast Rodger H. System and method of driving an array of optical elements
CN1573861A (zh) * 2003-06-20 2005-02-02 三星电子株式会社 显示面板使用的单侧驱动器及其设计方法
CN101038792A (zh) * 2006-03-15 2007-09-19 三菱电机株式会社 移位寄存器电路和具备该电路的图像显示装置
US20120127138A1 (en) * 2010-11-24 2012-05-24 Renesas Electronics Corporation Output circuit, data driver, and display device
CN103460602A (zh) * 2012-04-10 2013-12-18 松下电器产业株式会社 缓冲电路以及缓冲电路的驱动方法
US8867697B2 (en) * 2011-04-21 2014-10-21 Lg Display Co., Ltd. Shift register
US20140320466A1 (en) * 2011-09-23 2014-10-30 Hydis Technologies Co., Ltd. Shift Register and Gate Driving Circuit Using the Same
CN104425035A (zh) * 2013-08-29 2015-03-18 北京京东方光电科技有限公司 移位寄存器单元、移位寄存器及显示装置
CN104835475A (zh) * 2015-06-08 2015-08-12 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN104851383A (zh) * 2015-06-01 2015-08-19 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和显示装置
CN102270434B (zh) * 2010-06-03 2015-11-25 海帝士科技公司 显示驱动电路
CN105139794A (zh) * 2015-09-08 2015-12-09 京东方科技集团股份有限公司 移位寄存电路及其驱动方法、扫描驱动电路、显示装置
CN105185339A (zh) * 2015-10-08 2015-12-23 京东方科技集团股份有限公司 移位寄存器单元、栅线驱动装置以及驱动方法
CN105225635A (zh) * 2015-10-20 2016-01-06 信利（惠州）智能显示有限公司 阵列基板行驱动电路、移位寄存器、阵列基板及显示器
CN105632562A (zh) * 2016-01-05 2016-06-01 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路、显示面板及显示装置
CN105632565A (zh) * 2016-01-26 2016-06-01 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN106023919A (zh) * 2016-06-30 2016-10-12 京东方科技集团股份有限公司 移位寄存器及其驱动方法、驱动电路和显示装置

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020021269A1 (en) * 2000-08-07 2002-02-21 Rast Rodger H. System and method of driving an array of optical elements
CN1573861A (zh) * 2003-06-20 2005-02-02 三星电子株式会社 显示面板使用的单侧驱动器及其设计方法
CN101038792A (zh) * 2006-03-15 2007-09-19 三菱电机株式会社 移位寄存器电路和具备该电路的图像显示装置
CN102270434B (zh) * 2010-06-03 2015-11-25 海帝士科技公司 显示驱动电路
US20120127138A1 (en) * 2010-11-24 2012-05-24 Renesas Electronics Corporation Output circuit, data driver, and display device
US8867697B2 (en) * 2011-04-21 2014-10-21 Lg Display Co., Ltd. Shift register
US20140320466A1 (en) * 2011-09-23 2014-10-30 Hydis Technologies Co., Ltd. Shift Register and Gate Driving Circuit Using the Same
CN103460602A (zh) * 2012-04-10 2013-12-18 松下电器产业株式会社 缓冲电路以及缓冲电路的驱动方法
CN104425035A (zh) * 2013-08-29 2015-03-18 北京京东方光电科技有限公司 移位寄存器单元、移位寄存器及显示装置
CN104851383A (zh) * 2015-06-01 2015-08-19 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和显示装置
CN104835475A (zh) * 2015-06-08 2015-08-12 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN105139794A (zh) * 2015-09-08 2015-12-09 京东方科技集团股份有限公司 移位寄存电路及其驱动方法、扫描驱动电路、显示装置
CN105185339A (zh) * 2015-10-08 2015-12-23 京东方科技集团股份有限公司 移位寄存器单元、栅线驱动装置以及驱动方法
CN105225635A (zh) * 2015-10-20 2016-01-06 信利（惠州）智能显示有限公司 阵列基板行驱动电路、移位寄存器、阵列基板及显示器
CN105632562A (zh) * 2016-01-05 2016-06-01 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路、显示面板及显示装置
CN105632565A (zh) * 2016-01-26 2016-06-01 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN106023919A (zh) * 2016-06-30 2016-10-12 京东方科技集团股份有限公司 移位寄存器及其驱动方法、驱动电路和显示装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020015547A1 (zh) * 2018-07-18 2020-01-23 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
US11024235B2 (en) 2018-07-18 2021-06-01 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Shift register unit, method for driving shift register unit, gate driving circuit, and display device
WO2020082956A1 (zh) * 2018-10-25 2020-04-30 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN109712550A (zh) * 2019-01-16 2019-05-03 上海思立微电子科技有限公司 一种栅极驱动电路及区域扫描方法
CN113380199A (zh) * 2021-06-07 2021-09-10 中国科学院微电子研究所 一种栅极驱动电路、驱动方法及goa电路

Also Published As

Publication number Publication date
CN106683617B (zh) 2021-01-01

Similar Documents

Publication Publication Date Title
US11011088B2 (en) Shift register unit, driving method, gate drive circuit, and display device
CN105741744B (zh) 一种移位寄存器单元、栅极驱动电路及显示装置
CN107958649B (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN104966506B (zh) 一种移位寄存器、显示面板的驱动方法及相关装置
CN105118417B (zh) 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
US10657879B1 (en) Gate driving circuit, method for driving the same, and display apparatus
CN105702295B (zh) 移位寄存器单元、栅极驱动电路、显示面板及显示装置
US11282470B2 (en) Shift register element, method for driving the same, gate driver circuit, and display device
CN106952602B (zh) 反相器模块、移位寄存器单元、阵列基板及显示装置
US9824656B2 (en) Gate driver unit, gate driver circuit and driving method thereof, and display device
CN105096889B (zh) 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN106782285B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
WO2017118136A1 (zh) 移位寄存器及其驱动方法、栅极驱动电路以及显示装置
CN105118418B (zh) 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN107516505B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示面板
CN111754923B (zh) Goa电路以及显示面板
CN107093414B (zh) 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN104978943A (zh) 一种移位寄存器、显示面板的驱动方法及相关装置
CN109243351B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN110264948B (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN106991958B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN106683617B (zh) 移位寄存器单元、阵列基板和显示装置
CN112639947B (zh) 移位寄存器单元及驱动方法、栅极驱动电路和显示装置
EP3758002B1 (en) Shift register, gate driver on array circuit and display device
CN106683607B (zh) 一种移位寄存器、栅极驱动电路及显示面板

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant