CN105741744B - 一种移位寄存器单元、栅极驱动电路及显示装置 - Google Patents
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Abstract
本发明公开了一种移位寄存器单元、栅极驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、第一输出模块与第二输出模块；其中，通过上述六个模块的相互配合，可以仅通过调整输入信号端的有效脉冲信号的时长来控制驱动信号输出端输出的扫描信号的时长；并且由于通过第一参考信号端和第二参考信号端控制驱动信号输出端的电位，可以提高驱动信号输出端的稳定性。并且与现有技术通过结构复杂的栅极驱动电路来控制驱动信号输出端输出的扫描信号的时长相比，可以降低栅极驱动电路的难度，以及降低工艺复杂问题，从而降低成本。
Description
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器单元、栅极驱动电路及显示装置。
背景技术
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列移位寄存器单元行驱动(Gate Driver on Array，GOA)技术将薄膜晶体管(ThinFilm Transistor，TFT)栅极开关电路集成在显示面板的阵列移位寄存器单元上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高产能和良率。
现有的栅极驱动电路通常由多个级联的移位寄存器单元组成，通过各级移位寄存器单元实现依次向显示面板上的各行栅线输入扫描信号。因此对于一些需要根据实际情况调节每一行栅线的扫描时长的显示装置是不适用的。目前，虽然可以通过改变移位寄存器单元的结构来实现扫描时长的调节，但是这使得移位寄存器单元的结构较复杂以及栅极驱动电路中移位寄存器单元的级联关系也不同，从而导致现有的栅极驱动电路在需要根据实际情况调节栅线的扫描时长的显示装置上的应用难度加大，生产成本增加。
发明内容
本发明实施例提供一种移位寄存器单元、栅极驱动电路及显示装置，不仅结构简单，而且只需通过改变输入信号端的有效脉冲信号的时长即可调节驱动信号输出端输出的扫描信号的时长，从而可以降低工艺复杂度，降低成本。
因此，本发明实施例提供了一种移位寄存器单元，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、第一输出模块与第二输出模块；其中，
所述输入模块的第一端与第一时钟信号端相连，第二端与输入信号端相连，第三端与第一节点相连；所述输入模块用于在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点；
所述第一控制模块的第一端与所述输入信号端相连，第二端与所述第一时钟信号端相连，第三端与第二时钟信号端相连，第四端与第一参考信号端相连，第五端与第二节点相连；所述第一控制模块用于在所述输入信号端的控制下将所述第二时钟信号端的信号提供给所述第二节点，在所述第二时钟信号端的控制下将所述第一参考信号端的信号提供给所述第二节点，以及在所述第二节点处于浮接状态时，保持所述第二节点与所述第一时钟信号端之间的电压差稳定；
所述第二控制模块的第一端与所述第一时钟信号端相连，第二端与所述第一参考信号端相连，第三端与所述第二节点相连，第四端与第三节点相连；所述第二控制模块用于在所述第二节点和所述第一时钟信号端的共同控制下，将所述第一参考信号端的信号提供给所述第三节点；
所述第三控制模块的第一端与所述第二参考信号端相连，第二端与所述第一节点相连，第三端与所述第三节点相连；所述第三控制模块用于在所述第一节点的控制下将所述第二参考信号端的信号提供给所述第三节点；
所述第一输出模块的第一端与所述第一参考信号端相连，第二端与所述第一节点相连，第三端与所述移位寄存器单元的驱动信号输出端相连；所述第一输出模块用于在所述第一节点的控制下将所述第一参考信号端的信号提供给所述驱动信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一节点与所述驱动信号输出端之间的电压差稳定；
所述第二输出模块的第一端与所述第二参考信号端相连，第二端与所述第三节点相连，第三端与所述驱动信号输出端相连；所述第二输出模块用于在所述第三节点的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端，以及在所述第三节点处于浮接状态时，保持所述第三节点与所述第二参考信号端之间的电压差稳定。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述输入模块包括：第一开关晶体管；其中，
所述第一开关晶体管的栅极与所述第一时钟信号端相连，源极与所述输入信号端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一控制模块包括：第二开关晶体管、第三开关晶体管和第一电容；其中，
所述第二开关晶体管的栅极与所述输入信号端相连，源极与所述第二时钟信号端相连，漏极与所述第二节点相连；
所述第三开关晶体管的栅极与所述第二时钟信号端相连，源极与所述第一参考信号端相连，漏极与所述第二节点相连；
所述第一电容的第一端与所述第一时钟信号端相连，第二端与所述第二节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第二控制模块包括：第四开关晶体管和第五开关晶体管；其中，
所述第四开关晶体管的栅极与所述第二节点相连，源极与所述第一参考信号端相连，漏极与所述第五开关晶体管的源极相连；
所述第五开关晶体管的栅极与所述第一时钟信号端相连，漏极与所述第三节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第三控制模块包括：第六开关晶体管；其中，
所述第六开关晶体管的栅极与所述第一节点相连，源极与所述第二参考信号端相连，漏极与所述第三节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一输出模块包括：第七开关晶体管和第二电容；其中，
所述第七开关晶体管的栅极与所述第一节点相连，源极与所述第一参考信号端相连，漏极与所述驱动信号输出端相连；
所述第二电容的第一端与所述第一节点相连，第二端与所述驱动信号输出端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第二输出模块包括：第八开关晶体管和第三电容；其中，
所述第八开关晶体管的栅极与所述第三节点相连，源极与所述第二参考信号端相连，漏极与所述驱动信号输出端相连；
所述第三电容的第一端与所述第三节点相连，第二端与所述第二参考信号端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，当所述输入信号端的有效脉冲信号为高电位时，所有开关晶体管均为P型开关晶体管；
当所述输入信号端的有效脉冲信号为低电位时，所有开关晶体管均为N型开关晶体管。
相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器单元；其中，
第一级移位寄存器单元的输入信号端与帧触发信号端相连；
除第一级移位寄存器单元之外，其余各级移位寄存器单元的输入信号端分别与上一级移位寄存器单元的驱动信号输出端相连。
相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路。
本发明实施例提供的上述移位寄存器单元、栅极驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、第一输出模块与第二输出模块；其中，输入模块用于在第一时钟信号端的控制下将输入信号端的信号提供给第一节点；第一控制模块用于在输入信号端的控制下将第二时钟信号端的信号提供给第二节点，在第二时钟信号端的控制下将第一参考信号端的信号提供给第二节点，以及在第二节点处于浮接状态时，保持第二节点与第一时钟信号端之间的电压差稳定；第二控制模块用于在第二节点和第一时钟信号端的共同控制下，将第一参考信号端的信号提供给第三节点；第三控制模块用于在第一节点的控制下将第二参考信号端的信号提供给第三节点；第一输出模块用于在第一节点的控制下将第一参考信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定；第二输出模块用于在第三节点的控制下将第二参考信号端的信号提供给驱动信号输出端，以及在第三节点处于浮接状态时，保持第三节点与第二参考信号端之间的电压差稳定。本发明实施例提供的上述移位寄存器单元通过上述六个模块的相互配合，可以仅通过调整输入信号端的有效脉冲信号的时长来控制驱动信号输出端输出的扫描信号的时长；并且由于通过第一参考信号端和第二参考信号端控制驱动信号输出端的电位，可以提高驱动信号输出端的稳定性。并且与现有技术通过结构复杂的栅极驱动电路来控制驱动信号输出端输出的扫描信号的时长相比，可以降低栅极驱动电路的难度，以及降低工艺复杂问题，从而降低成本。
附图说明
图1为本发明实施例提供的移位寄存器单元的结构示意图；
图2a为图1所示的移位寄存器单元的具体结构示意图之一；
图2b为图1所示的移位寄存器单元的具体结构示意图之二；
图3a为图2a所示的移位寄存器单元的电路时序图之一；
图3b为图2a所示的移位寄存器单元的电路时序图之二；
图3c为图2a所示的移位寄存器单元的电路时序图之三；
图4a为图2b所示的移位寄存器单元的电路时序图之一；
图4b为图2b所示的移位寄存器单元的电路时序图之二；
图4c为图2b所示的移位寄存器单元的电路时序图之三；
图5为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的移位寄存器单元、栅极驱动电路及显示装置的具体实施方式进行详细的说明。
本发明实施例提供的一种移位寄存器单元，如图1所示，包括：输入模块1、第一控制模块2、第二控制模块3、第三控制模块4、第一输出模块5与第二输出模块6；其中，
输入模块1的第一端与第一时钟信号端CK1相连，第二端与输入信号端Input相连，第三端与第一节点A相连；输入模块1用于在第一时钟信号端CK1的控制下将输入信号端Input的信号提供给第一节点A；
第一控制模块2的第一端与输入信号端Input相连，第二端与第一时钟信号端CK1相连，第三端与第二时钟信号端CK2相连，第四端与第一参考信号端VSS相连，第五端与第二节点B相连；第一控制模块2用于在输入信号端Input的控制下将第二时钟信号端CK2的信号提供给第二节点B，在第二时钟信号端CK2的控制下将第一参考信号端VSS的信号提供给第二节点B，以及在第二节点B处于浮接状态时，保持第二节点B与第一时钟信号端CK1之间的电压差稳定；
第二控制模块3的第一端与第一时钟信号端CK1相连，第二端与第一参考信号端VSS相连，第三端与第二节点B相连，第四端与第三节点C相连；第二控制模块3用于在第二节点B和第一时钟信号端CK1的共同控制下，将第一参考信号端VSS的信号提供给第三节点C；
第三控制模块4的第一端与第二参考信号端VDD相连，第二端与第一节点A相连，第三端与第三节点C相连；第三控制模块4用于在第一节点A的控制下将第二参考信号端VDD的信号提供给第三节点C；
第一输出模块5的第一端与第一参考信号端VSS相连，第二端与第一节点A相连，第三端与移位寄存器单元的驱动信号输出端Output相连；第一输出模块5用于在第一节点A的控制下将第一参考信号端VSS的信号提供给驱动信号输出端Output，以及在第一节点A处于浮接状态时，保持第一节点A与驱动信号输出端Output之间的电压差稳定；
第二输出模块6的第一端与第二参考信号端VDD相连，第二端与第三节点C相连，第三端与驱动信号输出端Output相连；第二输出模块6用于在第三节点C的控制下将第二参考信号端VDD的信号提供给驱动信号输出端Output，以及在第三节点C处于浮接状态时，保持第三节点C与第二参考信号端VDD之间的电压差稳定。
本发明实施例提供的上述移位寄存器单元，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、第一输出模块与第二输出模块；其中，输入模块用于在第一时钟信号端的控制下将输入信号端的信号提供给第一节点；第一控制模块用于在输入信号端的控制下将第二时钟信号端的信号提供给第二节点，在第二时钟信号端的控制下将第一参考信号端的信号提供给第二节点，以及在第二节点处于浮接状态时，保持第二节点与第一时钟信号端之间的电压差稳定；第二控制模块用于在第二节点和第一时钟信号端的共同控制下，将第一参考信号端的信号提供给第三节点；第三控制模块用于在第一节点的控制下将第二参考信号端的信号提供给第三节点；第一输出模块用于在第一节点的控制下将第一参考信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定；第二输出模块用于在第三节点的控制下将第二参考信号端的信号提供给驱动信号输出端，以及在第三节点处于浮接状态时，保持第三节点与第二参考信号端之间的电压差稳定。本发明实施例提供的上述移位寄存器单元，通过上述六个模块的相互配合，可以仅通过调整输入信号端的有效脉冲信号的时长来控制驱动信号输出端输出的扫描信号的时长；并且由于通过第一参考信号端和第二参考信号端控制驱动信号输出端的电位，可以提高驱动信号输出端的稳定性。
需要说明的是，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第一时钟信号端的信号和第二时钟信号端的信号的周期相同，占空比相同；
当输入信号端的有效脉冲信号为高电位时，输入信号端的信号的上升沿与第一时钟信号端的信号的上升沿对齐，输入信号端的信号的下降沿与第一时钟信号端的信号的上升沿对齐；或者，
当输入信号端的有效脉冲信号为低电位时，输入信号端的信号的下降沿与第一时钟信号端的信号的下降沿对齐，输入信号端的信号的上升沿与第一时钟信号端的信号的下降沿对齐。
下面结合具体实施例，对本发明提供的移位寄存器单元进行详细说明。需要说明的是，本实施例是为了更好的解释本发明，但不限制本发明。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，输入模块1具体可以包括：第一开关晶体管M1；其中，
第一开关晶体管M1的栅极与第一时钟信号端CK1相连，源极与输入信号端Input相连，漏极与第一节点A相连。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当输入信号端Input的有效脉冲信号为高电位时，如图2a所示，第一开关晶体管M1可以为P型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图2b所示，第一开关晶体管M1也可以为N型开关晶体管，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第一开关晶体管在第一时钟信号端的控制下处于导通状态，并将输入信号端的信号提供给第一节点。
以上仅是举例说明移位寄存器单元中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，第一控制模块2具体可以包括：第二开关晶体管M2、第三开关晶体管M3和第一电容C1；其中，
第二开关晶体管M2的栅极与输入信号端Input相连，源极与第二时钟信号端CK2相连，漏极与第二节点B相连；
第三开关晶体管M3的栅极与第二时钟信号端CK2相连，源极与第一参考信号端VSS相连，漏极与第二节点B相连；
第一电容C1的第一端与第一时钟信号端CK1相连，第二端与第二节点B相连。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当输入信号端Input的有效脉冲信号为高电位时，如图2a所示，第二开关晶体管M2和第三开关晶体管M3可以为P型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图2b所示，第二开关晶体管M2和第三开关晶体管M3也可以为N型开关晶体管，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第二开关晶体管在输入信号端的控制下处于导通状态，并将第二时钟信号端的信号提供给第二节点；第三开关晶体管在第二时钟信号端的控制下处于导通状态，并将第一参考信号端的信号提供给第二节点；当第二节点处于浮接状态时，由于第一电容的自举作用可以保持其两端的电压差稳定，即保持第二节点和第一时钟信号端之间的电压差稳定。
以上仅是举例说明移位寄存器单元中第一控制模块的具体结构，在具体实施时，第一控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，第二控制模块3具体可以包括：第四开关晶体管M4和第五开关晶体管M5；其中，
第四开关晶体管M4的栅极与第二节点B相连，源极与第一参考信号端VSS相连，漏极与第五开关晶体管M5的源极相连；
第五开关晶体管M5的栅极与第一时钟信号端CK1相连，漏极与第三节点C相连。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当输入信号端Input的有效脉冲信号为高电位时，如图2a所示，第四开关晶体管M4和第五开关晶体管M5可以为P型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图2b所示，第四开关晶体管M4和第五开关晶体管M5也可以为N型开关晶体管，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第四开关晶体管第二节点的控制下处于导通状态，并将第一参考信号端的信号提供给第五开关晶体管的源极；第五开关晶体管在第一时钟信号端的控制下处于导通状态，并将其源极的信号提供给第三节点。
以上仅是举例说明移位寄存器单元中第二控制模块的具体结构，在具体实施时，第二控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，第三控制模块4包括：第六开关晶体管M6；其中，
第六开关晶体管M6的栅极与第一节点A相连，源极与第二参考信号端VDD相连，漏极与第三节点C相连。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当输入信号端Input的有效脉冲信号为高电位时，如图2a所示，第六开关晶体管M6可以为P型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图2b所示，第六开关晶体管M6也可以为N型开关晶体管，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第六开关晶体管在第一节点的控制下处于导通状态，并将第二参考信号端的信号提供给第三节点。
以上仅是举例说明移位寄存器单元中第三控制模块的具体结构，在具体实施时，第三控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，第一输出模块5包括：第七开关晶体管M7和第二电容C2；其中，
第七开关晶体管M7的栅极与第一节点A相连，源极与第一参考信号端VSS相连，漏极与驱动信号输出端Output相连；
第二电容的第一端与第一节点A相连，第二端与驱动信号输出端Output相连。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当输入信号端Input的有效脉冲信号为高电位时，如图2a所示，第七开关晶体管M7可以为P型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图2b所示，第七开关晶体管M7也可以为N型开关晶体管，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第七开关晶体管在第一节点的控制下处于导通状态，并将第一参考信号端的信号提供给驱动信号输出端；以及在第一节点处于浮接状态时，由于第二电容的自举作用可以保持其两端的电压差稳定，即保持第一节点和驱动信号输出端之间的电压差稳定。
以上仅是举例说明移位寄存器单元中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，第二输出模块6包括：第八开关晶体管M8和第三电容C3；其中，
第八开关晶体管M8的栅极与第三节点C相连，源极与第二参考信号端VDD相连，漏极与驱动信号输出端Output相连；
第三电容C3的第一端与第三节点C相连，第二端与第二参考信号端VDD相连。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当输入信号端Input的有效脉冲信号为高电位时，如图2a所示，第八开关晶体管M8可以为P型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图2b所示，第八开关晶体管M8也可以为N型开关晶体管，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第八开关晶体管在第三节点的控制下处于导通状态，并将第二参考信号端的信号提供给驱动信号输出端；以及在第三节点处于浮接状态时，由于第三电容的自举作用可以保持其两端的电压差稳定，即保持第三节点和第二参考信号端之间的电压差稳定。
以上仅是举例说明移位寄存器单元中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，开关晶体管可以均采用相同材质的晶体管。
较佳地，为了简化制备工艺，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当输入信号端Input的有效脉冲信号为高电位时，如图2a所示，所有开关晶体管均为P型开关晶体管；
当输入信号端Input的有效脉冲信号为低电位时，如图2b所示，所有开关晶体管均为N型开关晶体管。
进一步的，在具体实施时，N型开关晶体管在高电位作用下导通，在低电位作用下截止；P型开关晶体管在高电位作用下截止，在低电位作用下导通。
需要说明的是，本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不作限定。在具体实施时，这些开关晶体管的源极和漏极可以根据开关晶体管类型以及输入的信号的不同，其功能可以互换，在此不做具体区分。
下面结合电路时序图对本发明实施例提供的上述移位寄存器单元的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号，其中，1和0代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器单元的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的具体电位。
实施例一、
以图2a所示的移位寄存器单元的结构为例对其工作过程作以描述，其中，在图2a所示的移位寄存器单元中，第一参考信号端VSS的电位为低电位，第二参考信号端VDD的电位为高电位；对应的输入输出时序图如图3a所示，具体地，选取如图3a所示的输入输出时序图中的T1、T2、T3、T4和T5五个阶段，其中T2阶段又分为T21和T22两个阶段。
在T1阶段，Input＝0，CK1＝0，CK2＝1。
由于CK2＝1，因此第三开关晶体管M3截止；由于Input＝0，因此第二开关晶体管M2导通；由于第二开关晶体管M2导通并将第二时钟信号端CK2的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第四开关晶体管M4截止；由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均导通；由于第五开关晶体管M5导通，但是第四开关晶体管M4截止，因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的低电位的信号对第三节点C的电位无影响；由于第一开关晶体管M1导通，并将输入信号端Input的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第六开关晶体管M6导通，并将第二参考信号端VDD的高电位的信号提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在T2阶段，其中，在T21阶段的前时间段，Input＝1，CK1＝1，CK2＝1。
由于Input＝1，因此第二开关晶体管M2截止；由于CK2＝1，因此第三开关晶体管M3截止；因此第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此第二节点B的电位被进一步拉高，因此第四开关晶体管M4截止；由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的低电位的信号不影响第三节点C的电位；并且由于第六开关晶体管M6导通，并将第二参考信号端VDD的高电位的信号提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在中时间段，Input＝1，CK1＝1，CK2＝0。
由于Input＝1，因此第二开关晶体管M2截止；由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于CK2＝0，因此第三开关晶体管M3导通并将第一参考信号端VSS的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第四开关晶体管M4导通，但是由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的低电位的信号不影响第三节点C的电位；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第六开关晶体管M6导通，并将第二参考信号端VDD的高电位的信号提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在后时间段，Input＝1，CK1＝1，CK2＝1。
由于Input＝1，因此第二开关晶体管M2截止；由于CK2＝1，因此第三开关晶体管M3截止；因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此可以保持第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第四开关晶体管M4导通；由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第四开关晶体管M4导通，但是第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的低电位的信号不影响第三节点C的电位；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第六开关晶体管M6导通，并将第二参考信号端VDD的高电位的信号提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在T22阶段，Input＝1，CK1＝0，CK2＝1。
由于Input＝1，因此第二开关晶体管M2截止；由于CK2＝1，因此第三开关晶体管M3截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此第二节点B的电位被进一步拉低，因此第四开关晶体管M4导通；由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均导通；由于第一开关晶体管M1导通并将输入信号端Input的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于第四开关晶体管M4和第五开关晶体管M5均导通，因此可以将第一参考信号端VSS的低电位的信号提供给第三节点C，因此第三节点C的电位为低电位，第三电容C3开始充电；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在T3阶段，其中，在前时间段，Input＝0，CK1＝1，CK2＝1。
由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此可以保持第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于CK2＝1，因此第三开关晶体管M3截止；由于Input＝0，因此第二开关晶体管M2导通；由于第二开关晶体管M2导通，并将第二时钟信号端CK2的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第四开关晶体管M4截止；并且由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
中时间段，Input＝0，CK1＝1，CK2＝0。
由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此可以保持第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于CK2＝0，因此第三开关晶体管M3导通并将第一参考信号端VSS的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于Input＝0，因此第二开关晶体管M2导通并将第二时钟信号端CK2的低电位的信号提供给第二节点B，因此进一步保证第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第四开关晶体管M4导通，但是第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
后时间段，Input＝0，CK1＝1，CK2＝1。
由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此可以保持第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于CK2＝1，因此第三开关晶体管M3截止；由于Input＝0，因此第二开关晶体管M2导通；由于第二开关晶体管M2导通，并将第二时钟信号端CK2的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第四开关晶体管M4截止；并且由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在T4阶段，Input＝0，CK1＝0，CK2＝1。
由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均导通；由于CK2＝1，因此第三开关晶体管M3截止；由于Input＝0，因此第二开关晶体管M2导通；由于第二开关晶体管M2导通，并将第二时钟信号端CK2的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第四开关晶体管M4截止；因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的低电位的信号不影响第三节点C的电位；由于第一开关晶体管M1导通并将输入信号端Input的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第六开关晶体管M6导通，并将第二参考信号端VDD的高电位的信号提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在T5阶段，其中，在前时间段，Input＝0，CK1＝1，CK2＝1。
由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于CK2＝1，因此第三开关晶体管M3截止；由于Input＝0，因此第二开关晶体管M2导通；由于第二开关晶体管M2导通，并将第二时钟信号端CK2的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第四开关晶体管M4截止；因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的低电位的信号不影响第三节点C的电位；由于第一开关晶体管M1截止，因此第一节点处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第六开关晶体管M6导通，并将第二参考信号端VDD的高电位的信号提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在中时间段，Input＝0，CK1＝1，CK2＝0。
由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于CK2＝0，因此第三开关晶体管M3导通，并将第一参考信号端VSS的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于Input＝0，因此第二开关晶体管M2导通，并将第二时钟信号端CK2的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第四开关晶体管M4导通；但是由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的低电位的信号不影响第三节点C的电位；由于第一开关晶体管M1截止，因此第一节点处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第六开关晶体管M6导通，并将第二参考信号端VDD的高电位的信号提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在后时间段，Input＝0，CK1＝1，CK2＝1。
由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于CK2＝1，因此第三开关晶体管M3截止；由于Input＝0，因此第二开关晶体管M2导通，并将第二时钟信号端CK2的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第四开关晶体管M4截止，因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的低电位的信号不影响第三节点C的电位；由于第一开关晶体管M1截止，因此第一节点处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第六开关晶体管M6导通，并将第二参考信号端VDD的高电位的信号提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
本发明实施例提供的上述移位寄存器单元，在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
实施例二、
以图2a所示的移位寄存器单元的结构为例对其工作过程作以描述，其中，在图2a所示的移位寄存器单元中，第一参考信号端VSS的电位为低电位，第二参考信号端VDD的电位为高电位；对应的输入输出时序图如图3b所示，具体地，选取如图3b所示的输入输出时序图中的T1、T2、T3、T4和T5五个阶段，其中T2阶段又分为T21、T22、T23和T24四个阶段。
在T1阶段，Input＝0，CK1＝0，CK2＝1。具体工作过程与实施例一中T1阶段的工作过程相同，在此不作赘述。
在T2阶段，其中，在T21阶段的前时间段，Input＝1，CK1＝1，CK2＝1；中时间段，Input＝1，CK1＝1，CK2＝0；后时间段，Input＝1，CK1＝1，CK2＝1。具体工作过程与实施例一中T2阶段中T21阶段的工作过程相同，在此不作赘述。
在T22阶段，Input＝1，CK1＝0，CK2＝1。具体工作过程与实施例一中T2阶段中T22阶段的工作过程相同，在此不作赘述。
在T23阶段，其中，在前时间段，Input＝1，CK1＝1，CK2＝1。
由于Input＝1，因此第二开关晶体管M2截止；由于CK2＝1，因此第三开关晶体管M3截止；因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此可以保持第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第四开关晶体管M4导通；由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于第四开关晶体管M4导通，但是第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在中时间段，Input＝1，CK1＝1，CK2＝0。
由于Input＝1，因此第二开关晶体管M2截止；由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于CK2＝0，因此第三开关晶体管M3导通并将第一参考信号端VSS的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第四开关晶体管M4导通，但是由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在后时间段，Input＝1，CK1＝1，CK2＝1。
由于Input＝1，因此第二开关晶体管M2截止；由于CK2＝1，因此第三开关晶体管M3截止；因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此可以保持第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第四开关晶体管M4导通；由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在T24阶段，Input＝1，CK1＝0，CK2＝1。
由于Input＝1，因此第二开关晶体管M2截止；由于CK2＝1，因此第三开关晶体管M3截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此第二节点B的电位被进一步拉低，因此第四开关晶体管M4导通；由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均导通；由于第一开关晶体管M1导通并将输入信号端Input的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于第四开关晶体管M4和第五开关晶体管M5均导通，因此可以将第一参考信号端VSS的低电位的信号提供给第三节点C，因此第三节点C的电位为低电位，第三电容C3开始充电；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在T3阶段，其中，在前时间段，Input＝0，CK1＝1，CK2＝1；中时间段，Input＝0，CK1＝1，CK2＝0；后时间段，Input＝0，CK1＝1，CK2＝1。具体工作过程与实施例一中T3阶段的工作过程相同，在此不作赘述。
在T4阶段，Input＝0，CK1＝0，CK2＝1。具体工作过程与实施例一中T4阶段的工作过程相同，在此不作赘述。
在T5阶段，其中，在前时间段，Input＝0，CK1＝1，CK2＝1；中时间段，Input＝0，CK1＝1，CK2＝0；后时间段，Input＝0，CK1＝1，CK2＝1。具体工作过程与实施例一中T5阶段的工作过程相同，在此不作赘述。
本发明实施例提供的上述移位寄存器单元，在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
实施例三、
以图2a所示的移位寄存器单元的结构为例对其工作过程作以描述，其中，在图2a所示的移位寄存器单元中，第一参考信号端VSS的电位为低电位，第二参考信号端VDD的电位为高电位；对应的输入输出时序图如图3c所示，具体地，选取如图3c所示的输入输出时序图中的T1、T2、T3、T4和T5五个阶段，其中T2阶段又分为T21、T22、T23、T24、T25和T26六个阶段。
在T1阶段，Input＝0，CK1＝0，CK2＝1。具体工作过程与实施例一中T1阶段的工作过程相同，在此不作赘述。
在T2阶段，其中，在T21阶段的前时间段，Input＝1，CK1＝1，CK2＝1；中时间段，Input＝1，CK1＝1，CK2＝0；后时间段，Input＝1，CK1＝1，CK2＝1。具体工作过程与实施例一中T2阶段中T21阶段的工作过程相同，在此不作赘述。
在T22阶段，Input＝1，CK1＝0，CK2＝1。具体工作过程与实施例一中T2阶段中T22阶段的工作过程相同，在此不作赘述。
在T23阶段，前时间段，Input＝1，CK1＝1，CK2＝1；中时间段，Input＝1，CK1＝1，CK2＝0；后时间段，Input＝1，CK1＝1，CK2＝1。具体工作过程与实施例二中T2阶段中T23阶段的工作过程相同，在此不作赘述。
在T24阶段，Input＝1，CK1＝0，CK2＝1。具体工作过程与实施例二中T2阶段中T24阶段的工作过程相同，在此不作赘述。
在T25阶段，其中，在前时间段，Input＝1，CK1＝1，CK2＝1。
由于Input＝1，因此第二开关晶体管M2截止；由于CK2＝1，因此第三开关晶体管M3截止；因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此可以保持第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第四开关晶体管M4导通；由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于第四开关晶体管M4导通，但是第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在中时间段，Input＝1，CK1＝1，CK2＝0。
由于Input＝1，因此第二开关晶体管M2截止；由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于CK2＝0，因此第三开关晶体管M3导通并将第一参考信号端VSS的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第四开关晶体管M4导通，但是由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在后时间段，Input＝1，CK1＝1，CK2＝1。
由于Input＝1，因此第二开关晶体管M2截止；由于CK2＝1，因此第三开关晶体管M3截止；因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此可以保持第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第四开关晶体管M4导通；由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。可以看出T25阶段的工作过程与T23阶段的工作过程相同。
在T26阶段，Input＝1，CK1＝0，CK2＝1。
由于Input＝1，因此第二开关晶体管M2截止；由于CK2＝1，因此第三开关晶体管M3截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此第二节点B的电位被进一步拉低，因此第四开关晶体管M4导通；由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均导通；由于第一开关晶体管M1导通并将输入信号端Input的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于第四开关晶体管M4和第五开关晶体管M5均导通，因此可以将第一参考信号端VSS的低电位的信号提供给第三节点C，因此第三节点C的电位为低电位，第三电容C3开始充电；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。可以看出T26阶段的工作过程与T24阶段的工作过程相同。
在T3阶段，其中，在前时间段，Input＝0，CK1＝1，CK2＝1；中时间段，Input＝0，CK1＝1，CK2＝0；后时间段，Input＝0，CK1＝1，CK2＝1。具体工作过程与实施例一中T3阶段的工作过程相同，在此不作赘述。
在T4阶段，Input＝0，CK1＝0，CK2＝1。具体工作过程与实施例一中T4阶段的工作过程相同，在此不作赘述。
在T5阶段，其中，在前时间段，Input＝0，CK1＝1，CK2＝1；中时间段，Input＝0，CK1＝1，CK2＝0；后时间段，Input＝0，CK1＝1，CK2＝1。具体工作过程与实施例一中T5阶段的工作过程相同，在此不作赘述。
本发明实施例提供的上述移位寄存器单元，在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
通过上述实施例一、实施例二和实施例三可以看出，本发明实施例提供的上述移位寄存器单元，在实施例一中的输入信号端的有效脉冲信号的基础上，将有效脉冲信号的时长延长一个时钟信号周期，驱动信号输出端即可输出实施例二中对应时长的扫描信号，将输入信号端的有效脉冲信号的时长延长两个时钟信号周期，驱动信号输出端即可输出实施例三中对应时长的扫描信号，依次类推，通过延长输入信号端的有效脉冲信号的时长，驱动信号输出端可以实现输出与输入信号端的有效脉冲信号的时长相同的扫描信号。
上述移位寄存器单元由于仅需八个开关晶体管和三个电容就可以实现通过改变输入信号端的有效脉冲信号的时长来控制驱动信号输出端输出的扫描信号的时长，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变，因此可以降低栅极驱动电路的难度，以及降低工艺复杂问题，从而降低成本。
实施例四、
以图2b所示的移位寄存器单元的结构为例对其工作过程作以描述，其中，在图2b所示的移位寄存器单元中，第一参考信号端VSS的电位为高电位，第二参考信号端VDD的电位为低电位；对应的输入输出时序图如图4a所示，具体地，选取如图4a所示的输入输出时序图中的T1、T2、T3、T4和T5五个阶段，其中T2阶段又分为T21和T22两个阶段。
在T1阶段，Input＝1，CK1＝1，CK2＝0。
由于CK2＝0，因此第三开关晶体管M3截止；由于Input＝1，因此第二开关晶体管M2导通；由于第二开关晶体管M2导通并将第二时钟信号端CK2的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第四开关晶体管M4截止；由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均导通；由于第五开关晶体管M5导通，但是第四开关晶体管M4截止，因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的高电位的信号对第三节点C的电位无影响；由于第一开关晶体管M1导通，并将输入信号端Input的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第六开关晶体管M6导通，并将第二参考信号端VDD的低电位的信号提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在T2阶段，其中，在T21阶段的前时间段，Input＝0，CK1＝0，CK2＝0。
由于Input＝0，因此第二开关晶体管M2截止；由于CK2＝0，因此第三开关晶体管M3截止；因此第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此第二节点B的电位被进一步拉高，因此第四开关晶体管M4截止；由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的高电位的信号不影响第三节点C的电位；并且由于第六开关晶体管M6导通，并将第二参考信号端VDD的低电位的信号提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在中时间段，Input＝0，CK1＝0，CK2＝1
由于Input＝0，因此第二开关晶体管M2截止；由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于CK2＝1，因此第三开关晶体管M3导通并将第一参考信号端VSS的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第四开关晶体管M4导通，但是由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的高电位的信号不影响第三节点C的电位；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第六开关晶体管M6导通，并将第二参考信号端VDD的低电位的信号提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在后时间段，Input＝0，CK1＝0，CK2＝0。
由于Input＝0，因此第二开关晶体管M2截止；由于CK2＝0，因此第三开关晶体管M3截止；因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此可以保持第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第四开关晶体管M4导通；由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第四开关晶体管M4导通，但是第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的高电位的信号不影响第三节点C的电位；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第六开关晶体管M6导通，并将第二参考信号端VDD的低电位的信号提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在T22阶段，Input＝0，CK1＝1，CK2＝0。
由于Input＝0，因此第二开关晶体管M2截止；由于CK2＝0，因此第三开关晶体管M3截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此第二节点B的电位被进一步拉低，因此第四开关晶体管M4导通；由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均导通；由于第一开关晶体管M1导通并将输入信号端Input的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于第四开关晶体管M4和第五开关晶体管M5均导通，因此可以将第一参考信号端VSS的高电位的信号提供给第三节点C，因此第三节点C的电位为高电位，第三电容C3开始充电；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在T3阶段，其中，在前时间段，Input＝1，CK1＝0，CK2＝0。
由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此可以保持第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于CK2＝0，因此第三开关晶体管M3截止；由于Input＝1，因此第二开关晶体管M2导通；由于第二开关晶体管M2导通，并将第二时钟信号端CK2的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第四开关晶体管M4截止；并且由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
中时间段，Input＝1，CK1＝0，CK2＝1。
由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此可以保持第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于CK2＝1，因此第三开关晶体管M3导通并将第一参考信号端VSS的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于Input＝1，因此第二开关晶体管M2导通并将第二时钟信号端CK2的高电位的信号提供给第二节点B，因此进一步保证第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第四开关晶体管M4导通，但是第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
后时间段，Input＝1，CK1＝0，CK2＝0。
由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此可以保持第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于CK2＝0，因此第三开关晶体管M3截止；由于Input＝1，因此第二开关晶体管M2导通；由于第二开关晶体管M2导通，并将第二时钟信号端CK2的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第四开关晶体管M4截止；并且由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在T4阶段，Input＝1，CK1＝1，CK2＝0。
由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均导通；由于CK2＝0，因此第三开关晶体管M3截止；由于Input＝1，因此第二开关晶体管M2导通；由于第二开关晶体管M2导通，并将第二时钟信号端CK2的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第四开关晶体管M4截止；因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的高电位的信号不影响第三节点C的电位；由于第一开关晶体管M1导通并将输入信号端Input的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第六开关晶体管M6导通，并将第二参考信号端VDD的低电位的信号提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在T5阶段，其中，在前时间段，Input＝1，CK1＝0，CK2＝0。
由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于CK2＝0，因此第三开关晶体管M3截止；由于Input＝1，因此第二开关晶体管M2导通；由于第二开关晶体管M2导通，并将第二时钟信号端CK2的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第四开关晶体管M4截止；因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的高电位的信号不影响第三节点C的电位；由于第一开关晶体管M1截止，因此第一节点处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第六开关晶体管M6导通，并将第二参考信号端VDD的低电位的信号提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在中时间段，Input＝1，CK1＝0，CK2＝1。
由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于CK2＝1，因此第三开关晶体管M3导通，并将第一参考信号端VSS的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于Input＝1，因此第二开关晶体管M2导通，并将第二时钟信号端CK2的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第四开关晶体管M4导通；但是由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的高电位的信号不影响第三节点C的电位；由于第一开关晶体管M1截止，因此第一节点处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第六开关晶体管M6导通，并将第二参考信号端VDD的低电位的信号提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在后时间段，Input＝1，CK1＝0，CK2＝0。
由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于CK2＝0，因此第三开关晶体管M3截止；由于Input＝1，因此第二开关晶体管M2导通，并将第二时钟信号端CK2的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第四开关晶体管M4截止，因此第一参考信号端VSS与第三节点C断开，使第一参考信号端VSS的高电位的信号不影响第三节点C的电位；由于第一开关晶体管M1截止，因此第一节点处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第六开关晶体管M6和第七开关晶体管M7均导通；由于第六开关晶体管M6导通，并将第二参考信号端VDD的低电位的信号提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通，并将第一参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
本发明实施例提供的上述移位寄存器单元，在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
实施例五、
以图2b所示的移位寄存器单元的结构为例对其工作过程作以描述，其中，在图2b所示的移位寄存器单元中，第一参考信号端VSS的电位为高电位，第二参考信号端VDD的电位为低电位；对应的输入输出时序图如图4b所示，具体地，选取如图4b所示的输入输出时序图中的T1、T2、T3、T4和T5五个阶段，其中T2阶段又分为T21、T22、T23和T24四个阶段。
在T1阶段，Input＝1，CK1＝1，CK2＝0。具体工作过程与实施例四中T1阶段的工作过程相同，在此不作赘述。
在T2阶段，其中，在T21阶段的前时间段，Input＝0，CK1＝0，CK2＝0；中时间段，Input＝0，CK1＝0，CK2＝1；后时间段，Input＝0，CK1＝0，CK2＝0。具体工作过程与实施例四中T2阶段中T21阶段的工作过程相同，在此不作赘述。
在T22阶段，Input＝0，CK1＝1，CK2＝0。具体工作过程与实施例四中T2阶段中T22阶段的工作过程相同，在此不作赘述。
在T23阶段，其中，在前时间段，Input＝0，CK1＝0，CK2＝0。
由于Input＝0，因此第二开关晶体管M2截止；由于CK2＝0，因此第三开关晶体管M3截止；因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此可以保持第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第四开关晶体管M4导通；由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于第四开关晶体管M4导通，但是第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在中时间段，Input＝0，CK1＝0，CK2＝1。
由于Input＝0，因此第二开关晶体管M2截止；由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于CK2＝1，因此第三开关晶体管M3导通并将第一参考信号端VSS的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第四开关晶体管M4导通，但是由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在后时间段，Input＝0，CK1＝0，CK2＝0。
由于Input＝0，因此第二开关晶体管M2截止；由于CK2＝0，因此第三开关晶体管M3截止；因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此可以保持第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第四开关晶体管M4导通；由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在T24阶段，Input＝0，CK1＝1，CK2＝0。
由于Input＝0，因此第二开关晶体管M2截止；由于CK2＝0，因此第三开关晶体管M3截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此第二节点B的电位被进一步拉低，因此第四开关晶体管M4导通；由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均导通；由于第一开关晶体管M1导通并将输入信号端Input的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于第四开关晶体管M4和第五开关晶体管M5均导通，因此可以将第一参考信号端VSS的高电位的信号提供给第三节点C，因此第三节点C的电位为高电位，第三电容C3开始充电；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在T3阶段，其中，在前时间段，Input＝1，CK1＝0，CK2＝0；中时间段，Input＝1，CK1＝0，CK2＝1；后时间段，Input＝1，CK1＝0，CK2＝0。具体工作过程与实施例四中T3阶段的工作过程相同，在此不作赘述。
在T4阶段，Input＝1，CK1＝1，CK2＝0。具体工作过程与实施例四中T4阶段的工作过程相同，在此不作赘述。
在T5阶段，其中，在前时间段，Input＝1，CK1＝0，CK2＝0；中时间段，Input＝1，CK1＝0，CK2＝1；后时间段，Input＝1，CK1＝0，CK2＝0。具体工作过程与实施例四中T5阶段的工作过程相同，在此不作赘述。
本发明实施例提供的上述移位寄存器单元，在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
实施例六、
以图2b所示的移位寄存器单元的结构为例对其工作过程作以描述，其中，在图2b所示的移位寄存器单元中，第一参考信号端VSS的电位为高电位，第二参考信号端VDD的电位为低电位；对应的输入输出时序图如图4c所示，具体地，选取如图4c所示的输入输出时序图中的T1、T2、T3、T4和T5五个阶段，其中T2阶段又分为T21、T22、T23、T24、T25和T26六个阶段。
在T1阶段，Input＝1，CK1＝1，CK2＝0。具体工作过程与实施例四中T1阶段的工作过程相同，在此不作赘述。
在T2阶段，其中，在T21阶段的前时间段，Input＝0，CK1＝0，CK2＝0；中时间段，Input＝0，CK1＝0，CK2＝1；后时间段，Input＝0，CK1＝0，CK2＝0。具体工作过程与实施例四中T2阶段中T21阶段的工作过程相同，在此不作赘述。
在T22阶段，Input＝0，CK1＝1，CK2＝0。具体工作过程与实施例四中T2阶段中T22阶段的工作过程相同，在此不作赘述。
在T23阶段，前时间段，Input＝0，CK1＝0，CK2＝0；中时间段，Input＝0，CK1＝0，CK2＝1；后时间段，Input＝0，CK1＝0，CK2＝0。具体工作过程与实施例五中T2阶段中T23阶段的工作过程相同，在此不作赘述。
在T24阶段，Input＝0，CK1＝1，CK2＝0。具体工作过程与实施例五中T2阶段中T24阶段的工作过程相同，在此不作赘述。
在T25阶段，其中，在前时间段，Input＝0，CK1＝0，CK2＝0。
由于Input＝0，因此第二开关晶体管M2截止；由于CK2＝0，因此第三开关晶体管M3截止；因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此可以保持第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第四开关晶体管M4导通；由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于第四开关晶体管M4导通，但是第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在中时间段，Input＝0，CK1＝0，CK2＝1。
由于Input＝0，因此第二开关晶体管M2截止；由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于CK2＝1，因此第三开关晶体管M3导通并将第一参考信号端VSS的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第四开关晶体管M4导通，但是由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在后时间段，Input＝0，CK1＝0，CK2＝0。
由于Input＝0，因此第二开关晶体管M2截止；由于CK2＝0，因此第三开关晶体管M3截止；因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此可以保持第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第四开关晶体管M4导通；由于CK1＝0，因此第一开关晶体管M1和第五开关晶体管M5均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态，由于第二电容C2可以保持第二电容C2两端的电压差稳定，因此保持第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于第五开关晶体管M5截止，因此第一参考信号端VSS与第三节点C断开，，因此第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第三电容C3的自举作用，可以保持第三电容C3两端的电压差稳定，因此保持第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。可以看出T25阶段的工作过程与T23阶段的工作过程相同。
在T26阶段，Input＝0，CK1＝1，CK2＝0。
由于Input＝0，因此第二开关晶体管M2截止；由于CK2＝0，因此第三开关晶体管M3截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，可以保持第一电容C1两端的电压差稳定，因此第二节点B的电位被进一步拉低，因此第四开关晶体管M4导通；由于CK1＝1，因此第一开关晶体管M1和第五开关晶体管M5均导通；由于第一开关晶体管M1导通并将输入信号端Input的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第六开关晶体管M6和第七开关晶体管M7均截止；由于第四开关晶体管M4和第五开关晶体管M5均导通，因此可以将第一参考信号端VSS的高电位的信号提供给第三节点C，因此第三节点C的电位为高电位，第三电容C3开始充电；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通，并将第二参考信号端VDD的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。可以看出T26阶段的工作过程与T24阶段的工作过程相同。
在T3阶段，其中，在前时间段，Input＝1，CK1＝0，CK2＝0；中时间段，Input＝1，CK1＝0，CK2＝1；后时间段，Input＝1，CK1＝0，CK2＝0。具体工作过程与实施例四中T3阶段的工作过程相同，在此不作赘述。
在T4阶段，Input＝1，CK1＝1，CK2＝0。具体工作过程与实施例四中T4阶段的工作过程相同，在此不作赘述。
在T5阶段，其中，在前时间段，Input＝1，CK1＝0，CK2＝0；中时间段，Input＝1，CK1＝0，CK2＝1；后时间段，Input＝1，CK1＝0，CK2＝0。具体工作过程与实施例四中T5阶段的工作过程相同，在此不作赘述。
本发明实施例提供的上述移位寄存器单元，在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
通过上述实施例四、实施例五和实施例六可以看出，本发明实施例提供的上述移位寄存器单元，在实施例四中的输入信号端的有效脉冲信号的基础上，将有效脉冲信号的时长延长一个时钟信号周期，驱动信号输出端即可输出实施例五中对应时长的扫描信号，将输入信号端的有效脉冲信号的时长延长两个时钟信号周期，驱动信号输出端即可输出实施例六中对应时长的扫描信号，依次类推，通过延长输入信号端的有效脉冲信号的时长，驱动信号输出端可以实现输出与输入信号端的有效脉冲信号的时长相同的扫描信号。
上述移位寄存器单元由于仅需八个开关晶体管和三个电容就可以实现通过改变输入信号端的有效脉冲信号的时长来控制驱动信号输出端输出的扫描信号的时长，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变，因此可以降低栅极驱动电路的难度，以及降低工艺复杂问题，从而降低成本。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图5所示，包括级联的多个本发明实施例提供的上述任一种移位寄存器单元：SR(1)、SR(2)…SR(n)、SR(n-1)…SR(N-1)、SR(N)(共N个移位寄存器单元，1≤n≤N)，其中，
第一级移位寄存器单元SR(1)的输入信号端Input与帧触发信号端STV相连；
除第一级移位寄存器单元SR(1)之外，其余各级移位寄存器单元SR(n)的输入信号端Input分别与上一级移位寄存器单元SR(n-1)的驱动信号输出端Output_n-1相连。
具体地，在本发明实施例提供的上述栅极驱动电路中，如图5所示，第2k-1级移位寄存器单元的第一时钟信号端CK1和第2k级移位寄存器单元的第二时钟信号端CK2均与同一时钟端即第一时钟端ck1相连；第2k-1级移位寄存器单元的第二时钟信号端CK2和第2k级移位寄存器单元的第一时钟信号端CK1均与同一时钟端即第二时钟端ck2相连；其中，k为正整数。
具体地，上述栅极驱动电路中的每个移位寄存器单元的具体结构与本发明实施例提供的上述移位寄存器单元在功能和结构上均相同，重复之处不再赘述。该栅极驱动电路可以应用于液晶显示面板中，也可以应用于有机电致发光显示面板中，在此不作限定。
众所周知，在现有的有机电致发光显示面板中，栅极驱动电路输出的扫描信号的时长是固定的，而针对有机电致发光显示面板的特殊时序需求，需要有机电致发光显示面板中的各行像素在开始扫描之后就处于发光状态，因此，采用现有的栅极驱动电路会导致有机电致发光显示面板中各行像素的发光时间不容易调节。
而本发明提供的上述栅极驱动电路仅需通过改变输入信号端的有效脉冲信号的时长来控制驱动信号输出端输出的扫描信号的时长，因此将本发明实施例提供的上述栅极驱动电路应用于有机电致发光显示面板中，可以通过改变输入信号端的有效脉冲信号的时长来控制扫描信号的时长，从而通过控制扫描信号的时长来控制各行像素的发光时间，进而可以控制有机电致发光显示面板的发光亮度。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明提供的上述栅极驱动电路。显示装置一般包括显示面板与配套的其它部件，在此不作详述。利用本发明实施例提供的上述栅极驱动电路为显示面板中的各栅线提供扫描信号，其解决技术问题的原理与上述移位寄存器单元相似，在此不再赘述。
具体地，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
本发明实施例提供的上述移位寄存器单元、栅极驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、第一输出模块与第二输出模块；其中，输入模块用于在第一时钟信号端的控制下将输入信号端的信号提供给第一节点；第一控制模块用于在输入信号端的控制下将第二时钟信号端的信号提供给第二节点，在第二时钟信号端的控制下将第一参考信号端的信号提供给第二节点，以及在第二节点处于浮接状态时，保持第二节点与第一时钟信号端之间的电压差稳定；第二控制模块用于在第二节点和第一时钟信号端的共同控制下，将第一参考信号端的信号提供给第三节点；第三控制模块用于在第一节点的控制下将第二参考信号端的信号提供给第三节点；第一输出模块用于在第一节点的控制下将第一参考信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定；第二输出模块用于在第三节点的控制下将第二参考信号端的信号提供给驱动信号输出端，以及在第三节点处于浮接状态时，保持第三节点与第二参考信号端之间的电压差稳定。本发明实施例提供的上述移位寄存器单元通过上述六个模块的相互配合，可以仅通过调整输入信号端的有效脉冲信号的时长来控制驱动信号输出端输出的扫描信号的时长；并且由于通过第一参考信号端和第二参考信号端控制驱动信号输出端的电位，可以提高驱动信号输出端的稳定性。并且与现有技术通过结构复杂的栅极驱动电路来控制驱动信号输出端输出的扫描信号的时长相比，可以降低栅极驱动电路的难度，以及降低工艺复杂问题，从而降低成本。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种移位寄存器单元，其特征在于，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、第一输出模块与第二输出模块；其中，
所述输入模块的第一端与第一时钟信号端相连，第二端与输入信号端相连，第三端与第一节点相连；所述输入模块用于在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点；
所述第一控制模块的第一端与所述输入信号端相连，第二端与所述第一时钟信号端相连，第三端与第二时钟信号端相连，第四端与第一参考信号端相连，第五端与第二节点相连；所述第一控制模块用于在所述输入信号端的控制下将所述第二时钟信号端的信号提供给所述第二节点，在所述第二时钟信号端的控制下将所述第一参考信号端的信号提供给所述第二节点，以及在所述第二节点处于浮接状态时，保持所述第二节点与所述第一时钟信号端之间的电压差稳定；
所述第二控制模块的第一端与所述第一时钟信号端相连，第二端与所述第一参考信号端相连，第三端与所述第二节点相连，第四端与第三节点相连；所述第二控制模块用于在所述第二节点和所述第一时钟信号端的共同控制下，将所述第一参考信号端的信号提供给所述第三节点；
所述第三控制模块的第一端与第二参考信号端相连，第二端与所述第一节点相连，第三端与所述第三节点相连；所述第三控制模块用于在所述第一节点的控制下将所述第二参考信号端的信号提供给所述第三节点；
所述第一输出模块的第一端与所述第一参考信号端相连，第二端与所述第一节点相连，第三端与所述移位寄存器单元的驱动信号输出端相连；所述第一输出模块用于在所述第一节点的控制下将所述第一参考信号端的信号提供给所述驱动信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一节点与所述驱动信号输出端之间的电压差稳定；
所述第二输出模块的第一端与所述第二参考信号端相连，第二端与所述第三节点相连，第三端与所述驱动信号输出端相连；所述第二输出模块用于在所述第三节点的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端，以及在所述第三节点处于浮接状态时，保持所述第三节点与所述第二参考信号端之间的电压差稳定。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：第一开关晶体管；其中，
所述第一开关晶体管的栅极与所述第一时钟信号端相连，源极与所述输入信号端相连，漏极与所述第一节点相连。
3.如权利要求1所述的移位寄存器单元，其特征在于，所述第一控制模块包括：第二开关晶体管、第三开关晶体管和第一电容；其中，
所述第二开关晶体管的栅极与所述输入信号端相连，源极与所述第二时钟信号端相连，漏极与所述第二节点相连；
所述第三开关晶体管的栅极与所述第二时钟信号端相连，源极与所述第一参考信号端相连，漏极与所述第二节点相连；
所述第一电容的第一端与所述第一时钟信号端相连，第二端与所述第二节点相连。
4.如权利要求1所述的移位寄存器单元，其特征在于，所述第二控制模块包括：第四开关晶体管和第五开关晶体管；其中，
所述第四开关晶体管的栅极与所述第二节点相连，源极与所述第一参考信号端相连，漏极与所述第五开关晶体管的源极相连；
所述第五开关晶体管的栅极与所述第一时钟信号端相连，漏极与所述第三节点相连。
5.如权利要求1所述的移位寄存器单元，其特征在于，所述第三控制模块包括：第六开关晶体管；其中，
所述第六开关晶体管的栅极与所述第一节点相连，源极与所述第二参考信号端相连，漏极与所述第三节点相连。
6.如权利要求1所述的移位寄存器单元，其特征在于，所述第一输出模块包括：第七开关晶体管和第二电容；其中，
所述第七开关晶体管的栅极与所述第一节点相连，源极与所述第一参考信号端相连，漏极与所述驱动信号输出端相连；
所述第二电容的第一端与所述第一节点相连，第二端与所述驱动信号输出端相连。
7.如权利要求1所述的移位寄存器单元，其特征在于，所述第二输出模块包括：第八开关晶体管和第三电容；其中，
所述第八开关晶体管的栅极与所述第三节点相连，源极与所述第二参考信号端相连，漏极与所述驱动信号输出端相连；
所述第三电容的第一端与所述第三节点相连，第二端与所述第二参考信号端相连。
8.如权利要求2-7任一项所述的移位寄存器单元，其特征在于，当所述输入信号端的有效脉冲信号为高电位时，所有开关晶体管均为P型开关晶体管；
当所述输入信号端的有效脉冲信号为低电位时，所有开关晶体管均为N型开关晶体管。
9.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-8任一项所述的移位寄存器单元；其中，
第一级移位寄存器单元的输入信号端与帧触发信号端相连；
除第一级移位寄存器单元之外，其余各级移位寄存器单元的输入信号端分别与上一级移位寄存器单元的驱动信号输出端相连。
10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。
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- 2016-05-12 CN CN201610316849.9A patent/CN105741744B/zh active Active
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