CN106157912A - 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，包括：第一输入模块、第二输入模块、第一复位模块、第二复位模块、节点控制模块、第一输出模块与第二输出模块；其中，通过上述七个模块的相互配合，通过共用节点控制模块可以使每个移位寄存器单元输出具有一定相位差的两个扫描信号，以对应显示面板中的两行栅线，以实现现有的两个移位寄存器的功能，从而与现有的两个移位寄存器相比结构简单，从而降低栅极驱动电路的占用空间，更适合于窄边框设计。

Description

移位寄存器单元、其驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置。

背景技术

在薄膜晶体管显示器中，通常通过栅极驱动电路向像素区域的各个薄膜晶体管(TFT，Thin Film Transistor)的栅极提供栅极驱动信号。栅极驱动电路可以通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array，GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。

现有的栅极驱动电路通常由多个级联的移位寄存器构成，各级移位寄存器分别对应一条栅线，栅极驱动电路通过各级移位寄存器依次向扫描各栅线。但是，在现有的栅极驱动电路中，各级移位寄存器均包括有多个开关晶体管，占用面积较大，从而不利于窄边框的设计。因此，如何提供一种有利于窄边框设计的栅极驱动电路是本领域技术人员亟需解决的技术问题。

发明内容

本发明实施例提供一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，用于提供一种有利于窄边框设计的栅极驱动电路。

本发明实施例提供了一种移位寄存器单元，包括：第一输入模块、第二输入模块、第一复位模块、第二复位模块、节点控制模块、第一输出模块与第二输出模块；其中，

所述第一输入模块分别与第一输入信号端、第一直流信号端以及第一上拉节点相连；所述第一输入模块用于在所述第一输入信号端的控制下将所述第一直流信号端的信号提供给所述第一上拉节点；

所述第一复位模块分别与第一复位信号端、第二直流信号端以及所述第一上拉节点相连；所述第一复位模块用于在所述第一复位信号端的控制下将所述第二直流信号端的信号提供给所述第一上拉节点；

所述第二输入模块分别与第二输入信号端、所述第一直流信号端以及第二上拉节点相连；所述第二输入模块用于在所述第二输入信号端的控制下将所述第一直流信号端的信号提供给所述第二上拉节点；

所述第二复位模块分别与第二复位信号端、所述第二直流信号端以及所述第二上拉节点相连；所述第二复位模块用于在所述第二复位信号端的控制下将所述第二直流信号端的信号提供给所述第二上拉节点；

所述节点控制模块分别与第一时钟信号端、第二时钟信号端、所述第一上拉节点、所述第二上拉节点、第一下拉节点、第二下拉节点相连；所述节点控制模块用于在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第一下拉节点，在所述第二时钟信号端的控制下将所述第二时钟信号端的信号提供给所述第二下拉节点，在所述第一上拉节点的控制下分别使所述第一下拉节点的电位和所述第二下拉节点的电位与所述第一上拉节点的电位相反，在所述第二上拉节点的控制下分别使所述第一下拉节点的电位和所述第二下拉节点的电位与所述第二上拉节点的电位相反，在所述第一下拉节点的控制下分别使所述第一上拉节点的电位和所述第二上拉节点的电位与所述第一下拉节点的电位相反，以及在所述第二下拉节点的控制下分别使所述第一上拉节点的电位和所述第二上拉节点的电位与所述第二下拉节点的电位相反；

所述第一输出模块分别与所述第一时钟信号端、所述第二时钟信号端、参考信号端、所述第一上拉节点、所述第一下拉节点、所述第二下拉节点以及所述移位寄存器单元的第一驱动信号输出端相连；所述第一输出模块用于在所述第一上拉节点的控制下将所述第一时钟信号端的信号提供给所述第一驱动信号输出端，分别在所述第一下拉节点和所述第二下拉节点的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端，在所述第二时钟信号端的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端，以及在所述第一上拉节点处于浮接状态时保持所述第一上拉节点与所述第一驱动信号输出端之间的电压差稳定；

所述第二输出模块分别与所述第一时钟信号端、所述第二时钟信号端、所述参考信号端、所述第二上拉节点、所述第一下拉节点、所述第二下拉节点以及所述移位寄存器单元的第二驱动信号输出端相连；所述第二输出模块用于在所述第二上拉节点的控制下将所述第二时钟信号端的信号提供给所述第二驱动信号输出端，分别在所述第一下拉节点和所述第二下拉节点的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端，在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端以及在所述第二上拉节点处于浮接状态时保持所述第二上拉节点与所述第二驱动信号输出端之间的电压差稳定。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述节点控制模块包括：第一上拉节点控制模块、第二上拉节点控制模块、第一下拉节点控制模块与第二下拉节点控制模块；其中，

所述第一上拉节点控制模块分别与所述参考信号端、所述第一上拉节点、所述第一下拉节点、所述第二下拉节点相连；所述第一上拉节点控制模块用于分别在所述第一下拉节点和所述第二下拉节点的控制下将所述参考信号端的信号提供给所述第一上拉节点；

所述第二上拉节点控制模块分别与所述参考信号端、所述第二上拉节点、所述第一下拉节点、所述第二下拉节点相连；所述第二上拉节点控制模块用于分别在所述第一下拉节点和所述第二下拉节点的控制下将所述参考信号端的信号提供给所述第二上拉节点；

所述第一下拉节点控制模块分别与所述第一时钟信号端、所述参考信号端、所述第一下拉节点、所述第一上拉节点、所述第二上拉节点相连；所述第一下拉节点控制模块用于在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述所述第一下拉节点，以及分别在所述第一上拉节点和所述第二上拉节点的控制下将所述参考信号端的信号提供给所述所述第一下拉节点；

所述第二下拉节点控制模块分别与所述第二时钟信号端、所述参考信号端、所述第二下拉节点、所述第一上拉节点、所述第二上拉节点相连；所述第二下拉节点控制模块用于在所述第二时钟信号端的控制下将所述第二时钟信号端的信号提供给所述所述第二下拉节点，以及分别在所述第一上拉节点和所述第二上拉节点的控制下将所述参考信号端的信号提供给所述所述第二下拉节点。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一上拉节点控制模块包括：第一开关晶体管和第二开关晶体管；其中，

所述第一开关晶体管的栅极与所述第一下拉节点相连，源极与所述参考信号端相连，漏极与所述第一上拉节点相连；

所述第二开关晶体管的栅极与所述第二下拉节点相连，源极与所述参考信号端相连，漏极与所述第一上拉节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第二上拉节点控制模块包括：第三开关晶体管和第四开关晶体管；其中，

所述第三开关晶体管的栅极与所述第二下拉节点相连，源极与所述参考信号端相连，漏极与所述第二上拉节点相连；

所述第四开关晶体管的栅极与所述第一下拉节点相连，源极与所述参考信号端相连，漏极与所述第二上拉节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一下拉节点控制模块包括：第五开关晶体管、第六开关晶体管和第七开关晶体管；其中，

所述第五开关晶体管的栅极和源极均与所述第一时钟信号端相连，漏极与所述第一下拉节点相连；

所述第六开关晶体管的栅极与所述第一上拉节点相连，源极与所述参考信号端相连，漏极与所述第一下拉节点相连；

所述第七开关晶体管的栅极与所述第二上拉节点相连，源极与所述参考信号端相连，漏极与所述第一下拉节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第二下拉节点控制模块包括：第八开关晶体管、第九开关晶体管和第十开关晶体管；其中，

所述第八开关晶体管的栅极和源极均与所述第二时钟信号端相连，漏极与所述第二下拉节点相连；

所述第九开关晶体管的栅极与所述第一上拉节点相连，源极与所述参考信号端相连，漏极与所述第二下拉节点相连；

所述第十开关晶体管的栅极与所述第二上拉节点相连，源极与所述参考信号端相连，漏极与所述第二下拉节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一输入模块包括：第十一开关晶体管；其中，

所述第十一开关晶体管的栅极与所述第一输入信号端相连，源极与所述第一直流信号端相连，漏极与所述第一上拉节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一复位模块包括：第十二开关晶体管；其中，

所述第十二开关晶体管的栅极与所述第一复位信号端相连，源极与所述第二直流信号端相连，漏极与所述第一上拉节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第二输入模块包括：第十三开关晶体管；其中，

所述第十三开关晶体管的栅极与所述第二输入信号端相连，源极与所述第一直流信号端相连，漏极与所述第二上拉节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第二复位模块包括：第十四开关晶体管；其中，

所述第十四开关晶体管的栅极与所述第二复位信号端相连，源极与所述第二直流信号端相连，漏极与所述第二上拉节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一输出模块包括：第十五开关晶体管、第十六开关晶体管、第十七开关晶体管、第十八开关晶体管与第一电容；其中，

所述第十五开关晶体管的栅极与所述第一上拉节点相连，源极与所述第一时钟信号端相连，漏极与所述第一驱动信号输出端相连；

所述第十六开关晶体管的栅极与所述第一下拉节点相连，源极与所述参考信号端相连，漏极与所述第一驱动信号输出端相连；

所述第十七开关晶体管的栅极与所述第二下拉节点相连，源极与所述参考信号端相连，漏极与所述第一驱动信号输出端相连；

所述第十八开关晶体管的栅极与所述第二时钟信号端相连，源极与所述参考信号端相连，漏极与所述第一驱动信号输出端相连；

所述第一电容的第一端与所述第一上拉节点相连，第二端与所述第一驱动信号输出端相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第二输出模块包括：第十九开关晶体管、第二十开关晶体管、第二十一开关晶体管、第二十二开关晶体管与第二电容；其中，

所述第十九开关晶体管的栅极与所述第二上拉节点相连，源极与所述第二时钟信号端相连，漏极与所述第二驱动信号输出端相连；

所述第二十开关晶体管的栅极与所述第二下拉节点相连，源极与所述参考信号端相连，漏极与所述第二驱动信号输出端相连；

所述第二十一开关晶体管的栅极与所述第一下拉节点相连，源极与所述参考信号端相连，漏极与所述第二驱动信号输出端相连；

所述第二十二开关晶体管的栅极与所述第一时钟信号端相连，源极与所述参考信号端相连，漏极与所述第二驱动信号输出端相连；

所述第二电容的第一端与所述第二上拉节点相连，第二端与所述第二驱动信号输出端相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一复位信号端与所述第二驱动信号输出端相连；和/或，

所述第二输入信号端与所述第一驱动信号输出端相连。

相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器单元；其中，

第一级移位寄存器单元的第一输入信号端与帧触发信号端相连；

除第一级移位寄存器单元之外，其余各级移位寄存器单元的第一输入信号端分别与上一级移位寄存器单元的第二驱动信号输出端相连；

除最后一级移位寄存器单元之外，其余各级移位寄存器单元的第二复位信号端分别与下一级移位寄存器单元的第一驱动信号输出端相连。

相应地，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述栅极驱动电路。

相应地，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器单元的驱动方法，包括：第一阶段、第二阶段、第三阶段、第四阶段、第五阶段与第六阶段；其中，

在所述第一阶段，所述第一输入模块在所述第一输入信号端的控制下将所述第一直流信号端的信号提供给所述第一上拉节点；所述节点控制模块在所述第一上拉节点的控制下分别使所述第一下拉节点的电位和所述第二下拉节点的电位与所述第一上拉节点的电位相反；所述第一输出模块在所述第一上拉节点的控制下将所述第一时钟信号端的信号提供给所述第一驱动信号输出端以及在所述第二时钟信号端的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端；

在所述第二阶段，所述第一输出模块在所述第一上拉节点处于浮接状态时保持所述第一上拉节点与所述第一驱动信号输出端之间的电压差稳定，以及在所述第一上拉节点的控制下将所述第一时钟信号端的信号提供给所述第一驱动信号输出端；所述第二输入模块在所述第二输入信号端的控制下将所述第一直流信号端的信号提供给所述第二上拉节点；所述节点控制模块在所述第一上拉节点的控制下分别使所述第一下拉节点的电位和所述第二下拉节点的电位与所述第一上拉节点的电位相反，以及在所述第二上拉节点的控制下分别使所述第一下拉节点的电位和所述第二下拉节点的电位与所述第二上拉节点的电位相反；所述第二输出模块在所述第二上拉节点的控制下将所述第二时钟信号端的信号提供给所述第二驱动信号输出端以及在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端；

在所述第三阶段，所述第一复位模块在所述第一复位信号端的控制下将所述第二直流信号端的信号提供给所述第一上拉节点；所述第一输出模块在所述第二时钟信号端的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端；所述第二输出模块在所述第二上拉节点处于浮接状态时保持所述第二上拉节点与所述第二驱动信号输出端之间的电压差稳定，以及在所述第二上拉节点的控制下将所述第二时钟信号端的信号提供给所述第二驱动信号输出端；所述节点控制模块在所述第二上拉节点的控制下分别使所述第一下拉节点的电位和所述第二下拉节点的电位与所述第二上拉节点的电位相反；

在所述第四阶段，所述第二复位模块在所述第二复位信号端的控制下将所述第二直流信号端的信号提供给所述第二上拉节点；所述节点控制模块在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第一下拉节点，以及在所述第一下拉节点的控制下分别使所述第一上拉节点的电位和所述第二上拉节点的电位与所述第一下拉节点的电位相反；所述第一输出模块在所述第一下拉节点的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端；所述第二输出模块在所述第一下拉节点的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端以及在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端；

在所述第五阶段，所述节点控制模块在所述第二时钟信号端的控制下将所述第二时钟信号端的信号提供给所述第二下拉节点，在所述第二下拉节点的控制下分别使所述第一上拉节点的电位和所述第二上拉节点的电位与所述第二下拉节点的电位相反；所述第一输出模块在所述第二下拉节点的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端，以及在所述第二时钟信号端的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端；所述第二输出模块在所述第二下拉节点的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端；

在所述第六阶段，所述节点控制模块在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第一下拉节点，在所述第一下拉节点的控制下分别使所述第一上拉节点的电位和所述第二上拉节点的电位与所述第一下拉节点的电位相反；所述第一输出模块在所述第一下拉节点的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端；所述第二输出模块在所述第一下拉节点的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端以及在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端。

本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，包括：第一输入模块、第二输入模块、第一复位模块、第二复位模块、节点控制模块、第一输出模块与第二输出模块；其中，通过上述七个模块的相互配合，通过共用节点控制模块可以使每个移位寄存器单元输出具有一定相位差的两个扫描信号，以对应显示面板中的两行栅线，以实现现有的两个移位寄存器的功能，与现有的两个移位寄存器相比结构简单，从而降低栅极驱动电路的占用空间，更适合于窄边框设计。。

附图说明

图1a为本发明实施例提供的移位寄存器单元的结构示意图之一；

图1b为本发明实施例提供的移位寄存器单元的结构示意图之二；

图2a为本发明实施例提供的移位寄存器单元的具体结构示意图之一；

图2b为本发明实施例提供的移位寄存器单元的具体结构示意图之二；

图3a为图2a所示的移位寄存器单元的电路时序图；

图3b为图2b所示的移位寄存器单元的电路时序图；

图4为本发明实施例提供的驱动方法的流程图；

图5为本发明实施例提供的栅极驱动电路的结构示意图。。

具体实施方式

为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细地说明。

本发明实施例提供的一种移位寄存器单元，如图1a所示，包括：第一输入模块1、第二输入模块2、第一复位模块3、第二复位模块4、节点控制模块5、第一输出模块6与第二输出模块7；其中，

第一输入模块1分别与第一输入信号端Input1、第一直流信号端VG1以及第一上拉节点PU1相连；第一输入模块1用于在第一输入信号端Input1的控制下将第一直流信号端VG1的信号提供给第一上拉节点PU1；

第一复位模块3分别与第一复位信号端Reset1、第二直流信号端VG2以及第一上拉节点PU1相连；第一复位模块3用于在第一复位信号端Reset1的控制下将第二直流信号端VG2的信号提供给第一上拉节点PU1；

第二输入模块2分别与第二输入信号端Input2、第一直流信号端VG1以及第二上拉节点PU2相连；第二输入模块2用于在第二输入信号端Input2的控制下将第一直流信号端VG1的信号提供给第二上拉节点PU2；

第二复位模块4分别与第二复位信号端Reset2、第二直流信号端VG2以及第二上拉节点PU2相连；第二复位模块4用于在第二复位信号端Reset2的控制下将第二直流信号端VG2的信号提供给第二上拉节点PU2；

节点控制模块5分别与第一时钟信号端CK1、第二时钟信号端CK2、第一上拉节点PU1、第二上拉节点PU2、第一下拉节点PD1、第二下拉节点PD2相连；节点控制模块5用于在第一时钟信号端CK1的控制下将第一时钟信号端CK1的信号提供给第一下拉节点PD1，在第二时钟信号端CK2的控制下将第二时钟信号端CK2的信号提供给第二下拉节点PD2，在第一上拉节点PU2的控制下分别使第一下拉节点PD1的电位和第二下拉节点PD2的电位与第一上拉节点PU1的电位相反，在第二上拉节点PU2的控制下分别使第一下拉节点PD1的电位和第二下拉节点PD2的电位与第二上拉节点PU2的电位相反，在第一下拉节点PD1的控制下分别使第一上拉节点PU1的电位和第二上拉节点PU2的电位与第一下拉节点PD1的电位相反，以及在第二下拉节点PD2的控制下分别使第一上拉节点PU1的电位和第二上拉节点PU2的电位与第二下拉节点PD2的电位相反；

第一输出模块6分别与第一时钟信号端CK1、第二时钟信号端CK2、参考信号端Ref、第一上拉节点PU1、第一下拉节点PD1、第二下拉节点PD2以及移位寄存器单元的第一驱动信号输出端Output1相连；第一输出模块6用于在第一上拉节点PU1的控制下将第一时钟信号端CK2的信号提供给第一驱动信号输出端Output1，分别在第一下拉节点PD1和第二下拉节点PD2的控制下将参考信号端Ref的信号提供给第一驱动信号输出端Output1，在所述第二时钟信号端CK2的控制下将所述参考信号端Ref的信号提供给所述第一驱动信号输出端Output1，以及在第一上拉节点PU1处于浮接状态时保持第一上拉节点PU1与第一驱动信号输出端Output1之间的电压差稳定；

第二输出模块7分别与第一时钟信号端CK1、第二时钟信号端CK2、参考信号端Ref、第二上拉节点PU2、第一下拉节点PD1、第二下拉节点PD2以及移位寄存器单元的第二驱动信号输出端Output2相连；第二输出模块7用于在第二上拉节点PU2的控制下将第二时钟信号端CK2的信号提供给第二驱动信号输出端Output2，分别在第一下拉节点PD1和第二下拉节点PD2的控制下将参考信号端Ref的信号提供给第二驱动信号输出端Output2，在所述第一时钟信号端CK1的控制下将所述参考信号端Ref的信号提供给所述第二驱动信号输出端Output2以及在第二上拉节点PU2处于浮接状态时保持第二上拉节点PU2与第二驱动信号输出端Output2之间的电压差稳定。

本发明实施例提供的上述移位寄存器单元，包括：第一输入模块、第二输入模块、第一复位模块、第二复位模块、节点控制模块、第一输出模块与第二输出模块；其中，通过上述七个模块的相互配合，通过共用节点控制模块可以使每个移位寄存器单元输出具有一定相位差的两个扫描信号，以对应显示面板中的两行栅线，以实现现有的两个移位寄存器的功能。从而与现有的两个移位寄存器相比结构简单，从而降低栅极驱动电路的占用空间，更适合于窄边框设计。

需要说明的是，在本发明实施例提供的上述移位寄存器单元中，以正向扫描为例，当第一输入信号端的有效脉冲信号为高电位时，第一直流信号端的电位为高电位，第二直流信号端的电位为低电位，参考信号端的电位为低电位；当第一输入信号端的有效脉冲信号为低电位时，第一直流信号端的电位为低电位，第二直流信号端的电位为高电位，参考信号端的电位为高电位。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图1b所示，节点控制模块5具体可以包括：第一上拉节点控制模块51、第二上拉节点控制模块52、第一下拉节点控制模块53与第二下拉节点控制模块54；其中，

第一上拉节点控制模块51分别与参考信号端Ref、第一上拉节点PU1、第一下拉节点PD1、第二下拉节点PD2相连；第一上拉节点控制模块51用于分别在第一下拉节点PD1和第二下拉节点PD2的控制下将参考信号端Ref的信号提供给第一上拉节点PU1；

第二上拉节点控制模块52分别与参考信号端Ref、第二上拉节点PU2、第一下拉节点PD1、第二下拉节点PD2相连；第二上拉节点控制模块52用于分别在第一下拉节点PD1和第二下拉节点PD2的控制下将参考信号端Ref的信号提供给第二上拉节点PU2；

第一下拉节点控制模块53分别与第一时钟信号端CK1、参考信号端Ref、第一下拉节点PD1、第一上拉节点PU1、第二上拉节点PU2相连；第一下拉节点控制模块53用于在第一时钟信号端CK1的控制下将第一时钟信号端CK1的信号提供给第一下拉节点PD1，以及分别在第一上拉节点PU1和第二上拉节点PU2的控制下将参考信号端Ref的信号提供给第一下拉节点PD1；

第二下拉节点控制模块54分别与第二时钟信号端CK2、参考信号端Ref、第二下拉节点PD2、第一上拉节点PU1、第二上拉节点PU2相连；第二下拉节点控制模块54用于在第二时钟信号端CK2的控制下将第二时钟信号端CK2的信号提供给第二下拉节点PD2，以及分别在第一上拉节点PU1和第二上拉节点PU2的控制下将参考信号端Ref的信号提供给第二下拉节点PD2。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和2b所示，第一上拉节点控制模块51具体可以包括：第一开关晶体管M1和第二开关晶体管M2；其中，

所述第一开关晶体管M1的栅极与所述第一下拉节点PD1相连，源极与所述参考信号端Ref相连，漏极与所述第一上拉节点PU1相连；

所述第二开关晶体管M2的栅极与所述第二下拉节点P2相连，源极与所述参考信号端Ref相连，漏极与所述第一上拉节点PU1相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第一输入信号端Input1的有效脉冲信号为高电位时，如图2a所示，第一开关晶体管M1和第二开关晶体管M2可以为N型开关晶体管；或者，当第一输入信号端Input1的有效脉冲信号为低电位时，如图2b所示，第一开关晶体管M1和第二开关晶体管M2可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第一开关晶体管在第一下拉节点的控制下处于导通状态时，将参考信号端的信号提供给第一上拉结点；当第二开关晶体管在第二下拉节点的控制下处于导通状态时，将参考信号端的信号提供给第一上拉结点。

以上仅是举例说明移位寄存器单元中第一上拉节点控制模块的具体结构，在具体实施时，第一上拉节点控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和2b所示，第二上拉节点控制模块52具体可以包括：第三开关晶体管M3和第四开关晶体管M4；其中，

所述第三开关晶体管M3的栅极与所述第二下拉节点PD2相连，源极与所述参考信号端Ref相连，漏极与所述第二上拉节点PU2相连；

所述第四开关晶体管M4的栅极与所述第一下拉节点PD1相连，源极与所述参考信号端Ref相连，漏极与所述第二上拉节点PU2相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第一输入信号端Input1的有效脉冲信号为高电位时，如图2a所示，第三开关晶体管M3和第四开关晶体管M4可以为N型开关晶体管；或者，当第一输入信号端Input1的有效脉冲信号为低电位时，如图2b所示，第三开关晶体管M3和第四开关晶体管M4可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第三开关晶体管在第二下拉节点的控制下处于导通状态时，将参考信号端的信号提供给第二上拉节点；当第四开关晶体管在第一下拉节点的控制下处于导通状态时，将参考信号端的信号提供给第二上拉节点。

以上仅是举例说明移位寄存器单元中第二上拉节点控制模块的具体结构，在具体实施时，第二上拉节点控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和2b所示，第一下拉节点控制模块53具体可以包括：第五开关晶体管M5、第六开关晶体管M6和第七开关晶体管M7；其中，

所述第五开关晶体管M5的栅极和源极均与所述第一时钟信号端CK1相连，漏极与所述第一下拉节点PD1相连；

所述第六开关晶体管M6的栅极与所述第一上拉节点PU1相连，源极与所述参考信号端Ref相连，漏极与所述第一下拉节点PD1相连；

所述第七开关晶体管M7的栅极与所述第二上拉节点PU2相连，源极与所述参考信号端Ref相连，漏极与所述第一下拉节点PD1相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第一输入信号端Input1的有效脉冲信号为高电位时，如图2a所示，第五开关晶体管M5、第六开关晶体管M6和第七开关晶体管M7可以为N型开关晶体管；或者，当第一输入信号端Input1的有效脉冲信号为低电位时，如图2b所示，第五开关晶体管M5、第六开关晶体管M6和第七开关晶体管M7可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第五开关晶体管在第一时钟信号端的控制下处于导通状态时，将第一时钟信号端的信号提供给第一下拉节点；当第六开关晶体管在第一上拉节点的控制下处于导通状态时，将参考信号端的信号提供给第一下拉节点；当第七开关晶体管在第二上拉节点的控制下处于导通状态时，将参考信号端的信号提供给第一下拉节点。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，在工艺制备时一般将第六开关晶体管的尺寸和第七开关晶体管的尺寸设置的比第五开关晶体管的尺寸大，这样当第一上拉节点的信号为有效脉冲信号时，可以使第六开关晶体管在第一上拉节点的控制下将参考信号端的信号提供给第一下拉节点的速率大于第五开关晶体管在第一时钟信号端的控制下将第一时钟信号端的信号提供给第一下拉节点的速率，从而可以保证第一下拉节点的电位与第一上拉节点的电位相反；同理，当第二上拉节点的信号为有效脉冲信号时，可以使第七开关晶体管在第二上拉节点的控制下将参考信号端的信号提供给第一下拉节点的速率大于第五开关晶体管在第一时钟信号端的控制下将第一时钟信号端的信号提供给第一下拉节点的速率，从而可以保证第一下拉节点的电位与第二上拉节点的电位相反。

以上仅是举例说明移位寄存器单元中第一下拉节点控制模块的具体结构，在具体实施时，第一下拉节点控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和2b所示，第二下拉节点控制模块54具体可以包括：第八开关晶体管M8、第九开关晶体管M9和第十开关晶体管M10；其中，

所述第八开关晶体管M8的栅极和源极均与所述第二时钟信号端CK2相连，漏极与所述第二下拉节点PD2相连；

所述第九开关晶体管M9的栅极与所述第一上拉节点PU1相连，源极与所述参考信号端Ref相连，漏极与所述第二下拉节点PD2相连；

所述第十开关晶体管M10的栅极与所述第二上拉节点PU2相连，源极与所述参考信号端Ref相连，漏极与所述第二下拉节点PD2相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第一输入信号端Input1的有效脉冲信号为高电位时，如图2a所示，第八开关晶体管M8、第九开关晶体管M9和第十开关晶体管M10可以为N型开关晶体管；或者，当第一输入信号端Input1的有效脉冲信号为低电位时，如图2b所示，第八开关晶体管M8、第九开关晶体管M9和第十开关晶体管M10可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第八开关晶体管在第二时钟信号端的控制下处于导通状态时，将第二时钟信号端的信号提供给第二下拉节点；当第九开关晶体管在第一上拉节点的控制下处于导通状态时，将参考信号端的信号提供给第二下拉节点；当第十开关晶体管在第二上拉节点的控制下处于导通状态时，将参考信号端的信号提供给第二下拉节点。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，在工艺制备时一般将第九开关晶体管的尺寸和第十开关晶体管的尺寸设置的比第八开关晶体管的尺寸大，这样当第一上拉节点的信号为有效脉冲信号时，可以使第九开关晶体管在第一上拉节点的控制下将参考信号端的信号提供给第二下拉节点的速率大于第八开关晶体管在第二时钟信号端的控制下将第二时钟信号端的信号提供给第二下拉节点的速率，从而可以保证第二下拉节点的电位与第一上拉节点的电位相反；同理，当第二上拉节点的信号为有效脉冲信号时，可以使第十开关晶体管在第二上拉节点的控制下将参考信号端的信号提供给第二下拉节点的速率大于第八开关晶体管在第二时钟信号端的控制下将第二时钟信号端的信号提供给第二下拉节点的速率，从而可以保证第二下拉节点的电位与第二上拉节点的电位相反。

以上仅是举例说明移位寄存器单元中第二下拉节点控制模块的具体结构，在具体实施时，第二下拉节点控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和2b所示，第一输入模块1具体可以包括：第十一开关晶体管M11；其中，

所述第十一开关晶体管M11的栅极与所述第一输入信号端Input1相连，源极与所述第一直流信号端VG1相连，漏极与所述第一上拉节点PU1相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第一输入信号端Input1的有效脉冲信号为高电位时，如图2a所示，第十一开关晶体管M11可以为N型开关晶体管；或者，当第一输入信号端Input1的有效脉冲信号为低电位时，如图2b所示，第十一开关晶体管M11可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第十一开关晶体管在第一输入信号端的控制下处于导通状态时，将第一直流信号端的信号提供给第一上拉节点。

以上仅是举例说明移位寄存器单元中第一输入模块的具体结构，在具体实施时，第一输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和2b所示，第一复位模块3具体可以包括：第十二开关晶体管M12；其中，

所述第十二开关晶体管M12的栅极与所述第一复位信号端Reset1相连，源极与所述第二直流信号端VG2相连，漏极与所述第一上拉节点PU1相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第一复位信号端Reset1的有效脉冲信号为高电位时，如图2a所示，第十二开关晶体管M12可以为N型开关晶体管；或者，当第一复位信号端Reset1的有效脉冲信号为低电位时，如图2b所示，第十二开关晶体管M12也可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第十二开关晶体管在第一复位信号端的控制下处于导通状态时，将第二直流信号端的信号提供给第一上拉节点。

以上仅是举例说明移位寄存器单元中第一复位模块的具体结构，在具体实施时，第一复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和2b所示，第二输入模块2具体可以包括：第十三开关晶体管M13；其中，

所述第十三开关晶体管M13的栅极与所述第二输入信号端Input2相连，源极与所述第一直流信号端Ref相连，漏极与所述第二上拉节点PU2相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第一输入信号端Input1的有效脉冲信号为高电位时，如图2a所示，第十三开关晶体管M13可以为N型开关晶体管；或者，当第一输入信号端Input1的有效脉冲信号为低电位时，如图2b所示，第十三开关晶体管M13也可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第十三开关晶体管在第二输入信号端的控制下处于导通状态时，将第一直流信号端的信号提供给第二上拉节点。

以上仅是举例说明移位寄存器单元中第二输入模块的具体结构，在具体实施时，第二输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和2b所示，第二复位模块4具体可以包括：第十四开关晶体管M14；其中，

所述第十四开关晶体管M14的栅极与所述第二复位信号端Reset2相连，源极与所述第二直流信号端VG2相连，漏极与所述第二上拉节点PU2相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第二复位信号端Reset2的有效脉冲信号为高电位时，如图2a所示，第十四开关晶体管M14可以为N型开关晶体管；或者，当第二复位信号端Reset2为低电位时，如图2b所示，第十四开关晶体管M14也可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第十四开关晶体管在第二复位信号端的控制下处于导通状态时，将第二直流信号端的信号提供给第二上拉节点。

以上仅是举例说明移位寄存器单元中第二复位模块的具体结构，在具体实施时，第二复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和2b所示，第一输出模块6具体可以包括：第十五开关晶体管M15、第十六开关晶体管M16、第十七开关晶体管M17、第十八开关晶体管M18与第一电容C1；其中，

所述第十五开关晶体管M15的栅极与所述第一上拉节点PU1相连，源极与所述第一时钟信号端CK1相连，漏极与所述第一驱动信号输出端Output1相连；

所述第十六开关晶体管M16的栅极与所述第一下拉节点PD1相连，源极与所述参考信号端Ref相连，漏极与所述第一驱动信号输出端Output1相连；

所述第十七开关晶体管M17的栅极与所述第二下拉节点PD2相连，源极与所述参考信号端Ref相连，漏极与所述第一驱动信号输出端Output1相连；

第十八开关晶体管M18的栅极与第二时钟信号端CK2相连，源极与参考信号端Ref相连，漏极与第一驱动信号输出端Output1相连；

所述第一电容C1的第一端与所述第一上拉节点PU1相连，第二端与所述第一驱动信号输出端Output1相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第一输入信号端Input1的有效脉冲信号为高电位时，如图2a所示，第十五开关晶体管M15、第十六开关晶体管M16、第十七开关晶体管M17以及第十八开关晶体管M18可以为N型开关晶体管；或者，当第一输入信号端Input1的有效脉冲信号为低电位时，如图2b所示，第十五开关晶体管M15、第十六开关晶体管M16、第十七开关晶体管M17以及第十八开关晶体管M18也可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第十五开关晶体管在第一上拉节点的控制下处于导通状态时，将第一时钟信号端的信号提供给第一驱动信号输出端；当第十六开关晶体管在第一下拉节点的控制下处于导通状态时，将参考信号端的信号提供给第一驱动信号输出端；当第十七开关晶体管在第二下拉节点的控制下处于导通状态时，将参考信号端的信号提供给第一驱动信号输出端；当第十八开关晶体管在第二时钟信号端的控制下处于导通状态时，将参考信号端的信号提供给第一驱动信号输出端；当第一上拉节点处于浮接状态时，由于第一电容的自举作用，可以保持其两端的电压差稳定，即第一上拉节点与第一驱动信号输出端之间的电压差稳定。

以上仅是举例说明移位寄存器单元中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图2a和2b所示，第二输出模块7具体可以包括：第十九开关晶体管M19、第二十开关晶体管M20、第二十一开关晶体管M21、第二十二开关晶体管M22与第二电容C2；其中，

所述第十九开关晶体管M19的栅极与所述第二上拉节点PU2相连，源极与所述第二时钟信号端CK2相连，漏极与所述第二驱动信号输出端Output2相连；

所述第二十开关晶体管M20的栅极与所述第二下拉节点PD2相连，源极与所述参考信号端Ref相连，漏极与所述第二驱动信号输出端Output2相连；

所述第二十一开关晶体管M21的栅极与所述第一下拉节点PD1相连，源极与所述参考信号端Ref相连，漏极与所述第二驱动信号输出端Output2相连；

第二十二开关晶体管M22的栅极与第一时钟信号端CK1相连，源极与所述参考信号端Ref相连，漏极与所述第二驱动信号输出端Output2相连；

所述第二电容C2的第一端与所述第二上拉节点PU2相连，第二端与所述第二驱动信号输出端Output2相连。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第一输入信号端Input1的有效脉冲信号为高电位时，如图2a所示，第十九开关晶体管M19、第二十开关晶体管M20、第二十一开关晶体管M21、第二十二开关晶体管M22可以为N型开关晶体管；或者，当第一输入信号端Input1的有效脉冲信号为低电位时，如图2b所示，第十九开关晶体管M19、第二十开关晶体管M20、第二十一开关晶体管M21、第二十二开关晶体管M22也可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器单元中，当第十九开关晶体管在第二上拉节点的控制下处于导通状态时，将第二时钟信号端的信号提供给第二驱动信号输出端；当第二十开关晶体管在第二下拉节点的控制下处于导通状态时，将参考信号端的信号提供给第二驱动信号输出端；当第二十一开关晶体管在第一下拉节点的控制下处于导通状态时，将参考信号端的信号提供给第二驱动信号输出端；当第二十二开关晶体管在第一时钟信号端的控制下处于导通状态时，将参考信号端的信号提供给第二驱动信号输出端；当第二上拉节点处于浮接状态时，由于第二电容的自举作用，可以保持其两端的电压差稳定，即保持第二上拉节点与第二驱动信号输出端之间的电压差处于稳定状态。

以上仅是举例说明移位寄存器单元中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

进一步地，为了减少信号线的数量，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第一复位信号端与所述第二驱动信号输出端相连。

或者，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，所述第二输入信号端与所述第一驱动信号输出端相连。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第一复位信号端与所述第二驱动信号输出端相连；且所述第二输入信号端与所述第一驱动信号输出端相连。

较佳地，在本发明实施例提供的上述移位寄存器单元中，开关晶体管一般均采用相同材质的晶体管，在具体实施时，当输入信号的有效脉冲信号为高电位时，如图2a所示，所有开关晶体管均为N型晶体管；当输入信号的有效脉冲信号为低电位时，如图2b所示，所有开关晶体管均为P型晶体管。

进一步的，在具体实施时，N型开关晶体管在高电位作用下导通，在低电位作用下截止；P型开关晶体管在高电位作用下截止，在低电位作用下导通。

需要说明的是，本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不作限定。在具体实施中，这些开关晶体管的源极和漏极可以根据开关晶体管的类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

进一步地，由于在本发明实施例提供的上述移位寄存器单元中，第一输入模块与第一复位模块为对称设计，第二输入模块与第二复位模块为对称设计，可以实现功能互换，因此本发明实施例提供的上述移位寄存器单元可以实现双向扫描。在反向扫描时，将移位寄存器单元的第一输入模块与第二复位模块的功能进行互换，将第一复位模块与第二输入模块的功能进行互换，即相对于正向扫描，第二复位模块作为第一输入模块，第二复位信号端作为第一输入信号；第二输入模块作为第一复位模块，第二输入信号端作为第一复位信号端；第一复位模块作为第二输入模块，第二复位信号端作为第二输入信号端；第一输入模块作为第二复位模块，第一输入信号端作为第二复位信号端。当第二复位信号端的有效脉冲信号为高电位时，第一直流信号端的电位为低电位，第二直流信号端的电位为高电位，参考信号端的电位为低电位；当第二复位信号端的有效脉冲信号为低电位时，第一直流信号端的电位为高电位，第二直流信号端的电位为低电位，第一参考信号的电位为高电位。

下面分别结合电路时序图，以正向扫描为例对本发明实施例提供的上述移位寄存器单元的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号，其中，1和0代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器单元的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的具体电位。

实施例一

以图2a所示的移位寄存器单元的结构为例对其工作过程作以描述，其中在图2a所示的移位寄存器单元中，所有开关晶体管均为N型开关晶体管；第一直流信号端VG1的电位为高电位，第二直流信号端VG2的电位为低电位；参考信号端Ref的电位为低电位；对应的输入输出时序图如图3a所示。具体地，选取如图3a所示的输入输出时序图中的第一阶段T1、第二阶段T2、第三阶段T3、第四阶段T4、第五阶段T5以及第六阶段T6六个阶段。

在第一阶段T1，Input1＝1，Input2＝0，Reset1＝0，Reset2＝0，CK1＝0，CK2＝1。

由于Input1＝1，因此第十一开关晶体管M11导通；由于Reset1＝0，因此第十二开关晶体管M12截止；由于Input2＝0，因此第十三开关晶体管M13截止；由于Reset2＝0，因此第十四开关晶体管M14截止。由于第十一开关晶体管M11导通并将第一直流信号端VG1的信号提供给第一上拉节点PU1，因此第一上拉节点PU1的电位为高电位。由于第一上拉节点PU1的电位为高电位，因此第六开关晶体管M6、第九开关晶体管M9以及第十五开关晶体管M15均导通。由于第六开关晶体管M6导通并将参考信号端Ref的信号提供给第一下拉节点PD1，因此第一下拉节点PD1的电位为低电位；由于第一下拉节点PD1的电位为低电位，因此第一开关晶体管M1、第四开关晶体管M4、第十六开关晶体管M16以及第二十一开关晶体管M21均截止。由于第九开关晶体管M9导通并将参考信号端Ref的信号提供给第二下拉节点PD2，因此第二下拉节点PD2的电位为低电位；由于第二下拉节点PD2的电位为低电位，因此第二开关晶体管M2、第三开关晶体管M3、第十七开关晶体管M17以及第二十开关晶体管M20均截止。由于第十五开关晶体管M15导通并将第一时钟信号端CK1的低电位信号提供给第一驱动信号输出端Output1，第一电容C1充电，因此第一驱动信号输出端Output1输出低电位的信号，由于CK2＝1，因此第十八开关晶体管M18导通并将参考信号端Ref的低电位的信号提供给第一驱动信号输出端Output1，进一步使第一驱动信号输出端Output1输出低电位的信号。

在第二阶段T2，Input1＝0，Input2＝1，Reset1＝0，Reset2＝0，CK1＝1，CK2＝0。

由于Input1＝0，因此第十一开关晶体管M11截止；由于Reset1＝0，因此第十二开关晶体管M12截止；由于Input2＝1，因此第十三开关晶体管M13导通；由于Reset2＝0，因此第十四开关晶体管M14截止。由于第十一开关晶体管M11与第十二开关晶体管M12均截止，因此第一上拉节点PU1处于浮接状态，由于第一电容C1的作用，保持第一上拉节点PU1的电位为高电位，因此第六开关晶体管M6、第九开关晶体管M9以及第十五开关晶体管M15均导通。由于第十五开关晶体管M15导通并将第一时钟信号端CK1的高电位信号提供给第一驱动信号输出端Output1，因此第一驱动信号输出端Output1输出高电位的信号。由于第一电容C1的自举作用可以维持第一上拉节点PU1和第一驱动信号输出端Output1之间的电压差处于稳定状态，因此第一上拉节点PU1的电位被进一步拉高，可以进一步使第六开关晶体管M6、第九开关晶体管M9以及第十五开关晶体管M15导通。由于第六开关晶体管M6导通并将参考信号端Ref的信号提供给第一下拉节点PD1，因此第一下拉节点PD1的电位为低电位；由于第九开关晶体管M9导通并将参考信号端Ref的信号提供给第二下拉节点PD2，因此第二下拉节点PD2的电位为低电位。由于第十三开关晶体管M13导通并将第一直流信号端VG1的信号提供给第二上拉节点PU2，因此第二上拉节点PU2的电位为高电位。由于第二上拉节点PU2的电位为高电位，因此第七开关晶体管M7、第十开关晶体管M10以及第十九开关晶体管M19均导通。由于第十九开关晶体管M19导通并将第二时钟信号端CK2的低电位信号提供给第二驱动信号输出端Output2，第二电容C2充电，因此第二驱动信号输出端Output2输出低电位的信号。由于CK1＝1，因此第二十二开关晶体管M22导通并将参考信号端Ref的低电位的信号提供给第二驱动信号输出端Output2，进一步使第二驱动信号输出端Output2输出低电位的信号。由于第七开关晶体管M7导通并将参考信号端Ref的信号提供给第一下拉节点PD1，因此进一步使第一下拉节点PD1的电位为低电位；由于第十开关晶体管M10导通并将参考信号端Ref的信号提供给第二下拉节点PD2，因此进一步使第二下拉节点PD2的电位为低电位。由于第一下拉节点PD1的电位为低电位，因此第一开关晶体管M1、第四开关晶体管M4、第十六开关晶体管M16以及第二十一开关晶体管M21均截止；由于第二下拉节点PD2的电位为低电位，因此第二开关晶体管M2、第三开关晶体管M3、第十七开关晶体管M17以及第二十开关晶体管M20均截止。

在第三阶段T3，Input1＝0，Input2＝0，Reset1＝1，Reset2＝0，CK1＝0，CK2＝1。

由于Input1＝0，因此第十一开关晶体管M11截止；由于Reset1＝1，因此第十二开关晶体管M12导通；由于Input2＝0，因此第十三开关晶体管M13截止；由于Reset2＝0，因此第十四开关晶体管M14截止。由于第十二开关晶体管M12导通并将第二直流信号端VG1的信号提供给第一上拉节点PU1，因此第一上拉节点PU1的电位为低电位。由于第一上拉节点PU1的电位为低电位，因此第六开关晶体管M6、第九开关晶体管M9以及第十五开关晶体管M15均截止。由于CK2＝1，因此第十八开关晶体管M18导通并将参考信号端Ref的低电位信号提供给第一驱动信号输出端Output1，因此第一驱动信号输出端Output1输出低电位的信号。由于第十三开关晶体管M13与第十四开关晶体管M14均截止，因此第二上拉节点PU2处于浮接状态，由于第二电容C2的作用，保持第二上拉节点PU2的电位为高电位，因此第七开关晶体管M7、第十开关晶体管M10以及第十九开关晶体管M19均导通。由于第十九开关晶体管M19导通并将第二时钟信号端CK2的高电位的信号提供给第二驱动信号输出端Output2，因此第二驱动信号输出端Output2输出高电位的信号。由于第二电容C2的自举作用可以维持第二上拉节点PU2和第二驱动信号输出端Output2之间的电压差处于稳定状态，因此第二上拉节点PU2的电位被进一步拉高，可以进一步使第七开关晶体管M7、第十开关晶体管M10以及第十九开关晶体管M19导通。由于第七开关晶体管M7导通并将参考信号端Ref的信号提供给第一下拉节点PD1，因此第一下拉节点PD1的电位为低电位；由于第一下拉节点PD1的电位为低电位，因此第一开关晶体管M1、第四开关晶体管M4、第十六开关晶体管M16以及第二十一开关晶体管M21均截止。由于第十开关晶体管M10导通并将参考信号端Ref的信号提供给第二下拉节点PD2，因此第二下拉节点PD2的电位为低电位；由于第二下拉节点PD2的电位为低电位，因此第二开关晶体管M2、第三开关晶体管M3、第十七开关晶体管M17以及第二十开关晶体管M20均截止。

在第四阶段T4，Input1＝0，Input2＝0，Reset1＝0，Reset2＝1，CK1＝1，CK2＝0。

由于Input1＝0，因此第十一开关晶体管M11截止；由于Reset1＝0，因此第十二开关晶体管M12截止；由于Input2＝0，因此第十三开关晶体管M13截止；由于Reset2＝1，因此第十四开关晶体管M14导通。由于第十四开关晶体管M14导通并将参考信号端Ref的信号提供给第二上拉节点PU2，因此第二上拉节点PU2的电位为低电位；由于第二上拉节点PU2的电位为低电位，因此第七开关晶体管M7、第十开关晶体管M10以及第十九开关晶体管M19均截止。由于CK1＝1，因此第五开关晶体管M5和第二十二开关晶体管均导通；由于第五开关晶体管M5导通并将第一时钟信号端CK1的信号提供给第一下拉节点PD1，因此第一下拉节点PD1的电位为高电位；由于第一下拉节点PD1的电位为高电位，因此第一开关晶体管M1、第四开关晶体管M4、第十六开关晶体管M16以及第二十一开关晶体管M21均导通。由于第一开关晶体管M1导通并将参考信号端Ref的信号提供给第一上拉节点PU1，因此第一上拉节点PU1的电位为低电位，因此第六开关晶体管M6、第九开关晶体管M9以及第十五开关晶体管M15均截止。由于第十六开关晶体管M16导通并将参考信号端Ref的低电位信号提供给第一驱动信号输出端Output1，因此第一驱动信号输出端Output1输出低电位的信号。由于第四开关晶体管M4导通并将参考信号端Ref的信号提供给第二上拉节点PU2，进一步保证第二上拉节点PU2的电位为低电位，因此第七开关晶体管M7、第十开关晶体管M10以及第十九开关晶体管M19均截止。由于第二十一开关晶体管M21导通并将参考信号端Ref的低电位信号提供给第二驱动信号输出端Output2，因此第二驱动信号输出端Output2输出低电位的信号。由于第二十二开关晶体管M22导通并将参考信号端Ref的低电位信号提供给第二驱动信号输出端Output2，进一步保证第二驱动信号输出端Output2输出低电位的信号。

在第五阶段T5，Input1＝0，Input2＝0，Reset1＝0，Reset2＝0，CK1＝0，CK2＝1。

由于Input1＝0，因此第十一开关晶体管M11截止；由于Reset1＝0，因此第十二开关晶体管M12截止；由于Input2＝0，因此第十三开关晶体管M13截止；由于Reset2＝0，因此第十四开关晶体管M14截止。由于CK2＝1，因此第八开关晶体管M8和第十八开关晶体管M18均导通；由于第八开关晶体管M8导通并将第二时钟信号端的信号提供给第二下拉节点PD2，因此第二下拉节点PD2的电位为高电位；由于第二下拉节点PD2的电位为高电位，因此第二开关晶体管M2、第三开关晶体管M3、第十七开关晶体管M17以及第二十开关晶体管M20均导通。由于第二开关晶体管M2导通并将参考信号端Ref的信号提供给第一上拉节点PU1，因此第一上拉节点PU1的电位为低电位；由于第一上拉节点PU1的电位为低电位，因此第六开关晶体管M6、第九开关晶体管M9以及第十五开关晶体管M15均截止。由于第十七开关晶体管M17导通并将参考信号端Ref的低电位信号提供给第一驱动信号输出端Output1，因此第一驱动信号输出端Output1输出低电位的信号。由于第十八开关晶体管M18导通并将参考信号端Ref的低电位信号提供给第一驱动信号输出端Output1，可以进一步保证第一驱动信号输出端Output1输出低电位的信号。由于第三开关晶体管M3导通并将参考信号端Ref的信号提供给第二上拉节点PU2，因此第二上拉节点PU2的电位为低电位；由于第二上拉节点PU2的电位为低电位，因此第七开关晶体管M7、第十开关晶体管M10以及第十九开关晶体管M19均截止；由于第二十开关晶体管M20导通并将参考信号端Ref的低电位信号提供给第二驱动信号输出端Output2，因此第二驱动信号输出端Output2输出低电位的信号。

在第六阶段T6，Input1＝0，Input2＝0，Reset1＝0，Reset2＝0，CK1＝1，CK2＝0。

由于Input1＝0，因此第十一开关晶体管M11截止；由于Reset1＝0，因此第十二开关晶体管M12截止；由于Input2＝0，因此第十三开关晶体管M13截止；由于Reset2＝0，因此第十四开关晶体管M14截止。由于CK1＝1，因此第五开关晶体管M5和第二十二开关晶体管M22均导通；由于第五开关晶体管M5导通并将第一时钟信号端的信号提供给第一下拉节点PD1，因此第一下拉节点PD1的电位为高电位；由于第一下拉节点PD1的电位为高电位，因此第一开关晶体管M1、第四开关晶体管M4、第十六开关晶体管M16以及第二十一开关晶体管M21均导通。由于第一开关晶体管M1导通并将参考信号端Ref的信号提供给第一上拉节点PU1，因此第一上拉节点PU1的电位为低电位，因此第六开关晶体管M6、第九开关晶体管M9以及第十五开关晶体管M15均截止。由于第十六开关晶体管M16导通并将参考信号端Ref的低电位信号提供给第一驱动信号输出端Output1，因此第一驱动信号输出端Output1输出低电位的信号。由于第四开关晶体管M4导通并将参考信号端Ref的信号提供给第二上拉节点PU2，因此第二上拉节点PU2的电位为低电位，因此第七开关晶体管M7、第十开关晶体管M10以及第十九开关晶体管M19均截止。由于第二十一开关晶体管M21导通并将参考信号端Ref的低电位信号提供给第二驱动信号输出端Output2，因此第二驱动信号输出端Output2输出低电位的信号。由于第二十二开关晶体管M22导通并将参考信号端Ref的低电位信号提供给第二驱动信号输出端Output2，进一步保证第二驱动信号输出端Output2输出低电位的信号。

在本发明实施例提供的上述移位寄存器单元中，在第六阶段T6之后，一直重复执行第五阶段T5和第六阶段T6的工作过程，直至第一输入信号端Input1的电位再次变为高电位。

实施例二

以图2b所示的移位寄存器单元的结构为例对其工作过程作以描述，其中在图2b所示的移位寄存器单元中，所有开关晶体管均为P型开关晶体管；第一直流信号端VG1的电位为低电位，第二直流信号端VG2的电位为高电位；参考信号端Ref的电位为高电位；对应的输入输出时序图如图3b所示。具体地，选取如图3b所示的输入输出时序图中的第一阶段T1、第二阶段T2、第三阶段T3、第四阶段T4、第五阶段T5以及第六阶段T6六个阶段。

在第一阶段T1，Input1＝0，Input2＝1，Reset1＝1，Reset2＝1，CK1＝1，CK2＝0。

由于Input1＝0，因此第十一开关晶体管M11导通；由于Reset1＝1，因此第十二开关晶体管M12截止；由于Input2＝1，因此第十三开关晶体管M13截止；由于Reset2＝1，因此第十四开关晶体管M14截止。由于第十一开关晶体管M11导通并将第一直流信号端VG1的信号提供给第一上拉节点PU1，因此第一上拉节点PU1的电位为低电位。由于第一上拉节点PU1的电位为低电位，因此第六开关晶体管M6、第九开关晶体管M9以及第十五开关晶体管M15均导通。由于第六开关晶体管M6导通并将参考信号端Ref的信号提供给第一下拉节点PD1，因此第一下拉节点PD1的电位为高电位；由于第一下拉节点PD1的电位为高电位，因此第一开关晶体管M1、第四开关晶体管M4、第十六开关晶体管M16以及第二十一开关晶体管M21均截止。由于第九开关晶体管M9导通并将参考信号端Ref的信号提供给第二下拉节点PD2，因此第二下拉节点PD2的电位为高电位；由于第二下拉节点PD2的电位为高电位，因此第二开关晶体管M2、第三开关晶体管M3、第十七开关晶体管M17以及第二十开关晶体管M20均截止。由于第十五开关晶体管M15导通并将第一时钟信号端CK1的高电位信号提供给第一驱动信号输出端Output1，第一电容C1充电，因此第一驱动信号输出端Output1输出高电位的信号，由于CK2＝0，因此第十八开关晶体管M18导通并将参考信号端Ref的高电位的信号提供给第一驱动信号输出端Output1，进一步使第一驱动信号输出端Output1输出高电位的信号。

在第二阶段T2，Input1＝1，Input2＝0，Reset1＝1，Reset2＝1，CK1＝0，CK2＝1。

由于Input1＝1，因此第十一开关晶体管M11截止；由于Reset1＝1，因此第十二开关晶体管M12截止；由于Input2＝0，因此第十三开关晶体管M13导通；由于Reset2＝1，因此第十四开关晶体管M14截止。由于第十一开关晶体管M11与第十二开关晶体管M12均截止，因此第一上拉节点PU1处于浮接状态，由于第一电容C1的作用，保持第一上拉节点PU1的电位为低电位，因此第六开关晶体管M6、第九开关晶体管M9以及第十五开关晶体管M15均导通。由于第十五开关晶体管M15导通并将第一时钟信号端CK1的低电位信号提供给第一驱动信号输出端Output1，因此第一驱动信号输出端Output1输出低电位的信号。由于第一电容C1的自举作用可以维持第一上拉节点PU1和第一驱动信号输出端Output1之间的电压差处于稳定状态，因此第一上拉节点PU1的电位被进一步拉低，可以进一步使第六开关晶体管M6、第九开关晶体管M9以及第十五开关晶体管M15导通。由于第六开关晶体管M6导通并将参考信号端Ref的信号提供给第一下拉节点PD1，因此第一下拉节点PD1的电位为高电位；由于第九开关晶体管M9导通并将参考信号端Ref的信号提供给第二下拉节点PD2，因此第二下拉节点PD2的电位为高电位。由于第十三开关晶体管M13导通并将第一直流信号端VG1的信号提供给第二上拉节点PU2，因此第二上拉节点PU2的电位为低电位。由于第二上拉节点PU2的电位为低电位，因此第七开关晶体管M7、第十开关晶体管M10以及第十九开关晶体管M19均导通。由于第十九开关晶体管M19导通并将第二时钟信号端CK2的高电位信号提供给第二驱动信号输出端Output2，第二电容C2充电，因此第二驱动信号输出端Output2输出高电位的信号。由于CK1＝0，因此第二十二开关晶体管M22导通并将参考信号端Ref的高电位的信号提供给第二驱动信号输出端Output2，进一步使第二驱动信号输出端Output2输出高电位的信号。由于第七开关晶体管M7导通并将参考信号端Ref的信号提供给第一下拉节点PD1，因此进一步使第一下拉节点PD1的电位为高电位；由于第十开关晶体管M10导通并将参考信号端Ref的信号提供给第二下拉节点PD2，因此进一步使第二下拉节点PD2的电位为高电位。由于第一下拉节点PD1的电位为高电位，因此第一开关晶体管M1、第四开关晶体管M4、第十六开关晶体管M16以及第二十一开关晶体管M21均截止；由于第二下拉节点PD2的电位为高电位，因此第二开关晶体管M2、第三开关晶体管M3、第十七开关晶体管M17以及第二十开关晶体管M20均截止。

在第三阶段T3，Input1＝1，Input2＝1，Reset1＝0，Reset2＝1，CK1＝1，CK2＝0。

由于Input1＝1，因此第十一开关晶体管M11截止；由于Reset1＝0，因此第十二开关晶体管M12导通；由于Input2＝1，因此第十三开关晶体管M13截止；由于Reset2＝1，因此第十四开关晶体管M14截止。由于第十二开关晶体管M12导通并将第二直流信号端VG1的信号提供给第一上拉节点PU1，因此第一上拉节点PU1的电位为高电位。由于第一上拉节点PU1的电位为高电位，因此第六开关晶体管M6、第九开关晶体管M9以及第十五开关晶体管M15均截止。由于CK2＝0，因此第十八开关晶体管M18导通并将参考信号端Ref的高电位信号提供给第一驱动信号输出端Output1，因此第一驱动信号输出端Output1输出高电位的信号。由于第十三开关晶体管M13与第十四开关晶体管M14均截止，因此第二上拉节点PU2处于浮接状态，由于第二电容C2的作用，保持第二上拉节点PU2的电位为低电位，因此第七开关晶体管M7、第十开关晶体管M10以及第十九开关晶体管M19均导通。由于第十九开关晶体管M19导通并将第二时钟信号端CK2的低电位的信号提供给第二驱动信号输出端Output2，因此第二驱动信号输出端Output2输出低电位的信号。由于第二电容C2的自举作用可以维持第二上拉节点PU2和第二驱动信号输出端Output2之间的电压差处于稳定状态，因此第二上拉节点PU2的电位被进一步拉低，可以进一步使第七开关晶体管M7、第十开关晶体管M10以及第十九开关晶体管M19导通。由于第七开关晶体管M7导通并将参考信号端Ref的信号提供给第一下拉节点PD1，因此第一下拉节点PD1的电位为高电位；由于第一下拉节点PD1的电位为高电位，因此第一开关晶体管M1、第四开关晶体管M4、第十六开关晶体管M16以及第二十一开关晶体管M21均截止。由于第十开关晶体管M10导通并将参考信号端Ref的信号提供给第二下拉节点PD2，因此第二下拉节点PD2的电位为高电位；由于第二下拉节点PD2的电位为高电位，因此第二开关晶体管M2、第三开关晶体管M3、第十七开关晶体管M17以及第二十开关晶体管M20均截止。

在第四阶段T4，Input1＝1，Input2＝1，Reset1＝1，Reset2＝0，CK1＝0，CK2＝1。

由于Input1＝1，因此第十一开关晶体管M11截止；由于Reset1＝1，因此第十二开关晶体管M12截止；由于Input2＝1，因此第十三开关晶体管M13截止；由于Reset2＝0，因此第十四开关晶体管M14导通。由于第十四开关晶体管M14导通并将参考信号端Ref的信号提供给第二上拉节点PU2，因此第二上拉节点PU2的电位为高电位；由于第二上拉节点PU2的电位为高电位，因此第七开关晶体管M7、第十开关晶体管M10以及第十九开关晶体管M19均截止。由于CK1＝0，因此第五开关晶体管M5和第二十二开关晶体管均导通；由于第五开关晶体管M5导通并将第一时钟信号端CK1的信号提供给第一下拉节点PD1，因此第一下拉节点PD1的电位为低电位；由于第一下拉节点PD1的电位为低电位，因此第一开关晶体管M1、第四开关晶体管M4、第十六开关晶体管M16以及第二十一开关晶体管M21均导通。由于第一开关晶体管M1导通并将参考信号端Ref的信号提供给第一上拉节点PU1，因此第一上拉节点PU1的电位为高电位，因此第六开关晶体管M6、第九开关晶体管M9以及第十五开关晶体管M15均截止。由于第十六开关晶体管M16导通并将参考信号端Ref的高电位信号提供给第一驱动信号输出端Output1，因此第一驱动信号输出端Output1输出高电位的信号。由于第四开关晶体管M4导通并将参考信号端Ref的信号提供给第二上拉节点PU2，进一步保证第二上拉节点PU2的电位为高电位，因此第七开关晶体管M7、第十开关晶体管M10以及第十九开关晶体管M19均截止。由于第二十一开关晶体管M21导通并将参考信号端Ref的高电位信号提供给第二驱动信号输出端Output2，因此第二驱动信号输出端Output2输出高电位的信号。由于第二十二开关晶体管M22导通并将参考信号端Ref的高电位信号提供给第二驱动信号输出端Output2，进一步保证第二驱动信号输出端Output2输出高电位的信号。

在第五阶段T5，Input1＝1，Input2＝1，Reset1＝1，Reset2＝1，CK1＝1，CK2＝0。

由于Input1＝1，因此第十一开关晶体管M11截止；由于Reset1＝1，因此第十二开关晶体管M12截止；由于Input2＝1，因此第十三开关晶体管M13截止；由于Reset2＝1，因此第十四开关晶体管M14截止。由于CK2＝0，因此第八开关晶体管M8和第十八开关晶体管M18均导通；由于第八开关晶体管M8导通并将第二时钟信号端的信号提供给第二下拉节点PD2，因此第二下拉节点PD2的电位为低电位；由于第二下拉节点PD2的电位为低电位，因此第二开关晶体管M2、第三开关晶体管M3、第十七开关晶体管M17以及第二十开关晶体管M20均导通。由于第二开关晶体管M2导通并将参考信号端Ref的信号提供给第一上拉节点PU1，因此第一上拉节点PU1的电位为高电位；由于第一上拉节点PU1的电位为高电位，因此第六开关晶体管M6、第九开关晶体管M9以及第十五开关晶体管M15均截止。由于第十七开关晶体管M17导通并将参考信号端Ref的高电位信号提供给第一驱动信号输出端Output1，因此第一驱动信号输出端Output1输出高电位的信号。由于第十八开关晶体管M18导通并将参考信号端Ref的高电位信号提供给第一驱动信号输出端Output1，可以进一步保证第一驱动信号输出端Output1输出高电位的信号。由于第三开关晶体管M3导通并将参考信号端Ref的信号提供给第二上拉节点PU2，因此第二上拉节点PU2的电位为高电位；由于第二上拉节点PU2的电位为高电位，因此第七开关晶体管M7、第十开关晶体管M10以及第十九开关晶体管M19均截止；由于第二十开关晶体管M20导通并将参考信号端Ref的高电位信号提供给第二驱动信号输出端Output2，因此第二驱动信号输出端Output2输出高电位的信号。

在第六阶段T6，Input1＝1，Input2＝1，Reset1＝1，Reset2＝1，CK1＝0，CK2＝1。

由于Input1＝1，因此第十一开关晶体管M11截止；由于Reset1＝1，因此第十二开关晶体管M12截止；由于Input2＝1，因此第十三开关晶体管M13截止；由于Reset2＝1，因此第十四开关晶体管M14截止。由于CK1＝0，因此第五开关晶体管M5和第二十二开关晶体管M22均导通；由于第五开关晶体管M5导通并将第一时钟信号端的信号提供给第一下拉节点PD1，因此第一下拉节点PD1的电位为低电位；由于第一下拉节点PD1的电位为低电位，因此第一开关晶体管M1、第四开关晶体管M4、第十六开关晶体管M16以及第二十一开关晶体管M21均导通。由于第一开关晶体管M1导通并将参考信号端Ref的信号提供给第一上拉节点PU1，因此第一上拉节点PU1的电位为高电位，因此第六开关晶体管M6、第九开关晶体管M9以及第十五开关晶体管M15均截止。由于第十六开关晶体管M16导通并将参考信号端Ref的高电位信号提供给第一驱动信号输出端Output1，因此第一驱动信号输出端Output1输出高电位的信号。由于第四开关晶体管M4导通并将参考信号端Ref的信号提供给第二上拉节点PU2，因此第二上拉节点PU2的电位为高电位，因此第七开关晶体管M7、第十开关晶体管M10以及第十九开关晶体管M19均截止。由于第二十一开关晶体管M21导通并将参考信号端Ref的高电位信号提供给第二驱动信号输出端Output2，因此第二驱动信号输出端Output2输出高电位的信号。由于第二十二开关晶体管M22导通并将参考信号端Ref的高电位信号提供给第二驱动信号输出端Output2，进一步保证第二驱动信号输出端Output2输出高电位的信号。

在本发明实施例提供的上述移位寄存器单元中，在第六阶段T6之后，一直重复执行第五阶段T5和第六阶段T6的工作过程，直至第一输入信号端Input1的电位再次变为低电位。

从实施例一和实施例二中可以看出，本发明实施例提供的上述移位寄存器单元通过公用第一下拉节点和第二下拉节点，可以使每个移位寄存器单元输出具有一定相位差的两个扫描信号，并且减少开关晶体管的数量，与现有的两个移位寄存器相比结构简单，且可以降低栅极驱动电路的占用空间，更适合于窄边框设计。

从实施例一和实施例二中可以看出，第一驱动信号输出端输出的信号的时序满足第二输入信号端的信号的时序要求，第二驱动信号输出端输出的信号的时序满足第一复位信号端的信号的时序要求，因此，可以将第一驱动信号输出端与第二输入信号端相连以为第二输入信号端提供信号，以及将第二驱动信号输出端与第一复位信号端相连以为第一复位信号端提供信号，这样可以进一步减少控制信号线的数量，简化制备工艺。

基于同一发明构思，本发明实施例提供一种本发明实施例提供的上述任一种移位寄存器单元的驱动方法，如图4所示，包括：：第一阶段、第二阶段、第三阶段、第四阶段、第五阶段与第六阶段；其中，

S401、在第一阶段，第一输入模块在第一输入信号端的控制下将第一直流信号端的信号提供给第一上拉节点；节点控制模块在第一上拉节点的控制下分别使第一下拉节点的电位和第二下拉节点的电位与第一上拉节点的电位相反；第一输出模块在第一上拉节点的控制下将第一时钟信号端的信号提供给第一驱动信号输出端以及在第二时钟信号端的控制下将参考信号端的信号提供给第一驱动信号输出端；

S402、在第二阶段，第一输出模块在第一上拉节点处于浮接状态时保持第一上拉节点与第一驱动信号输出端之间的电压差稳定，以及在第一上拉节点的控制下将第一时钟信号端的信号提供给第一驱动信号输出端；第二输入模块在第二输入信号端的控制下将第一直流信号端的信号提供给第二上拉节点；节点控制模块在第一上拉节点的控制下分别使第一下拉节点的电位和第二下拉节点的电位与第一上拉节点的电位相反，以及在第二上拉节点的控制下分别使第一下拉节点的电位和第二下拉节点的电位与第二上拉节点的电位相反；第二输出模块在第二上拉节点的控制下将第二时钟信号端的信号提供给第二驱动信号输出端以及在第一时钟信号端的控制下将参考信号端的信号提供给第二驱动信号输出端；

S403、在第三阶段，第一复位模块在第一复位信号端的控制下将第二直流信号端的信号提供给第一上拉节点；第一输出模块在第二时钟信号端的控制下将参考信号端的信号提供给第一驱动信号输出端；第二输出模块在第二上拉节点处于浮接状态时保持第二上拉节点与第二驱动信号输出端之间的电压差稳定，以及在第二上拉节点的控制下将第二时钟信号端的信号提供给第二驱动信号输出端；节点控制模块在第二上拉节点的控制下分别使第一下拉节点的电位和第二下拉节点的电位与第二上拉节点的电位相反；

S404、在第四阶段，第二复位模块在第二复位信号端的控制下将第二直流信号端的信号提供给第二上拉节点；节点控制模块在第一时钟信号端的控制下将第一时钟信号端的信号提供给第一下拉节点，以及在第一下拉节点的控制下分别使第一上拉节点的电位和第二上拉节点的电位与第一下拉节点的电位相反；第一输出模块在第一下拉节点的控制下将参考信号端的信号提供给第一驱动信号输出端；第二输出模块在第一下拉节点的控制下将参考信号端的信号提供给第二驱动信号输出端以及在第一时钟信号端的控制下将参考信号端的信号提供给第二驱动信号输出端；

S405、在第五阶段，节点控制模块在第二时钟信号端的控制下将第二时钟信号端的信号提供给第二下拉节点，在第二下拉节点的控制下分别使第一上拉节点的电位和第二上拉节点的电位与第二下拉节点的电位相反；第一输出模块在第二下拉节点的控制下将参考信号端的信号提供给第一驱动信号输出端，以及在第二时钟信号端的控制下将参考信号端的信号提供给第一驱动信号输出端；第二输出模块在第二下拉节点的控制下将参考信号端的信号提供给第二驱动信号输出端；

S406、在第六阶段，节点控制模块在第一时钟信号端的控制下将第一时钟信号端的信号提供给第一下拉节点，在第一下拉节点的控制下分别使第一上拉节点的电位和第二上拉节点的电位与第一下拉节点的电位相反；第一输出模块在第一下拉节点的控制下将参考信号端的信号提供给第一驱动信号输出端；第二输出模块在第一下拉节点的控制下将参考信号端的信号提供给第二驱动信号输出端以及在第一时钟信号端的控制下将参考信号端的信号提供给第二驱动信号输出端。

基于同一发明构思，本发明实施例提供一种栅极驱动电路，如图5(图5以各移位寄存器单元中第二复位信号端与第二驱动信号输出端相连，第二输入信号端与第一驱动信号输出端相连为例)所示，包括级联的多个本发明实施例提供的上述移位寄存器单元SR(1)、SR(2)…SR(n-1)、SR(n)、SR(n+1)…SR(N-1)、SR(N)(共N个移位寄存器单元，1≤n≤N)；其中，

第一级移位寄存器单元SR(1)的第一输入信号端Input1与帧触发信号端STV相连；

除第一级移位寄存器单元SR(1)之外，其余各级移位寄存器单元SR(n)的第一输入信号端Input1_n分别与上一级移位寄存器单元SR(n-1)的第二驱动信号输出端Output2_n-1相连；

除最后一级移位寄存器单元SR(N)之外，其余各级移位寄存器单元SR(n)的第二复位信号端Reset2_2分别与下一级移位寄存器单元SR(n+1)的第一驱动信号输出端Output1_n+1相连。

具体地，上述栅极驱动电路中的每个移位寄存器单元的具体结构与本发明上述移位寄存器单元在功能和结构上均相同，重复之处不再赘述。

在具体实施时，在本发明提供的上述栅极驱动电路中，如图5所示，第2k-1级移位寄存器单元的第一时钟信号端CK1和第2k级移位寄存器单元的第二时钟信号端CK2均与同一时钟端即第一时钟端ck1相连；第2k-1级移位寄存器单元的第二时钟信号端CK2和第2k级移位寄存器单元的第一时钟信号端CK1均与同一时钟端即第二时钟端ck2相连；其中，k为大于0的正整数。

进一步地，在具体实施时，在本发明提供的上述栅极驱动电路中，如图5所示，各级移位寄存器单元SR(n)的参考信号端Ref均与同一信号端即参考端ref相连；各级移位寄存器单元SR(n)的第一直流信号端VG1均与同一信号端即第一直流端vg1相连；各级移位寄存器单元SR(n)的第二直流信号端VG2均与同一信号端即第二直流端vg2相连。

上述栅极驱动电路，在实现栅线双向扫描时，使每个移位寄存器单元的第一输入模块与第二复位模块的功能进行互换，第一复位模块与第二输入模块的功能进行互换，即相对于正向扫描，在反向扫描时每个移位寄存器单元的第二复位模块作为第一输入模块，第二复位信号端作为第一输入信号端，每个移位寄存器单元的第二输入模块作为第一复位模块，第二输入信号端作为第一复位信号端，每个移位寄存器单元的第一复位模块作为第二输入模块，第一复位信号端作为第二输入模块，每个移位寄存器单元的第一输入模块作为第二复位模块，第一输入信号端作为第二复位信号端，此时电路的连接关系不发生改变，只是电路功能发生了转变。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路。通过该栅极驱动电路为显示装置中的各栅线提供扫描信号，其具体实施可参见上述栅极驱动电路的描述，相同之处不再赘述。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，包括：第一输入模块、第二输入模块、第一复位模块、第二复位模块、节点控制模块、第一输出模块与第二输出模块；其中，通过上述七个模块的相互配合，通过共用节点控制模块可以使每个移位寄存器单元输出具有一定相位差的两个扫描信号，以对应显示面板中的两行栅线，以实现现有的两个移位寄存器的功能，与现有的两个移位寄存器相比结构简单，从而降低栅极驱动电路的占用空间，更适合于窄边框设计。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (16)

1.一种移位寄存器单元，其特征在于，包括：第一输入模块、第二输入模块、第一复位模块、第二复位模块、节点控制模块、第一输出模块与第二输出模块；其中，

所述第一输入模块分别与第一输入信号端、第一直流信号端以及第一上拉节点相连；所述第一输入模块用于在所述第一输入信号端的控制下将所述第一直流信号端的信号提供给所述第一上拉节点；

所述第一复位模块分别与第一复位信号端、第二直流信号端以及所述第一上拉节点相连；所述第一复位模块用于在所述第一复位信号端的控制下将所述第二直流信号端的信号提供给所述第一上拉节点；

所述第二输入模块分别与第二输入信号端、所述第一直流信号端以及第二上拉节点相连；所述第二输入模块用于在所述第二输入信号端的控制下将所述第一直流信号端的信号提供给所述第二上拉节点；

所述第二复位模块分别与第二复位信号端、所述第二直流信号端以及所述第二上拉节点相连；所述第二复位模块用于在所述第二复位信号端的控制下将所述第二直流信号端的信号提供给所述第二上拉节点；

所述节点控制模块分别与第一时钟信号端、第二时钟信号端、所述第一上拉节点、所述第二上拉节点、第一下拉节点、第二下拉节点相连；所述节点控制模块用于在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第一下拉节点，在所述第二时钟信号端的控制下将所述第二时钟信号端的信号提供给所述第二下拉节点，在所述第一上拉节点的控制下分别使所述第一下拉节点的电位和所述第二下拉节点的电位与所述第一上拉节点的电位相反，在所述第二上拉节点的控制下分别使所述第一下拉节点的电位和所述第二下拉节点的电位与所述第二上拉节点的电位相反，在所述第一下拉节点的控制下分别使所述第一上拉节点的电位和所述第二上拉节点的电位与所述第一下拉节点的电位相反，以及在所述第二下拉节点的控制下分别使所述第一上拉节点的电位和所述第二上拉节点的电位与所述第二下拉节点的电位相反；

所述第一输出模块分别与所述第一时钟信号端、所述第二时钟信号端、参考信号端、所述第一上拉节点、所述第一下拉节点、所述第二下拉节点以及所述移位寄存器单元的第一驱动信号输出端相连；所述第一输出模块用于在所述第一上拉节点的控制下将所述第一时钟信号端的信号提供给所述第一驱动信号输出端，分别在所述第一下拉节点和所述第二下拉节点的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端，在所述第二时钟信号端的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端，以及在所述第一上拉节点处于浮接状态时保持所述第一上拉节点与所述第一驱动信号输出端之间的电压差稳定；

所述第二输出模块分别与所述第一时钟信号端、所述第二时钟信号端、所述参考信号端、所述第二上拉节点、所述第一下拉节点、所述第二下拉节点以及所述移位寄存器单元的第二驱动信号输出端相连；所述第二输出模块用于在所述第二上拉节点的控制下将所述第二时钟信号端的信号提供给所述第二驱动信号输出端，分别在所述第一下拉节点和所述第二下拉节点的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端，在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端以及在所述第二上拉节点处于浮接状态时保持所述第二上拉节点与所述第二驱动信号输出端之间的电压差稳定。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述节点控制模块包括：第一上拉节点控制模块、第二上拉节点控制模块、第一下拉节点控制模块与第二下拉节点控制模块；其中，

所述第一上拉节点控制模块分别与所述参考信号端、所述第一上拉节点、所述第一下拉节点、所述第二下拉节点相连；所述第一上拉节点控制模块用于分别在所述第一下拉节点和所述第二下拉节点的控制下将所述参考信号端的信号提供给所述第一上拉节点；

所述第二上拉节点控制模块分别与所述参考信号端、所述第二上拉节点、所述第一下拉节点、所述第二下拉节点相连；所述第二上拉节点控制模块用于分别在所述第一下拉节点和所述第二下拉节点的控制下将所述参考信号端的信号提供给所述第二上拉节点；

所述第一下拉节点控制模块分别与所述第一时钟信号端、所述参考信号端、所述第一下拉节点、所述第一上拉节点、所述第二上拉节点相连；所述第一下拉节点控制模块用于在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述所述第一下拉节点，以及分别在所述第一上拉节点和所述第二上拉节点的控制下将所述参考信号端的信号提供给所述所述第一下拉节点；

所述第二下拉节点控制模块分别与所述第二时钟信号端、所述参考信号端、所述第二下拉节点、所述第一上拉节点、所述第二上拉节点相连；所述第二下拉节点控制模块用于在所述第二时钟信号端的控制下将所述第二时钟信号端的信号提供给所述所述第二下拉节点，以及分别在所述第一上拉节点和所述第二上拉节点的控制下将所述参考信号端的信号提供给所述所述第二下拉节点。

3.如权利要求2所述的移位寄存器单元，其特征在于，所述第一上拉节点控制模块包括：第一开关晶体管和第二开关晶体管；其中，

所述第一开关晶体管的栅极与所述第一下拉节点相连，源极与所述参考信号端相连，漏极与所述第一上拉节点相连；

所述第二开关晶体管的栅极与所述第二下拉节点相连，源极与所述参考信号端相连，漏极与所述第一上拉节点相连。

4.如权利要求2所述的移位寄存器单元，其特征在于，所述第二上拉节点控制模块包括：第三开关晶体管和第四开关晶体管；其中，

所述第三开关晶体管的栅极与所述第二下拉节点相连，源极与所述参考信号端相连，漏极与所述第二上拉节点相连；

所述第四开关晶体管的栅极与所述第一下拉节点相连，源极与所述参考信号端相连，漏极与所述第二上拉节点相连。

5.如权利要求2所述的移位寄存器单元，其特征在于，所述第一下拉节点控制模块包括：第五开关晶体管、第六开关晶体管和第七开关晶体管；其中，

所述第五开关晶体管的栅极和源极均与所述第一时钟信号端相连，漏极与所述第一下拉节点相连；

所述第六开关晶体管的栅极与所述第一上拉节点相连，源极与所述参考信号端相连，漏极与所述第一下拉节点相连；

所述第七开关晶体管的栅极与所述第二上拉节点相连，源极与所述参考信号端相连，漏极与所述第一下拉节点相连。

6.如权利要求2所述的移位寄存器单元，其特征在于，所述第二下拉节点控制模块包括：第八开关晶体管、第九开关晶体管和第十开关晶体管；其中，

所述第八开关晶体管的栅极和源极均与所述第二时钟信号端相连，漏极与所述第二下拉节点相连；

所述第九开关晶体管的栅极与所述第一上拉节点相连，源极与所述参考信号端相连，漏极与所述第二下拉节点相连；

所述第十开关晶体管的栅极与所述第二上拉节点相连，源极与所述参考信号端相连，漏极与所述第二下拉节点相连。

7.如权利要求1-6任一项所述的移位寄存器单元，其特征在于，所述第一输入模块包括：第十一开关晶体管；其中，

所述第十一开关晶体管的栅极与所述第一输入信号端相连，源极与所述第一直流信号端相连，漏极与所述第一上拉节点相连。

8.如权利要求1-6任一项所述的移位寄存器单元，其特征在于，所述第一复位模块包括：第十二开关晶体管；其中，

所述第十二开关晶体管的栅极与所述第一复位信号端相连，源极与所述第二直流信号端相连，漏极与所述第一上拉节点相连。

9.如权利要求1-6任一项所述的移位寄存器单元，其特征在于，所述第二输入模块包括：第十三开关晶体管；其中，

所述第十三开关晶体管的栅极与所述第二输入信号端相连，源极与所述第一直流信号端相连，漏极与所述第二上拉节点相连。

10.如权利要求1-6任一项所述的移位寄存器单元，其特征在于，所述第二复位模块包括：第十四开关晶体管；其中，

所述第十四开关晶体管的栅极与所述第二复位信号端相连，源极与所述第二直流信号端相连，漏极与所述第二上拉节点相连。

11.如权利要求1-6任一项所述的移位寄存器单元，其特征在于，所述第一输出模块包括：第十五开关晶体管、第十六开关晶体管、第十七开关晶体管、第十八开关晶体管与第一电容；其中，

所述第十五开关晶体管的栅极与所述第一上拉节点相连，源极与所述第一时钟信号端相连，漏极与所述第一驱动信号输出端相连；

所述第十六开关晶体管的栅极与所述第一下拉节点相连，源极与所述参考信号端相连，漏极与所述第一驱动信号输出端相连；

所述第十七开关晶体管的栅极与所述第二下拉节点相连，源极与所述参考信号端相连，漏极与所述第一驱动信号输出端相连；

所述第十八开关晶体管的栅极与所述第二时钟信号端相连，源极与所述参考信号端相连，漏极与所述第一驱动信号输出端相连；

所述第一电容的第一端与所述第一上拉节点相连，第二端与所述第一驱动信号输出端相连。

12.如权利要求1-6任一项所述的移位寄存器单元，其特征在于，所述第二输出模块包括：第十九开关晶体管、第二十开关晶体管、第二十一开关晶体管、第二十二开关晶体管与第二电容；其中，

所述第十九开关晶体管的栅极与所述第二上拉节点相连，源极与所述第二时钟信号端相连，漏极与所述第二驱动信号输出端相连；

所述第二十开关晶体管的栅极与所述第二下拉节点相连，源极与所述参考信号端相连，漏极与所述第二驱动信号输出端相连；

所述第二十一开关晶体管的栅极与所述第一下拉节点相连，源极与所述参考信号端相连，漏极与所述第二驱动信号输出端相连；

所述第二十二开关晶体管的栅极与所述第一时钟信号端相连，源极与所述参考信号端相连，漏极与所述第二驱动信号输出端相连；

所述第二电容的第一端与所述第二上拉节点相连，第二端与所述第二驱动信号输出端相连。

13.如权利要求1-6任一项所述的移位寄存器单元，其特征在于，所述第一复位信号端与所述第二驱动信号输出端相连；和/或，

所述第二输入信号端与所述第一驱动信号输出端相连。

14.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-13任一项所述的移位寄存器单元；其中，

第一级移位寄存器单元的第一输入信号端与帧触发信号端相连；

除第一级移位寄存器单元之外，其余各级移位寄存器单元的第一输入信号端分别与上一级移位寄存器单元的第二驱动信号输出端相连；

除最后一级移位寄存器单元之外，其余各级移位寄存器单元的第二复位信号端分别与下一级移位寄存器单元的第一驱动信号输出端相连。

15.一种显示面板，其特征在于，包括如权利要求14所述的栅极驱动电路。

16.一种如权利要求1-13任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：第一阶段、第二阶段、第三阶段、第四阶段、第五阶段与第六阶段；其中，

在所述第一阶段，所述第一输入模块在所述第一输入信号端的控制下将所述第一直流信号端的信号提供给所述第一上拉节点；所述节点控制模块在所述第一上拉节点的控制下分别使所述第一下拉节点的电位和所述第二下拉节点的电位与所述第一上拉节点的电位相反；所述第一输出模块在所述第一上拉节点的控制下将所述第一时钟信号端的信号提供给所述第一驱动信号输出端以及在所述第二时钟信号端的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端；

在所述第二阶段，所述第一输出模块在所述第一上拉节点处于浮接状态时保持所述第一上拉节点与所述第一驱动信号输出端之间的电压差稳定，以及在所述第一上拉节点的控制下将所述第一时钟信号端的信号提供给所述第一驱动信号输出端；所述第二输入模块在所述第二输入信号端的控制下将所述第一直流信号端的信号提供给所述第二上拉节点；所述节点控制模块在所述第一上拉节点的控制下分别使所述第一下拉节点的电位和所述第二下拉节点的电位与所述第一上拉节点的电位相反，以及在所述第二上拉节点的控制下分别使所述第一下拉节点的电位和所述第二下拉节点的电位与所述第二上拉节点的电位相反；所述第二输出模块在所述第二上拉节点的控制下将所述第二时钟信号端的信号提供给所述第二驱动信号输出端以及在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端；

在所述第三阶段，所述第一复位模块在所述第一复位信号端的控制下将所述第二直流信号端的信号提供给所述第一上拉节点；所述第一输出模块在所述第二时钟信号端的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端；所述第二输出模块在所述第二上拉节点处于浮接状态时保持所述第二上拉节点与所述第二驱动信号输出端之间的电压差稳定，以及在所述第二上拉节点的控制下将所述第二时钟信号端的信号提供给所述第二驱动信号输出端；所述节点控制模块在所述第二上拉节点的控制下分别使所述第一下拉节点的电位和所述第二下拉节点的电位与所述第二上拉节点的电位相反；

在所述第四阶段，所述第二复位模块在所述第二复位信号端的控制下将所述第二直流信号端的信号提供给所述第二上拉节点；所述节点控制模块在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第一下拉节点，以及在所述第一下拉节点的控制下分别使所述第一上拉节点的电位和所述第二上拉节点的电位与所述第一下拉节点的电位相反；所述第一输出模块在所述第一下拉节点的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端；所述第二输出模块在所述第一下拉节点的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端以及在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端；

在所述第五阶段，所述节点控制模块在所述第二时钟信号端的控制下将所述第二时钟信号端的信号提供给所述第二下拉节点，在所述第二下拉节点的控制下分别使所述第一上拉节点的电位和所述第二上拉节点的电位与所述第二下拉节点的电位相反；所述第一输出模块在所述第二下拉节点的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端，以及在所述第二时钟信号端的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端；所述第二输出模块在所述第二下拉节点的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端；

在所述第六阶段，所述节点控制模块在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第一下拉节点，在所述第一下拉节点的控制下分别使所述第一上拉节点的电位和所述第二上拉节点的电位与所述第一下拉节点的电位相反；所述第一输出模块在所述第一下拉节点的控制下将所述参考信号端的信号提供给所述第一驱动信号输出端；所述第二输出模块在所述第一下拉节点的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端以及在所述第一时钟信号端的控制下将所述参考信号端的信号提供给所述第二驱动信号输出端。