CN111971746A - 移位寄存器及其驱动方法、以及栅极驱动电路 - Google Patents

移位寄存器及其驱动方法、以及栅极驱动电路 Download PDF

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Abstract

本公开提供了一种移位寄存器及其驱动方法、以及栅极驱动电路。该移位寄存器包括：输入电路、复位电路、第一输出电路和第二输出电路。输入电路被配置为将来自输入端的输入信号提供给第一节点。复位电路被配置为在来自复位信号端的复位信号的控制下将来自第一电压端的第一电压提供给第一节点。第一输出电路被配置为基于第一控制信号、第二控制信号和第一节点的电压，从第一输出端输出第一时钟信号和第二时钟信号中的一个时钟信号，作为第一扫描信号。第二输出电路被配置为基于第一控制信号、第二控制信号和第一节点的电压，从第二输出端输出第一时钟信号和第二时钟信号中的另一时钟信号，作为第二扫描信号。

Description

移位寄存器及其驱动方法、以及栅极驱动电路
技术领域
本公开的实施例涉及显示技术领域，具体地，涉及移位寄存器及其驱动方法、栅极驱动电路及显示装置。
背景技术
阵列基板行驱动(Gate Driver on Array，简称GOA)技术将栅极驱动电路制作在阵列基板上，实现对像素电路逐行扫描的功能。栅极驱动电路可包括多个级联的移位寄存器。从移位寄存器的输出端输出扫描信号以驱动位于相应行的像素电路。
发明内容
本文中描述的实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路及显示装置。
根据本公开的第一方面，提供了一种移位寄存器。该移位寄存器包括：输入电路、复位电路、第一输出电路和第二输出电路。所述输入电路耦接输入端和第一节点，并被配置为将来自所述输入端的输入信号提供给所述第一节点。所述复位电路耦接复位信号端、所述第一节点和第一电压端，并被配置为在来自所述复位信号端的复位信号的控制下将来自所述第一电压端的第一电压提供给所述第一节点。所述第一输出电路耦接所述第一节点、第一控制信号端、第二控制信号端、第一时钟信号端、第二时钟信号端和第一输出端，并被配置为基于来自所述第一控制信号端的第一控制信号、来自所述第二控制信号端的第二控制信号和所述第一节点的电压，从所述第一输出端输出来自所述第一时钟信号端的第一时钟信号和来自所述第二时钟信号端的第二时钟信号中的一个时钟信号，作为第一扫描信号。所述第二输出电路耦接所述第一节点、所述第一控制信号端、所述第二控制信号端、所述第一时钟信号端、所述第二时钟信号端和第二输出端，并被配置为基于所述第一控制信号、所述第二控制信号和所述第一节点的电压，从所述第二输出端输出所述第一时钟信号和所述第二时钟信号中的另一时钟信号，作为第二扫描信号。
在本公开的一些实施例中，所述输入电路包括第一晶体管。所述第一晶体管的控制极和第一极耦接所述输入端，所述第一晶体管的第二极耦接所述第一节点。
在本公开的一些实施例中，所述复位电路包括第二晶体管。所述第二晶体管的控制极耦接所述复位信号端，所述第二晶体管的第一极耦接所述第一电压端，所述第二晶体管的第二极耦接所述第一节点。
在本公开的一些实施例中，所述第一输出电路包括第三晶体管、第四晶体管、第五晶体管和电容器。所述第三晶体管的控制极耦接所述电容器的第一端和所述第一节点，所述第三晶体管的第一极耦接所述第四晶体管的第二极和所述第五晶体管的第二极，所述第三晶体管的第二极耦接所述电容器的第二端和所述第一输出端。所述第四晶体管的控制极耦接所述第一控制信号端，所述第四晶体管的第一极耦接所述第一时钟信号端。所述第五晶体管的控制极耦接所述第二控制信号端，所述第五晶体管的第一极耦接所述第二时钟信号端。
在本公开的一些实施例中，所述第二输出电路包括第六晶体管、第七晶体管和第八晶体管。所述第六晶体管的控制极耦接所述第一节点，所述第六晶体管的第一极耦接所述第七晶体管的第二极和所述第八晶体管的第二极，所述第六晶体管的第二极耦接所述第二输出端。所述第七晶体管的控制极耦接所述第一控制信号端，所述第七晶体管的第一极耦接所述第二时钟信号端。所述第八晶体管的控制极耦接所述第二控制信号端，所述第八晶体管的第一极耦接所述第一时钟信号端。
在本公开的一些实施例中，该移位寄存器还包括第一选择电路和第二选择电路。所述第一选择电路被配置为基于第三控制信号和第四控制信号来将所述第一扫描信号提供给第一选择输出端和第二选择输出端中的一者。所述第二选择电路被配置为基于所述第三控制信号和所述第四控制信号来将所述第二扫描信号提供给第三选择输出端和第四选择输出端中的一者。
在本公开的一些实施例中，所述第一选择电路包括第九晶体管和第十晶体管。所述第九晶体管的控制极耦接所述第四控制信号端，所述第九晶体管的第一极耦接所述第一输出端，所述第九晶体管的第二极耦接所述第一选择输出端。所述第十晶体管的控制极耦接所述第三控制信号端，所述第十晶体管的第一极耦接所述第一输出端，所述第十晶体管的第二极耦接所述第二选择输出端。
在本公开的一些实施例中，所述第二选择电路包括第十一晶体管和第十二晶体管。所述第十一晶体管的控制极耦接所述第三控制信号端，所述第十一晶体管的第一极耦接所述第二输出端，所述第十一晶体管的第二极耦接所述第三选择输出端。所述第十二晶体管的控制极耦接所述第四控制信号端，所述第十二晶体管的第一极耦接所述第二输出端，所述第十二晶体管的第二极耦接所述第四选择输出端。
在本公开的一些实施例中，该移位寄存器还包括：噪声控制电路、第一去噪电路和第二去噪电路。所述噪声控制电路被配置为基于所述第一节点的电压、第一电压和第二电压来控制第二节点的电压。所述第一去噪电路被配置为基于所述第二节点的电压和所述第一电压来去除所述第一输出端上的噪声。所述第二去噪电路被配置为基于所述第二节点的电压和所述第一电压来去除所述第二输出端上的噪声。
在本公开的一些实施例中，所述噪声控制电路包括第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管。所述第十三晶体管的控制极和第一极耦接第二电压端，所述第十三晶体管的第二极耦接所述第十四晶体管的第二极和所述第十五晶体管的控制极。所述第十四晶体管的控制极耦接所述第一节点，所述第十四晶体管的第一极耦接所述第一电压端。所述第十五晶体管的第一极耦接所述第二电压端，所述第十五晶体管的第二极耦接所述第二节点。所述第十六晶体管的控制极耦接所述第一节点，所述第十六晶体管的第一极耦接所述第一电压端，所述第十六晶体管的第二极耦接所述第二节点。
在本公开的一些实施例中，所述第一去噪电路包括第十七晶体管。所述第十七晶体管的控制极耦接所述第二节点，所述第十七晶体管的第一极耦接所述第一电压端，所述第十七晶体管的第二极耦接所述第一输出端。
在本公开的一些实施例中，所述第二去噪电路包括第十八晶体管。所述第十八晶体管的控制极耦接所述第二节点，所述第十八晶体管的第一极耦接所述第一电压端，所述第十八晶体管的第二极耦接所述第二输出端。
在本公开的一些实施例中，该移位寄存器还包括第三去噪电路。所述第三去噪电路被配置为基于所述第二节点的电压和所述第一电压来去除所述第一节点上的噪声。
在本公开的一些实施例中，所述第三去噪电路包括第十九晶体管。所述第十九晶体管的控制极耦接所述第二节点，所述第十九晶体管的第一极耦接所述第一电压端，所述第十九晶体管的第二极耦接所述第一节点。
根据本公开的第二方面，提供了一种移位寄存器。该移位寄存器包括：第一至第八晶体管和电容器。第一晶体管的控制极和第一极耦接输入端，所述第一晶体管的第二极耦接所述第一节点。第二晶体管的控制极耦接复位信号端，所述第二晶体管的第一极耦接第一电压端，所述第二晶体管的第二极耦接所述第一节点。第三晶体管的控制极耦接所述电容器的第一端和所述第一节点，所述第三晶体管的第一极耦接第四晶体管的第二极和第五晶体管的第二极，所述第三晶体管的第二极耦接电容器的第二端和第一输出端。所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第一时钟信号端。所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第二时钟信号端。第六晶体管的控制极耦接所述第一节点，所述第六晶体管的第一极耦接第七晶体管的第二极和第八晶体管的第二极，所述第六晶体管的第二极耦接第二输出端。所述第七晶体管的控制极耦接所述第一控制信号端，所述第七晶体管的第一极耦接所述第二时钟信号端。所述第八晶体管的控制极耦接所述第二控制信号端，所述第八晶体管的第一极耦接所述第一时钟信号端。
在本公开的一些实施例中，该移位寄存器还包括第九至第十二晶体管。第九晶体管的控制极耦接第四控制信号端，所述第九晶体管的第一极耦接所述第三晶体管的第二极，所述第九晶体管的第二极耦接所述第一选择输出端。所述第十晶体管的控制极耦接第三控制信号端，所述第十晶体管的第一极耦接所述第三晶体管的第二极，所述第十晶体管的第二极耦接第二选择输出端。所述第十一晶体管的控制极耦接所述第三控制信号端，所述第十一晶体管的第一极耦接所述第六晶体管的第二极，所述第十一晶体管的第二极耦接第三选择输出端。所述第十二晶体管的控制极耦接所述第四控制信号端，所述第十二晶体管的第一极耦接所述第六晶体管的第二极，所述第十二晶体管的第二极耦接第四选择输出端。
根据本公开的第三方面，提供了一种用于驱动如上所述的移位寄存器的驱动方法。在该驱动方法中，向第一节点提供输入信号。基于第一控制信号、第二控制信号和所述第一节点的电压，从第一输出端输出第一时钟信号和第二时钟信号中的一个时钟信号作为第一扫描信号。基于所述第一控制信号、所述第二控制信号和所述第一节点的电压，从第二输出端输出所述第一时钟信号和所述第二时钟信号中的另一时钟信号作为第二扫描信号。
在本公开的一些实施例中，该驱动方法还包括：基于第三控制信号和第四控制信号来将所述第一扫描信号提供给第一选择输出端，基于所述第三控制信号和所述第四控制信号来将所述第二扫描信号提供给第四选择输出端。
在本公开的一些实施例中，该驱动方法还包括：基于第三控制信号和第四控制信号来将所述第一扫描信号提供给第二选择输出端，基于所述第三控制信号和所述第四控制信号来将所述第二扫描信号提供给第三选择输出端。
根据本公开的第四方面，提供了一种栅极驱动电路。该栅极驱动电路包括多个级联的如上所述的一些移位寄存器。第n级移位寄存器的输入端耦接第(n-1)级移位寄存器的第一输出端。第n级移位寄存器的复位信号端耦接第(n+3)级移位寄存器的第一输出端。第一级移位寄存器的输入端被提供起始信号。其中，n为大于1的自然数。
在本公开的一些实施例中，向第n级移位寄存器的第二时钟信号端提供的时钟信号比向第n级移位寄存器的第一时钟信号端提供的时钟信号滞后1/8个时钟周期。向第(n+1)级移位寄存器的第一时钟信号端提供的时钟信号比向第n级移位寄存器的第一时钟信号端提供的时钟信号滞后1/4个时钟周期。
根据本公开的第五方面，提供了一种栅极驱动电路。该栅极驱动电路包括多个级联的如上所述的一些移位寄存器。第n级移位寄存器的输入端耦接第(n-1)级移位寄存器的第二选择输出端。第n级移位寄存器的复位信号端耦接第(n+3)级移位寄存器的第二选择输出端。第一级移位寄存器的输入端被提供起始信号。其中，n为大于1的自然数。
根据本公开的第六方面，提供了一种栅极驱动电路。该栅极驱动电路包括多个级联的移位寄存器。各级移位寄存器的输出端耦接多个选择电路中的相应的选择电路。第n级移位寄存器所耦接的选择电路被配置为将来自第n级移位寄存器的扫描信号提供给第(n-1)行的像素电路、第n行的像素电路或第(n+1)行的像素电路。第一级移位寄存器所耦接的选择电路被配置为将来自第一级移位寄存器的扫描信号提供给第一行的像素电路或第二行的像素电路。其中，n为大于1的自然数。
在本公开的一些实施例中，第2M级移位寄存器所耦接的选择电路包括第二十晶体管、第二十一晶体管和第二十二晶体管。所述第二十晶体管的控制极耦接第五控制端。所述第二十晶体管的第一极耦接第2M级移位寄存器的输出端。所述第二十晶体管的第二极耦接第(2M-1)行的像素电路。所述第二十一晶体管的控制极耦接第六控制端。所述第二十一晶体管的第一极耦接第2M级移位寄存器的输出端。所述第二十一晶体管的第二极耦接第2M行的像素电路。所述第二十二晶体管的控制极耦接第七控制端。所述第二十二晶体管的第一极耦接第2M级移位寄存器的输出端。所述第二十二晶体管的第二极耦接第(2M+1)行的像素电路。第(2M+1)级移位寄存器所耦接的选择电路包括第二十三晶体管、第二十四晶体管和第二十五晶体管。所述第二十三晶体管的控制极耦接所述第七控制端。所述第二十三晶体管的第一极耦接第(2M+1)级移位寄存器的输出端。所述第二十三晶体管的第二极耦接第2M行的像素电路。所述第二十四晶体管的控制极耦接所述第六控制端。所述第二十四晶体管的第一极耦接第(2M+1)级移位寄存器的输出端。所述第二十四晶体管的第二极耦接第(2M+1)行的像素电路。所述第二十五晶体管的控制极耦接所述第五控制端。所述第二十五晶体管的第一极耦接第(2M+1)级移位寄存器的输出端。所述第二十五晶体管的第二极耦接第(2M+2)行的像素电路。其中，M为自然数。
根据本公开的第七方面，提供了一种阵列基板，其包括如上所述的栅极驱动电路。
根据本公开的第八方面，提供了一种显示装置，其包括如上所述的阵列基板。
附图说明
为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：
图1是示意性说明两种阵列基板的架构的示意图；
图2是一种移位寄存器的示意性框图；
图3是用于如图2所示的移位寄存器的一些信号的时序图；
图4是根据本公开的实施例的移位寄存器的示意性框图；
图5是如图4所示的移位寄存器的示例性电路图；
图6是用于如图5所示的移位寄存器的一些信号的时序图；
图7是用于如图5所示的移位寄存器的一些信号的时序图；
图8是根据本公开的实施例的移位寄存器的示例性电路图；
图9是根据本公开的实施例的移位寄存器的示例性电路图；
图10是根据本公开的实施例的栅极驱动电路的示意性框图；
图11是根据本公开的实施例的栅极驱动电路的示例性电路图；
图12是用于如图11所示的栅极驱动电路的一些信号的时序图；
图13是用于如图11所示的栅极驱动电路的一些信号的时序图；
图14是根据本公开的实施例的栅极驱动电路的示意性框图；
图15是根据本公开的实施例的显示装置的示意性框图。
在附图中，最后两位数字相同的标记对应于相同的元素。需要注意的是，附图中的元素是示意性的，没有按比例绘制。
具体实施方式
为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接电连接到一起或通过一个或多个中间部件间接电连接。
在本公开的所有实施例中，由于晶体管的源极和漏极(发射极和集电极)是对称的，并且N型晶体管和P型晶体管的源极和漏极(发射极和集电极)之间的导通电流方向相反，因此在本公开的实施例中，将晶体管的受控中间端称为控制极，将晶体管的其余两端分别称为第一极和第二极。本公开的实施例中所采用的晶体管主要是开关晶体管。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。
随着显示技术的不断发展，双栅线阵列基板作为低成本的阵列基板被广泛应用于显示面板中。图1示出了两种双栅线阵列基板的架构。如图1所示，在双栅线阵列基板上，相邻的两个子像素行之间设置有两条栅线，并且每两列子像素共享一条数据线。通过依次向栅线提供扫描信号，共享一条数据线的各个子像素按照如图1所示的顺序依次被点亮。在如图1(a)所示的阵列基板中，第一行的第三个子像素连接到第一行栅线，第一行的第四个子像素连接到第二行的栅线，第二行的第三个子像素连接到第三行栅线，第二行的第四个子像素连接到第四行的栅线。因此，共享一条数据线的各个子像素按照“Z”形的顺序依次被点亮。在如图1(b)所示的阵列基板中，第一行的第三个子像素连接到第一行栅线，第一行的第四个子像素连接到第二行的栅线，第二行的第三个子像素连接到第四行栅线，第二行的第四个子像素连接到第三行的栅线。因此，共享一条数据线的各个子像素按照
Figure BDA0001984593030000091
形的顺序依次被点亮。
图2示出一种可用于向上述两种架构的阵列基板提供扫描信号的移位寄存器200的示意性框图。如图2所示，移位寄存器200包括输入电路210、复位电路220和输出电路230。输入电路210耦接输入端INPUT、第一节点PU、复位电路220和输出电路230。复位电路220耦接复位信号端RESET、第一电压端V1、第一节点PU、输入电路210和输出电路230。输出电路230耦接第一节点PU、输入电路210、复位电路220、时钟信号端clk和输出端OUT。
图3示出用于如图2所示的移位寄存器200的一些信号的时序图。在阶段①，向输入端INPUT提供输入信号INPUT。该输入信号INPUT通过输入电路210被提供到第一节点PU。在阶段②，输出电路230在第一节点PU的电压的控制下从输出端OUT输出来自时钟信号端clk的高电平，作为输出信号OUT。在阶段③，向复位信号端RESET提供复位信号RESET。复位电路220在该复位信号RESET的控制下将来自第一电压端V1的第一电压V1提供到第一节点PU。在本实施例中，第一电压V1为低电平。由于第一节点PU的电压被复位，输出电路230不再输出来自时钟信号端clk的电压。以这种方式，移位寄存器200可向相应的栅线提供扫描信号。
在液晶显示装置中，施加在液晶分子上的电压差的极性(即数据信号的极性)通常需要每隔一段时间进行反转，以避免液晶材料由于产生极化而受到永久性的破坏，也可以避免图像残存现象。通常采用两点式反转(2Dot-Inversion)方式来反转液晶分子上的电压差的极性。在采用两点式反转方式的情况下，对于“Z”形的架构，红色像素和蓝色像素存在充电不充分的状态。对于
Figure BDA0001984593030000101
形的架构，红色像素，绿色像素和蓝色像素都存在充电不充分的状态。因此，采用这两种架构的显示装置所显示的画面的风格会有差异。不同的客户可能喜欢不同的风格。为了迎合不同客户的需求而生产采用两种架构的显示装置会增加开发成本。
因此，本公开的实施例提出在不需要改变显示装置的硬件架构的前提下，通过交换相邻行的扫描信号的波形来实现子像素的点亮顺序的切换。下面描述根据本公开的实施例的具体实施方式。
图4示出根据本公开的实施例的移位寄存器400的示意性框图。如图4所示，该移位寄存器400可包括输入电路410、复位电路420、第一输出电路430和第二输出电路440。
输入电路410耦接输入端INPUT和第一节点PU，并被配置为将来自输入端INPUT的输入信号INPUT提供给第一节点PU。
复位电路420耦接复位信号端RESET、第一电压端V1和第一节点PU，并被配置为在来自复位信号端RESET的复位信号RESET的控制下将来自第一电压端V1的第一电压V1提供给第一节点PU，以复位第一节点PU的电压。
第一输出电路430耦接第一控制信号端ctr1、第二控制信号端ctr2、第一时钟信号端CLK1、第二时钟信号端CLK2、第一节点PU和第一输出端OUT1。第一输出电路430被配置为基于来自第一控制信号端ctr1的第一控制信号ctr1、来自第二控制信号端ctr2的第二控制信号ctr2和第一节点PU的电压，从第一输出端OUT1输出来自第一时钟信号端CLK1的第一时钟信号clk1和来自第二时钟信号端CLK2的第二时钟信号clk2中的一个时钟信号，作为第一扫描信号OUT1。
第二输出电路440耦接第一控制信号端ctr1、第二控制信号端ctr2、第一时钟信号端CLK1、第二时钟信号端CLK2、第一节点PU和第二输出端OUT2，并被配置为基于第一控制信号ctr1、第二控制信号ctr2和第一节点PU的电压，从第二输出端OUT2输出第一时钟信号clk1和第二时钟信号clk2中的另一时钟信号，作为第二扫描信号OUT2。
图5示出如图4所示的移位寄存器400的示例性电路图。在本公开的实施例中采用N型晶体管来实现移位寄存器400。在下文中，第一电压V1为低电平。本领域技术人员应理解，在本公开的替代实施例中也可以采用P型晶体管来实现移位寄存器400。
如图5所示，输入电路410可包括第一晶体管M1。第一晶体管M1的控制极和第一极耦接输入端INPUT。第一晶体管M1的第二极耦接第一节点PU。
复位电路420可包括第二晶体管M2。第二晶体管M2的控制极耦接复位信号端RESET。第二晶体管M2的第一极耦接第一电压端V1。第二晶体管M2的第二极耦接第一节点PU。
第一输出电路430可包括第三晶体管M3、第四晶体管M4、第五晶体管M5和电容器C。第三晶体管M3的控制极耦接电容器C的第一端和第一节点PU。第三晶体管M3的第一极耦接第四晶体管M4的第二极和第五晶体管M5的第二极。第三晶体管M3的第二极耦接电容器C的第二端和第一输出端OUT1。第四晶体管M4的控制极耦接第一控制信号端ctr1。第四晶体管M4的第一极耦接第一时钟信号端CLK1。第五晶体管M5的控制极耦接第二控制信号端ctr2。第五晶体管M5的第一极耦接第二时钟信号端CLK2。
第二输出电路440可包括第六晶体管M6、第七晶体管M7和第八晶体管M8。第六晶体管M6的控制极耦接第一节点PU。第六晶体管M6的第一极耦接第七晶体管M7的第二极和第八晶体管M8的第二极。第六晶体管M6的第二极耦接第二输出端OUT2。第七晶体管M7的控制极耦接第一控制信号端ctr1。第七晶体管M7的第一极耦接第二时钟信号端CLK2。第八晶体管M8的控制极耦接第二控制信号端ctr2。第八晶体管M8的第一极耦接第一时钟信号端CLK1。
图6示例性地示出了用于如图5所示的移位寄存器400的一些信号的时序的一个示例。在该示例中，输入端INPUT被提供输入信号INPUT，复位信号端RESET被提供复位信号RESET。第二时钟信号clk2可以比第一时钟信号clk1滞后1/q个时钟周期。q为大于1的任意数。在如图6所示的示例中，第二时钟信号clk2比第一时钟信号clk1滞后1/8个时钟周期。此外，在本示例中，假设第一控制信号ctr1为高电平，第二控制信号ctr2为低电平。由于第一控制信号ctr1为高电平，第四晶体管M4和第七晶体管M7导通。由于第二控制信号ctr2为低电平，第五晶体管M5和第八晶体管M8截止。因此，第三晶体管M3的第一极被提供第一时钟信号clk1，第六晶体管M6的第一极被提供第二时钟信号clk2。
在第Ⅰ阶段，输入端INPUT被提供高电平。因此，第一晶体管M1导通，从而使得第一节点PU的电压为高电平。由于第一节点PU处于高电平，所以第三晶体管M3和第六晶体管M6导通。在本阶段，第一时钟信号clk1和第二时钟信号clk2都处于低电平，因此，第一输出端OUT1和第二输出端OUT2都输出低电平。
在第Ⅱ阶段，输入端INPUT继续被提供高电平。因此，第一晶体管M1继续导通，从而使得第一节点PU的电压继续为高电平。由于第一节点PU处于高电平，所以第三晶体管M3和第六晶体管M6继续导通。在本阶段，第一时钟信号clk1处于高电平，第二时钟信号clk2处于低电平。因此，第一输出端OUT1输出高电平，第二输出端OUT2输出低电平。由于电容器C的第二端从低电平变为高电平，电容器C的第一端的电压被再次拉高。
在第Ⅲ阶段，第一节点PU的电压在电容器C的保持作用下继续为高电平，所以第三晶体管M3和第六晶体管M6继续导通。在本阶段，第一时钟信号clk1和第二时钟信号clk2都处于高电平。因此，第一输出端OUT1和第二输出端OUT2都输出高电平。
在第Ⅳ阶段，第一节点PU的电压在电容器C的保持作用下继续为高电平，所以第三晶体管M3和第六晶体管M6继续导通。在本阶段，第一时钟信号clk1变为低电平，第二时钟信号clk2仍然处于高电平。因此，第一输出端OUT1输出低电平，第二输出端OUT2输出高电平。由于电容器C的第二端从高电平变为低电平，电容器C的第一端的电压被拉低成其在第Ⅰ阶段时的电压。
在第Ⅴ阶段，第一节点PU的电压在电容器C的保持作用下继续为高电平，所以第三晶体管M3和第六晶体管M6继续导通。在本阶段，第一时钟信号clk1继续处于低电平，第二时钟信号clk2变为低电平。因此，第一输出端OUT1和第二输出端OUT2都输出低电平。
在第Ⅵ阶段，复位信号端RESET被提供复位信号RESET，因此第二晶体管M2导通。来自第一电压端V1的低电平被提供给第一节点PU。由于第一节点PU为低电平，所以第三晶体管M3和第六晶体管M6截止。第一输出端OUT1和第二输出端OUT2都保持上一阶段的低电平。
因此，在本示例中，第一输出电路430基于第一控制信号ctr1、第二控制信号ctr2和第一节点PU的电压，从第一输出端OUT1输出第一时钟信号clk1作为第一扫描信号OUT1。第二输出电路440基于第一控制信号ctr1、第二控制信号ctr2和第一节点PU的电压，从第二输出端OUT2输出第二时钟信号clk2作为第二扫描信号OUT2。如图6所示，第二扫描信号OUT2比第一扫描信号OUT1滞后1/8个时钟周期。
图7示例性地示出了用于如图5所示的移位寄存器400的一些信号的时序的另一个示例。与图6类似地，输入端INPUT被提供输入信号INPUT，复位信号端RESET被提供复位信号RESET。第二时钟信号clk2比第一时钟信号clk1滞后1/8个时钟周期。
在本示例中，假设第一控制信号ctr1为低电平，第二控制信号ctr2为高电平。由于第一控制信号ctr1为低电平，第四晶体管M4和第七晶体管M7截止。由于第二控制信号ctr2为高电平，第五晶体管M5和第八晶体管M8导通。因此，第三晶体管M3的第一极被提供第二时钟信号clk2，第六晶体管M6的第一极被提供第一时钟信号clk1。
在本示例中，在第I阶段，输入端INPUT被提供高电平。因此，第一晶体管M1导通，从而使得第一节点PU的电压为高电平。由于第一节点PU处于高电平，所以第三晶体管M3和第六晶体管M6导通。在本阶段，第一时钟信号clk1和第二时钟信号clk2都处于低电平，因此，第一输出端OUT1和第二输出端OUT2都输出低电平。
在第Ⅱ阶段，输入端INPUT继续被提供高电平。因此，第一晶体管M1继续导通，从而使得第一节点PU的电压继续为高电平。由于第一节点PU处于高电平，所以第三晶体管M3和第六晶体管M6继续导通。在本阶段，第一时钟信号clk1处于高电平，第二时钟信号clk2处于低电平。因此，第一输出端OUT1输出第二时钟信号clk2的低电平，第二输出端OUT2输出第一时钟信号clk1的高电平。由于电容器C的第二端从低电平变为高电平，电容器C的第一端的电压被再次拉高。
在第Ⅲ阶段，第一节点PU的电压在电容器C的保持作用下继续为高电平，所以第三晶体管M3和第六晶体管M6继续导通。在本阶段，第一时钟信号clk1和第二时钟信号clk2都处于高电平。因此，第一输出端OUT1输出第二时钟信号clk2的高电平，第二输出端OUT2输出第一时钟信号clk1的高电平。
在第Ⅳ阶段，第一节点PU的电压在电容器C的保持作用下继续为高电平，所以第三晶体管M3和第六晶体管M6继续导通。在本阶段，第一时钟信号clk1变为低电平，第二时钟信号clk2仍然处于高电平。因此，第一输出端OUT1输出第二时钟信号clk2的高电平，第二输出端OUT2输出第一时钟信号clk1的低电平。
在第Ⅴ阶段，第一节点PU的电压在电容器C的保持作用下继续为高电平，所以第三晶体管M3和第六晶体管M6继续导通。在本阶段，第一时钟信号clk1继续处于低电平，第二时钟信号clk2变为低电平。因此，第一输出端OUT1和第二输出端OUT2都输出低电平。由于电容器C的第二端从高电平变为低电平，电容器C的第一端的电压被拉低成其在第Ⅰ阶段时的电压。
在第Ⅵ阶段，复位信号端RESET被提供复位信号RESET，因此第二晶体管M2导通。来自第一电压端V1的低电平被提供给第一节点PU。由于第一节点PU为低电平，所以第三晶体管M3和第六晶体管M6截止。第一输出端OUT1和第二输出端OUT2都保持上一阶段的低电平。
因此，在本示例中，第一输出电路430可基于第一控制信号ctr1、第二控制信号ctr2和第一节点PU的电压，从第一输出端OUT1输出第二时钟信号clk2作为第一扫描信号OUT1。第二输出电路440可基于第一控制信号ctr1、第二控制信号ctr2和第一节点PU的电压，从第二输出端OUT2输出第一时钟信号clk1作为第二扫描信号OUT2。如图7所示，第一扫描信号OUT1比第二扫描信号OUT2滞后1/8个时钟周期。
与图6所示的示例相比，在图7中，第一扫描信号OUT1的波形和第二扫描信号OUT2的波形被互换。
根据上述实施例，移位寄存器400可基于第一控制信号ctr1和第二控制信号ctr2来交换第一输出端OUT1输出的波形和第二输出端OUT2输出的波形。因此，移位寄存器400可在不改变阵列基板的架构的情况下，改变子像素被点亮的顺序，从而满足不同用户的需求。
图8示出根据本公开的进一步的实施例的移位寄存器800的示例性电路图。如图8所示，在移位寄存器400的基础上，移位寄存器800还包括第一选择电路850和第二选择电路860。第一选择电路850被配置为基于第三控制信号ctr3和第四控制信号ctr4来将第一扫描信号OUT1提供给第一选择输出端OUT_a和第二选择输出端OUT_b中的一者。第二选择电路860被配置为基于第三控制信号ctr3和第四控制信号ctr4来将第二扫描信号OUT2提供给第三选择输出端OUT_c和第四选择输出端OUT_d中的一者。
如图8所示，第一选择电路850可包括第九晶体管M9和第十晶体管M10。第九晶体管M9的控制极耦接第四控制信号端ctr4，第九晶体管M9的第一极耦接第一输出端OUT1，第九晶体管M9的第二极耦接第一选择输出端OUT_a。第十晶体管M10的控制极耦接第三控制信号端ctr3，第十晶体管M10的第一极耦接第一输出端OUT1，第十晶体管M10的第二极耦接第二选择输出端OUT_b。第二选择电路860可包括第十一晶体管M11和第十二晶体管M12。第十一晶体管M11的控制极耦接第三控制信号端ctr3，第十一晶体管M11的第一极耦接第二输出端OUT2，第十一晶体管M11的第二极耦接第三选择输出端OUT_c。第十二晶体管M12的控制极耦接第四控制信号端ctr4，第十二晶体管M12的第一极耦接第二输出端OUT2，第十二晶体管M12的第二极耦接第四选择输出端OUT_d。
图9示出根据本公开的进一步的实施例的移位寄存器900的示例性电路图。如图9所示，在移位寄存器800的基础上，移位寄存器900还可包括：噪声控制电路、第一去噪电路和第二去噪电路。噪声控制电路被配置为基于第一节点PU的电压、第一电压V1和第二电压V2来控制第二节点PD的电压。第一去噪电路被配置为基于第二节点PD的电压和第一电压V1来去除第一输出端OUT1上的噪声。第二去噪电路被配置为基于第二节点PD的电压和第一电压V1来去除第二输出端OUT2上的噪声。
在图9所示的实施例中，噪声控制电路可包括第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第十六晶体管M16。第十三晶体管M13的控制极和第一极耦接第二电压端V2，第十三晶体管M13的第二极耦接第十四晶体管M14的第二极和第十五晶体管M15的控制极。第十四晶体管M14的控制极耦接第一节点PU，第十四晶体管M14的第一极耦接第一电压端V1。第十五晶体管M15的第一极耦接第二电压端V2，第十五晶体管M15的第二极耦接第二节点PD。第十六晶体管M16的控制极耦接第一节点PU，第十六晶体管M16的第一极耦接第一电压端V1，第十六晶体管M16的第二极耦接第二节点PD。
第一去噪电路可包括第十七晶体管M17。第十七晶体管M17的控制极耦接第二节点PD，第十七晶体管M17的第一极耦接第一电压端V1，第十七晶体管M17的第二极耦接第一输出端OUT1。
第二去噪电路可包括第十八晶体管M18。第十八晶体管M18的控制极耦接第二节点PD，第十八晶体管M18的第一极耦接第一电压端V1，第十八晶体管M18的第二极耦接第二输出端OUT2。
在图9所示的实施例中，移位寄存器900还可包括第三去噪电路。第三去噪电路被配置为基于第二节点PD的电压和第一电压V1来去除第一节点PU上的噪声。如图9所示，第三去噪电路可包括第十九晶体管M19。第十九晶体管M19的控制极耦接第二节点PD，第十九晶体管M19的第一极耦接第一电压端V1，第十九晶体管M19的第二极耦接第一节点PU。
图10示出根据本公开的实施例的栅极驱动电路1000的示意性框图。该栅极驱动电路1000可包括多个级联的如上所述的移位寄存器(400和500)。第n级移位寄存器的输入端INPUT耦接第(n-1)级移位寄存器的第一输出端OUT1。第n级移位寄存器的复位信号端RESET耦接第(n+3)级移位寄存器的第一输出端OUT1。第一级移位寄存器R1的输入端INPUT被提供起始信号STV。其中，n为大于2的自然数。
在本公开的一些实施例中，向第n级移位寄存器的第二时钟信号端CLK2提供的时钟信号比向第n级移位寄存器的第一时钟信号端CLK1提供的时钟信号滞后1/q个时钟周期。向第(n+1)级移位寄存器的第一时钟信号端CLK1提供的时钟信号比向第n级移位寄存器的第一时钟信号端CLK1提供的时钟信号滞后2/q个时钟周期。q为大于1的任意数。在图10所示的示例中，向第n级移位寄存器的第二时钟信号端CLK2提供的时钟信号比向第n级移位寄存器的第一时钟信号端CLK1提供的时钟信号滞后1/8个时钟周期。向第(n+1)级移位寄存器的第一时钟信号端CLK1提供的时钟信号比向第n级移位寄存器的第一时钟信号端CLK1提供的时钟信号滞后1/4个时钟周期。
在图10中，以N等于2为例进行说明。如图10所示，第一级移位寄存器R1的输入端INPUT被提供起始信号STV。第一级移位寄存器R1的复位信号端RESET耦接第四级移位寄存器R4的第一输出端OUT1。第一级移位寄存器R1的第一时钟信号端CLK1被提供第一时钟信号clk1。第一级移位寄存器R1的第二时钟信号端CLK2被提供第二时钟信号clk2。第一级移位寄存器R1的第一输出端OUT1输出用于第一行的像素电路的扫描信号OUT_2N-3。第一级移位寄存器R1的第二输出端OUT2输出用于第二行的像素电路的扫描信号OUT_2N-2。
第二级移位寄存器R2的输入端INPUT耦接第一级移位寄存器R1的第一输出端OUT1。第二级移位寄存器R2的复位信号端RESET耦接第五级移位寄存器R5的第一输出端OUT1。第二级移位寄存器R2的第一时钟信号端CLK1被提供第三时钟信号clk3。第二级移位寄存器R2的第二时钟信号端CLK2被提供第四时钟信号clk4。第二级移位寄存器R2的第一输出端OUT1输出用于第三行的像素电路的扫描信号OUT_2N-1。第二级移位寄存器R2的第二输出端OUT2输出用于第四行的像素电路的扫描信号OUT_2N。
第三级移位寄存器R3的输入端INPUT耦接第二级移位寄存器R2的第一输出端OUT1。第三级移位寄存器R3的复位信号端RESET耦接第六级移位寄存器R6的第一输出端OUT1。第三级移位寄存器R3的第一时钟信号端CLK1被提供第五时钟信号clk5。第三级移位寄存器R3的第二时钟信号端CLK2被提供第六时钟信号clk6。第三级移位寄存器R3的第一输出端OUT1输出用于第五行的像素电路的扫描信号OUT_2N+1。第三级移位寄存器R3的第二输出端OUT2输出用于第六行的像素电路的扫描信号OUT_2N+2。
第四级移位寄存器R4的输入端INPUT耦接第三级移位寄存器R3的第一输出端OUT1。第四级移位寄存器R4的复位信号端RESET耦接第七级移位寄存器(未示出)的第一输出端OUT1。第四级移位寄存器R4的第一时钟信号端CLK1被提供第七时钟信号clk7。第四级移位寄存器R4的第二时钟信号端CLK2被提供第八时钟信号clk8。第四级移位寄存器R4的第一输出端OUT1输出用于第七行的像素电路的扫描信号OUT_2N+3。第四级移位寄存器R4的第二输出端OUT2输出用于第八行的像素电路的扫描信号OUT_2N+4。
第五级移位寄存器R5的输入端INPUT耦接第四级移位寄存器R4的第一输出端OUT1。第五级移位寄存器R5的复位信号端RESET耦接第八级移位寄存器(未示出)的第一输出端OUT1。第五级移位寄存器R5的第一时钟信号端CLK1被提供第一时钟信号clk1。第五级移位寄存器R5的第二时钟信号端CLK2被提供第二时钟信号clk2。第五级移位寄存器R5的第一输出端OUT1输出用于第九行的像素电路的扫描信号OUT_2N+5。第五级移位寄存器R5的第二输出端OUT2输出用于第十行的像素电路的扫描信号OUT_2N+6。
第六级移位寄存器R6的输入端INPUT耦接第五级移位寄存器R5的第一输出端OUT1。第六级移位寄存器R6的复位信号端RESET耦接第九级移位寄存器(未示出)的第一输出端OUT1。第六级移位寄存器R6的第一时钟信号端CLK1被提供第三时钟信号clk3。第六级移位寄存器R6的第二时钟信号端CLK2被提供第四时钟信号clk4。第六级移位寄存器R6的第一输出端OUT1输出用于第十一行的像素电路的扫描信号OUT_2N+7。第六级移位寄存器R6的第二输出端OUT2输出用于第十二行的像素电路的扫描信号OUT_2N+8。依次类推。
在本实施例中，第一至第八时钟信号clk8依次滞后1/8个时钟周期。
图11示出根据本公开的实施例的栅极驱动电路1100的示例性电路图。栅极驱动电路1100可包括多个级联的如上所述的移位寄存器(800和900)。在图11中仅示出栅极驱动电路1100中的第N级移位寄存器900_N和第(N+1)级移位寄存器900_N+1。第N级移位寄存器900_N和第(N+1)级移位寄存器900_N+1与如图9所示的移位寄存器900的结构相同。
如图11所示，第N级移位寄存器900_N的输入端INPUT被提供第(2N-1)行的扫描信号。第N级移位寄存器900_N的复位信号端RESET被提供第(2N+7)行的扫描信号。第N级移位寄存器900_N的第一时钟信号端被提供第一时钟信号clk1。第N级移位寄存器900_N的第二时钟信号端被提供第二时钟信号clk2。第N级移位寄存器900_N的第一选择输出端OUT_2N耦接第(N-1)级移位寄存器(未示出)的第三选择输出端。第N级移位寄存器900_N的第二选择输出端OUT_2N+1耦接第(N-1)级移位寄存器(未示出)的第四选择输出端。第N级移位寄存器900_N的第三选择输出端OUT_2N+2耦接第(N+1)级移位寄存器900_N+1的第一选择输出端OUT_2N+2，第N级移位寄存器900_N的第四选择输出端OUT_2N+3耦接第(N+1)级移位寄存器900_N+1的第二选择输出端OUT_2N+3。
第(N+1)级移位寄存器900_N+1的输入端INPUT'耦接第N级移位寄存器900_N的第二选择输出端OUT_2N+1，其被提供第(2N+1)行的扫描信号。第(N+1)级移位寄存器900_N+1的复位信号端RESET'被提供第(2N+9)行的扫描信号。第(N+1)级移位寄存器900_N+1的第一时钟信号端被提供第三时钟信号clk3。第(N+1)级移位寄存器900_N+1的第二时钟信号端被提供第四时钟信号clk4。第(N+1)级移位寄存器900_N+1的第三选择输出端OUT_2N+4耦接第(N+2)级移位寄存器(未示出)的第一选择输出端，第(N+1)级移位寄存器900_N+1的第四选择输出端OUT_2N+5耦接第(N+2)级移位寄存器(未示出)的第二选择输出端。
图12示例性地示出了用于如图11所示的栅极驱动电路1100的一些信号的时序的一个示例。第二时钟信号clk2比第一时钟信号clk1滞后1/q个时钟周期。第三时钟信号clk3比第二时钟信号clk2滞后1/q个时钟周期。第四时钟信号clk4比第三时钟信号clk3滞后1/q个时钟周期。q为大于1的任意数。在如图12所示的示例中，第二时钟信号clk2比第一时钟信号clk1滞后1/8个时钟周期。第三时钟信号clk3比第二时钟信号clk2滞后1/8个时钟周期。第四时钟信号clk4比第三时钟信号clk3滞后1/8个时钟周期。在本示例中，假设第一控制信号ctr1和第三控制信号ctr3为高电平，第二控制信号ctr2和第四控制信号ctr4为低电平。
由于第一控制信号ctr1为高电平，第N级移位寄存器900_N中的第四晶体管M4和第七晶体管M7导通，第(N+1)级移位寄存器900_N+1中的第四晶体管M4'和第七晶体管M7'导通。由于第二控制信号ctr2为低电平，第N级移位寄存器900_N中的第五晶体管M5和第八晶体管M8截止，第(N+1)级移位寄存器900_N+1中的第五晶体管M5'和第八晶体管M8'截止。因此，第N级移位寄存器900_N中的第三晶体管M3的第一极被提供第一时钟信号clk1，第N级移位寄存器900_N中的第六晶体管M6的第一极被提供第二时钟信号clk2，第(N+1)级移位寄存器900_N+1中的第三晶体管M3'的第一极被提供第三时钟信号clk3，第(N+1)级移位寄存器900_N+1中的第六晶体管M6'的第一极被提供第四时钟信号clk4。
在第三控制信号ctr3为高电平的情况下，第N级移位寄存器900_N中的第十晶体管M10和第十一晶体管M11导通，第(N+1)级移位寄存器900_N+1中的第十晶体管M10'和第十一晶体管M11'导通。在第四控制信号ctr4为低电平的情况下，第N级移位寄存器900_N中的第九晶体管M9和第十二晶体管M12截止，第(N+1)级移位寄存器900_N+1中的第九晶体管M9'和第十二晶体管M12'截止。
对于第N级移位寄存器900_N，在第Ⅰ阶段，输入端INPUT被提供高电平。因此，第一晶体管M1导通，从而使得第一节点PU的电压为高电平。由于第一节点PU处于高电平，所以第三晶体管M3和第六晶体管M6导通。在本阶段，第一时钟信号clk1和第二时钟信号clk2都处于低电平，因此，第二选择输出端OUT_2N+1和第三选择输出端OUT_2N+2都输出低电平。
在第Ⅱ阶段，输入端INPUT继续被提供高电平。因此，第一晶体管M1继续导通，从而使得第一节点PU的电压继续为高电平。由于第一节点PU处于高电平，所以第三晶体管M3和第六晶体管M6继续导通。在本阶段，第一时钟信号clk1处于高电平，第二时钟信号clk2处于低电平。因此，第二选择输出端OUT_2N+1输出高电平，第三选择输出端OUT_2N+2输出低电平。由于电容器C的第二端从低电平变为高电平，电容器C的第一端的电压被再次拉高。
在第Ⅲ阶段，第一节点PU的电压在电容器C的保持作用下继续为高电平，所以第三晶体管M3和第六晶体管M6继续导通。在本阶段，第一时钟信号clk1和第二时钟信号clk2都处于高电平。因此，第二选择输出端OUT_2N+1和第三选择输出端OUT_2N+2都输出高电平。
在第Ⅳ阶段，第一节点PU的电压在电容器C的保持作用下继续为高电平，所以第三晶体管M3和第六晶体管M6继续导通。在本阶段，第一时钟信号clk1变为低电平，第二时钟信号clk2仍然处于高电平。因此，第二选择输出端OUT_2N+1输出低电平，第三选择输出端OUT_2N+2输出高电平。由于电容器C的第二端从高电平变为低电平，电容器C的第一端的电压被拉低成其在第Ⅰ阶段时的电压。
在第Ⅴ阶段，第一节点PU的电压在电容器C的保持作用下继续为高电平，所以第三晶体管M3和第六晶体管M6继续导通。在本阶段，第一时钟信号clk1继续处于低电平，第二时钟信号clk2变为低电平。因此，第二选择输出端OUT_2N+1和第三选择输出端OUT_2N+2都输出低电平。
在第Ⅵ阶段，复位信号端RESET被提供复位信号RESET，因此第二晶体管M2导通。来自第一电压端V1的低电平被提供给第一节点PU。由于第一节点PU为低电平，所以第三晶体管M3和第六晶体管M6截止。第二选择输出端OUT_2N+1和第三选择输出端OUT_2N+2都保持上一阶段的低电平。
从图12可见，第N级移位寄存器900_N的第二选择输出端OUT_2N+1输出的波形在第Ⅰ阶段至第Ⅴ阶段跟随第一时钟信号clk1的波形。第N级移位寄存器900_N的第三选择输出端OUT_2N+2输出的波形在第Ⅰ阶段至第Ⅴ阶段跟随第二时钟信号clk2的波形。
类似地，可以得到第(N+1)级移位寄存器900_N+1的第二选择输出端OUT_2N+3和第三选择输出端OUT_2N+4输出的波形。
如图12所示，第N级移位寄存器900_N的第二选择输出端OUT_2N+1和第三选择输出端OUT_2N+2以及第(N+1)级移位寄存器900_N+1的第二选择输出端OUT_2N+3和第三选择输出端OUT_2N+4依次输出扫描信号。
在本示例中，第一选择电路(850和850')基于第三控制信号ctr3和第四控制信号ctr4来将第一扫描信号提供给第二选择输出端。第二选择电路(860和860')基于第三控制信号ctr3和第四控制信号ctr4来将第二扫描信号提供给第三选择输出端。
图13示例性地示出了用于如图11所示的栅极驱动电路1100的一些信号的时序的另一个示例。与图12类似地，第二时钟信号clk2比第一时钟信号clk1滞后1/8个时钟周期。第三时钟信号clk3比第二时钟信号clk2滞后1/8个时钟周期。第四时钟信号clk4比第三时钟信号clk3滞后1/8个时钟周期。在本示例中，假设第一控制信号ctr1和第四控制信号ctr4为高电平，第二控制信号ctr2和第三控制信号ctr3为低电平。
由于第一控制信号ctr1为高电平，第N级移位寄存器900_N中的第四晶体管M4和第七晶体管M7导通，第(N+1)级移位寄存器900_N+1中的第四晶体管M4'和第七晶体管M7'导通。由于第二控制信号ctr2为低电平，第N级移位寄存器900_N中的第五晶体管M5和第八晶体管M8截止，第(N+1)级移位寄存器900_N+1中的第五晶体管M5'和第八晶体管M8'截止。因此，第N级移位寄存器900_N中的第三晶体管M3的第一极被提供第一时钟信号clk1，第N级移位寄存器900_N中的第六晶体管M6的第一极被提供第二时钟信号clk2，第(N+1)级移位寄存器900_N+1中的第三晶体管M3'的第一极被提供第三时钟信号clk3，第(N+1)级移位寄存器900_N+1中的第六晶体管M6'的第一极被提供第四时钟信号clk4。
在第三控制信号ctr3为低电平的情况下，第N级移位寄存器900_N中的第十晶体管M10和第十一晶体管M11截止，第(N+1)级移位寄存器900_N+1中的第十晶体管M10'和第十一晶体管M11'截止。在第四控制信号ctr4为高电平的情况下，第N级移位寄存器900_N中的第九晶体管M9和第十二晶体管M12导通，第(N+1)级移位寄存器900_N+1中的第九晶体管M9'和第十二晶体管M12'导通。
对于第N级移位寄存器900_N，在第Ⅰ阶段，输入端INPUT被提供高电平。因此，第一晶体管M1导通，从而使得第一节点PU的电压为高电平。由于第一节点PU处于高电平，所以第三晶体管M3和第六晶体管M6导通。在本阶段，第一时钟信号clk1和第二时钟信号clk2都处于低电平，因此，第一选择输出端OUT_2N和第四选择输出端OUT_2N+3都输出低电平。
在第Ⅱ阶段，输入端INPUT继续被提供高电平。因此，第一晶体管M1继续导通，从而使得第一节点PU的电压继续为高电平。由于第一节点PU处于高电平，所以第三晶体管M3和第六晶体管M6继续导通。在本阶段，第一时钟信号clk1处于高电平，第二时钟信号clk2处于低电平。因此，第一选择输出端OUT_2N输出高电平，第四选择输出端OUT_2N+3输出低电平。由于电容器C的第二端从低电平变为高电平，电容器C的第一端的电压被再次拉高。
在第Ⅲ阶段，第一节点PU的电压在电容器C的保持作用下继续为高电平，所以第三晶体管M3和第六晶体管M6继续导通。在本阶段，第一时钟信号clk1和第二时钟信号clk2都处于高电平。因此，第一选择输出端OUT_2N和第四选择输出端OUT_2N+3都输出高电平。
在第Ⅳ阶段，第一节点PU的电压在电容器C的保持作用下继续为高电平，所以第三晶体管M3和第六晶体管M6继续导通。在本阶段，第一时钟信号clk1变为低电平，第二时钟信号clk2仍然处于高电平。因此，第一选择输出端OUT_2N输出低电平，第四选择输出端OUT_2N+3输出高电平。由于电容器C的第二端从高电平变为低电平，电容器C的第一端的电压被拉低成其在第Ⅰ阶段时的电压。
在第Ⅴ阶段，复位信号端RESET被提供复位信号RESET，因此第二晶体管M2导通。来自第一电压端V1的低电平被提供给第一节点PU。由于第一节点PU为低电平，所以第三晶体管M3和第六晶体管M6截止。第一选择输出端OUT_2N保持上一阶段的低电平。第四选择输出端OUT_2N+3由于不再被提供高电平，也变为低电平。
从图13可见，第N级移位寄存器900_N的第一选择输出端OUT_2N输出的波形在第Ⅰ阶段至第Ⅴ阶段跟随第一时钟信号clk1的波形。第N级移位寄存器900_N的第四选择输出端OUT_2N+3输出的波形在第Ⅰ阶段至第Ⅴ阶段跟随第二时钟信号clk2的波形。
类似地，可以得到第(N+1)级移位寄存器900_N+1的第一选择输出端OUT_2N+2和第四选择输出端OUT_2N+5输出的波形，以及第(N-1)级移位寄存器(未示出)的第四选择输出端OUT_2N+1。
因此，在本示例中，第一选择电路(850和850')可基于第三控制信号ctr3和第四控制信号ctr4来将第一扫描信号提供给第一选择输出端。第二选择电路(860和860')可基于第三控制信号ctr3和第四控制信号ctr4来将第二扫描信号提供给第四选择输出端。
与图12所示的示例相比，在图13中，第2N行的扫描信号的波形和第2N+1行的扫描信号的波形被互换，第2N+2行的扫描信号的波形和第2N+3行的扫描信号的波形被互换。
根据上述实施例，移位寄存器可基于第三控制信号和第四控制信号来交换第一选择输出端输出的波形和第二选择输出端输出的波形，以及交换第三选择输出端输出的波形和第四选择输出端输出的波形。因此，移位寄存器可在不改变阵列基板的架构的情况下，以另一种方式来改变子像素被点亮的顺序，从而满足不同用户的需求。
本领域的技术人员应了解，本公开的实施例还可以包括基于其它控制信号来仅交换第一选择输出端输出的波形和第二选择输出端输出的波形，仅交换第三选择输出端输出的波形和第四选择输出端输出的波形，或者仅交换第二选择输出端输出的波形和第三选择输出端输出的波形。
本公开的实施例还提供了一种用于驱动如上所述的移位寄存器的驱动方法。在该驱动方法中，向第一节点PU提供输入信号INPUT。基于第一控制信号ctr1、第二控制信号ctr2和第一节点PU的电压，从第一输出端OUT1输出第一时钟信号clk1和第二时钟信号clk2中的一个时钟信号，作为第一扫描信号OUT1。基于第一控制信号ctr1、第二控制信号ctr2和第一节点PU的电压，从第二输出端OUT2输出第一时钟信号clk1和第二时钟信号clk2中的另一时钟信号，作为第二扫描信号OUT2。
在本公开的一些实施例中，该驱动方法还可包括：基于第三控制信号ctr3和第四控制信号ctr4来将第一扫描信号OUT1提供给第一选择输出端OUT_a，基于第三控制信号ctr3和第四控制信号ctr4来将第二扫描信号OUT2提供给第四选择输出端OUT_d。
在本公开的另一些实施例中，该驱动方法还可包括：基于第三控制信号ctr3和第四控制信号ctr4来将第一扫描信号OUT1提供给第二选择输出端OUT_b，基于第三控制信号ctr3和第四控制信号ctr4来将第二扫描信号OUT2提供给第三选择输出端OUT_c。
图14示出根据本公开的另一实施例的栅极驱动电路1400的示意性框图。该栅极驱动电路1400可包括多个级联的移位寄存器(GOA1、GOA2……，以下简称GOAn)。该移位寄存器GOAn可以是已知的多种移位寄存器中的一种。各级移位寄存器GOAn的输出端耦接多个选择电路(1470_1、1470_2……，以下简称1470_n)中的相应的选择电路。第n级移位寄存器GOAn所耦接的选择电路1470_n可被配置为将来自第n级移位寄存器GOAn的扫描信号提供给第(n-1)行的像素电路(未示出)、第n行的像素电路(未示出)或第(n+1)行的像素电路(未示出)。其中，n为大于2的自然数。第一级移位寄存器所耦接的选择电路被配置为将来自第一级移位寄存器的扫描信号提供给第一行的像素电路或第二行的像素电路。
在本公开的一些实施例中，第2M级移位寄存器GOA(2M)所耦接的选择电路1470_2M包括第二十晶体管M20、第二十一晶体管M21和第二十二晶体管M22。第二十晶体管M20的控制极耦接第五控制端ctr5。第二十晶体管M20的第一极耦接第2M级移位寄存器GOA(2M)的输出端GOA_2M。第二十晶体管M20的第二极耦接第(2M-1)行的像素电路。第二十一晶体管M21的控制极耦接第六控制端ctr6。第二十一晶体管M21的第一极耦接第2M级移位寄存器GOA(2M)的输出端GOA_2M。第二十一晶体管M21的第二极耦接第2M行的像素电路。第二十二晶体管M22的控制极耦接第七控制端ctr7。第二十二晶体管M22的第一极耦接第2M级移位寄存器GOA(2M)的输出端GOA_2M。第二十二晶体管M22的第二极耦接第(2M+1)行的像素电路。第(2M+1)级移位寄存器所耦接的选择电路1470_(2M+1)包括第二十三晶体管M23、第二十四晶体管M24和第二十五晶体管M25。第二十三晶体管M23的控制极耦接第七控制端ctr7。第二十三晶体管M23的第一极耦接第(2M+1)级移位寄存器GOA(2M+1)的输出端。第二十三晶体管M23的第二极耦接第2M行的像素电路。第二十四晶体管M24的控制极耦接第六控制端ctr6。第二十四晶体管M24的第一极耦接第(2M+1)级移位寄存器GOA(2M+1)的输出端。第二十四晶体管M24的第二极耦接第(2M+1)行的像素电路。第二十五晶体管M25的控制极耦接第五控制端ctr5。第二十五晶体管M25的第一极耦接第(2M+1)级移位寄存器GOA(2M+1)的输出端。第二十五晶体管M25的第二极耦接第(2M+2)行的像素电路。其中，M为自然数。
图15示出根据本公开的实施例的显示装置1500的示意性框图。该显示装置1500包括阵列基板1510。阵列基板1510包括上述栅极驱动电路(1000、1100和1400)。
本公开实施例提供的显示装置1500可以应用于任何具有显示功能的产品，例如，电子纸、移动电话、平板电脑、电视机、笔记本电脑、数码相框、可穿戴设备或导航仪等。
除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。
以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (24)

1.一种移位寄存器，包括：输入电路、复位电路、第一输出电路和第二输出电路，
其中，所述输入电路耦接输入端和第一节点，并被配置为将来自所述输入端的输入信号提供给所述第一节点；
所述复位电路耦接复位信号端、所述第一节点和第一电压端，并被配置为在来自所述复位信号端的复位信号的控制下将来自所述第一电压端的第一电压提供给所述第一节点；
所述第一输出电路耦接所述第一节点、第一控制信号端、第二控制信号端、第一时钟信号端、第二时钟信号端和第一输出端，并被配置为基于来自所述第一控制信号端的第一控制信号、来自所述第二控制信号端的第二控制信号和所述第一节点的电压，从所述第一输出端输出来自所述第一时钟信号端的第一时钟信号和来自所述第二时钟信号端的第二时钟信号中的一个时钟信号，作为第一扫描信号；
所述第二输出电路耦接所述第一节点、所述第一控制信号端、所述第二控制信号端、所述第一时钟信号端、所述第二时钟信号端和第二输出端，并被配置为基于所述第一控制信号、所述第二控制信号和所述第一节点的电压，从所述第二输出端输出所述第一时钟信号和所述第二时钟信号中的另一时钟信号，作为第二扫描信号。
2.根据权利要求1所述的移位寄存器，其中，所述输入电路包括第一晶体管，
其中，所述第一晶体管的控制极和第一极耦接所述输入端，所述第一晶体管的第二极耦接所述第一节点。
3.根据权利要求1所述的移位寄存器，其中，所述复位电路包括第二晶体管，
其中，所述第二晶体管的控制极耦接所述复位信号端，所述第二晶体管的第一极耦接所述第一电压端，所述第二晶体管的第二极耦接所述第一节点。
4.根据权利要求1所述的移位寄存器，其中，所述第一输出电路包括第三晶体管、第四晶体管、第五晶体管和电容器，
其中，所述第三晶体管的控制极耦接所述电容器的第一端和所述第一节点，所述第三晶体管的第一极耦接所述第四晶体管的第二极和所述第五晶体管的第二极，所述第三晶体管的第二极耦接所述电容器的第二端和所述第一输出端；
所述第四晶体管的控制极耦接所述第一控制信号端，所述第四晶体管的第一极耦接所述第一时钟信号端；
所述第五晶体管的控制极耦接所述第二控制信号端，所述第五晶体管的第一极耦接所述第二时钟信号端。
5.根据权利要求1所述的移位寄存器，其中，所述第二输出电路包括第六晶体管、第七晶体管和第八晶体管，
其中，所述第六晶体管的控制极耦接所述第一节点，所述第六晶体管的第一极耦接所述第七晶体管的第二极和所述第八晶体管的第二极，所述第六晶体管的第二极耦接所述第二输出端；
所述第七晶体管的控制极耦接所述第一控制信号端，所述第七晶体管的第一极耦接所述第二时钟信号端；
所述第八晶体管的控制极耦接所述第二控制信号端，所述第八晶体管的第一极耦接所述第一时钟信号端。
6.根据权利要求1-5中任一项所述的移位寄存器，还包括：第一选择电路和第二选择电路，
其中，所述第一选择电路被配置为基于第三控制信号和第四控制信号来将所述第一扫描信号提供给第一选择输出端和第二选择输出端中的一者；
所述第二选择电路被配置为基于所述第三控制信号和所述第四控制信号来将所述第二扫描信号提供给第三选择输出端和第四选择输出端中的一者。
7.根据权利要求6所述的移位寄存器，其中，所述第一选择电路包括第九晶体管和第十晶体管，
其中，所述第九晶体管的控制极耦接所述第四控制信号端，所述第九晶体管的第一极耦接所述第一输出端，所述第九晶体管的第二极耦接所述第一选择输出端；
所述第十晶体管的控制极耦接所述第三控制信号端，所述第十晶体管的第一极耦接所述第一输出端，所述第十晶体管的第二极耦接所述第二选择输出端。
8.根据权利要求6所述的移位寄存器，其中，所述第二选择电路包括第十一晶体管和第十二晶体管，
其中，所述第十一晶体管的控制极耦接所述第三控制信号端，所述第十一晶体管的第一极耦接所述第二输出端，所述第十一晶体管的第二极耦接所述第三选择输出端；
所述第十二晶体管的控制极耦接所述第四控制信号端，所述第十二晶体管的第一极耦接所述第二输出端，所述第十二晶体管的第二极耦接所述第四选择输出端。
9.根据权利要求1-5中任一项所述的移位寄存器，还包括：噪声控制电路、第一去噪电路和第二去噪电路，
其中，所述噪声控制电路被配置为基于所述第一节点的电压、第一电压和第二电压来控制第二节点的电压；
所述第一去噪电路被配置为基于所述第二节点的电压和所述第一电压来去除所述第一输出端上的噪声；
所述第二去噪电路被配置为基于所述第二节点的电压和所述第一电压来去除所述第二输出端上的噪声。
10.根据权利要求9所述的移位寄存器，其中，所述噪声控制电路包括第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管，
其中，所述第十三晶体管的控制极和第一极耦接第二电压端，所述第十三晶体管的第二极耦接所述第十四晶体管的第二极和所述第十五晶体管的控制极；
所述第十四晶体管的控制极耦接所述第一节点，所述第十四晶体管的第一极耦接所述第一电压端；
所述第十五晶体管的第一极耦接所述第二电压端，所述第十五晶体管的第二极耦接所述第二节点；
所述第十六晶体管的控制极耦接所述第一节点，所述第十六晶体管的第一极耦接所述第一电压端，所述第十六晶体管的第二极耦接所述第二节点。
11.根据权利要求9所述的移位寄存器，其中，所述第一去噪电路包括第十七晶体管，
其中，所述第十七晶体管的控制极耦接所述第二节点，所述第十七晶体管的第一极耦接所述第一电压端，所述第十七晶体管的第二极耦接所述第一输出端。
12.根据权利要求9所述的移位寄存器，其中，所述第二去噪电路包括第十八晶体管，
其中，所述第十八晶体管的控制极耦接所述第二节点，所述第十八晶体管的第一极耦接所述第一电压端，所述第十八晶体管的第二极耦接所述第二输出端。
13.根据权利要求9所述的移位寄存器，还包括：第三去噪电路，
其中，所述第三去噪电路被配置为基于所述第二节点的电压和所述第一电压来去除所述第一节点上的噪声。
14.根据权利要求13所述的移位寄存器，其中，所述第三去噪电路包括第十九晶体管，
其中，所述第十九晶体管的控制极耦接所述第二节点，所述第十九晶体管的第一极耦接所述第一电压端，所述第十九晶体管的第二极耦接所述第一节点。
15.一种移位寄存器，包括：第一至第八晶体管和电容器，
其中，第一晶体管的控制极和第一极耦接输入端，所述第一晶体管的第二极耦接所述第一节点；
第二晶体管的控制极耦接复位信号端，所述第二晶体管的第一极耦接第一电压端，所述第二晶体管的第二极耦接所述第一节点；
第三晶体管的控制极耦接所述电容器的第一端和所述第一节点，所述第三晶体管的第一极耦接第四晶体管的第二极和第五晶体管的第二极，所述第三晶体管的第二极耦接电容器的第二端和第一输出端；
所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第一时钟信号端；
所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第二时钟信号端；
第六晶体管的控制极耦接所述第一节点，所述第六晶体管的第一极耦接第七晶体管的第二极和第八晶体管的第二极，所述第六晶体管的第二极耦接第二输出端；
所述第七晶体管的控制极耦接所述第一控制信号端，所述第七晶体管的第一极耦接所述第二时钟信号端；
所述第八晶体管的控制极耦接所述第二控制信号端，所述第八晶体管的第一极耦接所述第一时钟信号端。
16.根据权利要求15所述的移位寄存器，还包括第九至第十二晶体管，
其中，第九晶体管的控制极耦接第四控制信号端，所述第九晶体管的第一极耦接所述第三晶体管的第二极，所述第九晶体管的第二极耦接所述第一选择输出端；
所述第十晶体管的控制极耦接第三控制信号端，所述第十晶体管的第一极耦接所述第三晶体管的第二极，所述第十晶体管的第二极耦接第二选择输出端；
所述第十一晶体管的控制极耦接所述第三控制信号端，所述第十一晶体管的第一极耦接所述第六晶体管的第二极，所述第十一晶体管的第二极耦接第三选择输出端；
所述第十二晶体管的控制极耦接所述第四控制信号端，所述第十二晶体管的第一极耦接所述第六晶体管的第二极，所述第十二晶体管的第二极耦接第四选择输出端。
17.一种用于驱动根据权利要求1-16中任一项所述的移位寄存器的驱动方法，包括：
向第一节点提供输入信号；
基于第一控制信号、第二控制信号和所述第一节点的电压，从第一输出端输出第一时钟信号和第二时钟信号中的一个时钟信号作为第一扫描信号；以及
基于所述第一控制信号、所述第二控制信号和所述第一节点的电压，从第二输出端输出所述第一时钟信号和所述第二时钟信号中的另一时钟信号作为第二扫描信号。
18.根据权利要求17所述的驱动方法，还包括：
基于第三控制信号和第四控制信号来将所述第一扫描信号提供给第一选择输出端，基于所述第三控制信号和所述第四控制信号来将所述第二扫描信号提供给第四选择输出端；或者，
基于第三控制信号和第四控制信号来将所述第一扫描信号提供给第二选择输出端，基于所述第三控制信号和所述第四控制信号来将所述第二扫描信号提供给第三选择输出端。
19.一种栅极驱动电路，包括多个级联的如权利要求1至5和15中任一项所述的移位寄存器，
其中，第n级移位寄存器的输入端耦接第(n-1)级移位寄存器的第一输出端，第n级移位寄存器的复位信号端耦接第(n+3)级移位寄存器的第一输出端；
其中，第一级移位寄存器的输入端被提供起始信号；
其中，n为大于1的自然数。
20.根据权利要求19所述的栅极驱动电路，其中，向第n级移位寄存器的第二时钟信号端提供的时钟信号比向第n级移位寄存器的第一时钟信号端提供的时钟信号滞后1/8个时钟周期，向第(n+1)级移位寄存器的第一时钟信号端提供的时钟信号比向第n级移位寄存器的第一时钟信号端提供的时钟信号滞后1/4个时钟周期。
21.一种栅极驱动电路，包括多个级联的如权利要求6至8和16中任一项所述的移位寄存器，
其中，第n级移位寄存器的输入端耦接第(n-1)级移位寄存器的第二选择输出端，第n级移位寄存器的复位信号端耦接第(n+3)级移位寄存器的第二选择输出端；
其中，第一级移位寄存器的输入端被提供起始信号；
其中，n为大于1的自然数。
22.根据权利要求21所述的栅极驱动电路，其中，向第n级移位寄存器的第二时钟信号端提供的时钟信号比向第n级移位寄存器的第一时钟信号端提供的时钟信号滞后1/8个时钟周期，向第(n+1)级移位寄存器的第一时钟信号端提供的时钟信号比向第n级移位寄存器的第一时钟信号端提供的时钟信号滞后1/4个时钟周期。
23.一种栅极驱动电路，包括多个级联的移位寄存器，其中，各级移位寄存器的输出端耦接多个选择电路中的相应的选择电路，第n级移位寄存器所耦接的选择电路被配置为将来自第n级移位寄存器的扫描信号提供给第(n-1)行的像素电路、第n行的像素电路或第(n+1)行的像素电路；
第一级移位寄存器所耦接的选择电路被配置为将来自第一级移位寄存器的扫描信号提供给第一行的像素电路或第二行的像素电路；
其中，n为大于1的自然数。
24.根据权利要求23所述的栅极驱动电路，其中，第2M级移位寄存器所耦接的选择电路包括第二十晶体管、第二十一晶体管和第二十二晶体管，
所述第二十晶体管的控制极耦接第五控制端，所述第二十晶体管的第一极耦接第2M级移位寄存器的输出端，所述第二十晶体管的第二极耦接第(2M-1)行的像素电路；
所述第二十一晶体管的控制极耦接第六控制端，所述第二十一晶体管的第一极耦接第2M级移位寄存器的输出端，所述第二十一晶体管的第二极耦接第2M行的像素电路；
所述第二十二晶体管的控制极耦接第七控制端，所述第二十二晶体管的第一极耦接第2M级移位寄存器的输出端，所述第二十二晶体管的第二极耦接第(2M+1)行的像素电路；
其中，第(2M+1)级移位寄存器所耦接的选择电路包括第二十三晶体管、第二十四晶体管和第二十五晶体管，
所述第二十三晶体管的控制极耦接所述第七控制端，所述第二十三晶体管的第一极耦接第(2M+1)级移位寄存器的输出端，所述第二十三晶体管的第二极耦接第2M行的像素电路；
所述第二十四晶体管的控制极耦接所述第六控制端，所述第二十四晶体管的第一极耦接第(2M+1)级移位寄存器的输出端，所述第二十四晶体管的第二极耦接第(2M+1)行的像素电路；
所述第二十五晶体管的控制极耦接所述第五控制端，所述第二十五晶体管的第一极耦接第(2M+1)级移位寄存器的输出端，所述第二十五晶体管的第二极耦接第(2M+2)行的像素电路；
其中，M为自然数。
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