KR102138865B1 - 표시 장치 - Google Patents

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Abstract

표시 장치는, 제1 기간 동안 디스에이블 레벨인 복수의 발광 신호를 순차적으로 생성하는 발광 구동부, 및 두 개의 인에이블 펄스를 가지는 복수의 시프트 출력을 생성하고, 상기 복수의 발광 신호 중 두 개의 제1 및 제2 발광 신호에 따라 상기 복수의 시프트 출력 중 상기 두 개의 제1 및 제2 발광 신호에 대응하는 하나의 시프트 출력의 두 개의 인에이블 펄스를 나누어 두 개의 제1 및 제2 스캔 신호로 출력하는 스캔 구동부를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 표시 장치에 관한 것이다. 구체적으로 스캔 구동부 및 발광 구동부를 포함하는 표시 장치에 관한 것이다.
고화질 표시 장치는 다수의 스캔 라인을 포함하고 있고, 다수의 스캔 라인을 구동하기 위한 스캔 구동 회로의 사이즈는 크다. 표시 장치의 화질이 향상될수록 스캔 라인의 수도 증가하여 스캔 구동 회로의 사이즈도 커질 수 있다.
표시 장치의 전체 사이즈에서 스캔 구동 회로의 사이즈가 차지하는 면적이 증가할 수록 데드 스페이스(dead space)가 증가하는 문제가 있다.
스캔 구동 회로의 사이즈를 감소시킬 수 있는 표시 장치를 제공하고자 한다.
실시 예에 따른 표시 장치는 제1 기간 동안 디스에이블 레벨인 복수의 발광 신호를 순차적으로 생성하는 발광 구동부, 및 두 개의 인에이블 펄스를 가지는 복수의 시프트 출력을 생성하고, 상기 복수의 발광 신호 중 두 개의 제1 및 제2 발광 신호에 따라 상기 복수의 시프트 출력 중 상기 두 개의 제1 및 제2 발광 신호에 대응하는 하나의 시프트 출력의 두 개의 인에이블 펄스를 나누어 두 개의 제1 및 제2 스캔 신호로 출력하는 스캔 구동부를 포함한다.
상기 스캔 구동부는, 상기 복수의 시프트 출력 각각을 생성하는 복수의 시프트 레지스터로 구성된 시프트 레지스터부 및 상기 복수의 시프트 출력 각각에 연결된 복수의 제1 스위치 및 복수의 제2 스위치를 포함하는 역다중화부를 포함하고, 상기 복수의 제1 스위치 중 상기 하나의 시프트 출력에 대응하는 제3 스위치는 상기 제2 발광 신호에 의해 제어되고, 상기 복수의 제2 스위치 중 상기 하나의 시프트 출력에 대응하는 제4 스위치는 상기 제1 발광 신호에 의해 제어된다.
상기 복수의 시프트 레지스터 중 제1 시프트 레지스터는, 두 개의 인에이블 펄스를 주기적으로 가지는 제1 스캔 클록에 동기된 제2 시프트 레지스터의 제2 시프트 출력에 따라 두 개의 인에이블 펄스를 주기적으로 가지는 제2 스캔 클록의 두 개의 인에이블 펄스를 제1 시프트 출력으로 출력하고, 상기 제2 시프트 레지스터는 상기 제1 시프트 레지스터보다 두 스테이지 전의 시프트 레지스터이다.
상기 제1 스캔 클록과 상기 제2 스캔 클록 간에 반주기 위상차가 존재한다.
상기 제1 시프트 레지스터는, 상기 제2 시프트 출력이 연결되어 있는 일단 및 상기 제1 스캔 클록이 입력되는 게이트를 포함하는 제1 트랜지스터, 상기 제1 트랜지스터의 타단에 연결되어 있는 게이트, 상기 제2 스캔 클록이 입력되는 일단, 및 상기 제1 시프트 레지스터의 출력단에 연결되어 있는 제2 트랜지스터, 및 상기 제2 트랜지스터의 게이트 및 타단 사이에 연결되어 있는 커패시터를 포함한다.
상기 제1 시프트 레지스터는, 상기 제1 시프트 레지스터와 제1 전압 사이에 연결되어 있는 제3 트랜지스터, 및 상기 제3 트랜지스터의 게이트에 연결되어 있는 일단, 상기 제2 시프트 출력이 입력되는 게이트, 및 상기 제1 전압에 연결되어 있는 타단을 포함하는 제4 트랜지스터를 더 포함할 수 있다.
상기 제1 시프트 레지스터는, 상기 제3 트랜지스터의 게이트에 연결되어 있는 일단, 제1 초기화 신호가 입력되는 게이트, 및 제2 전압에 연결되어 있는 타단을 포함하는 제5 트랜지스터, 및 상기 제1 전압과 상기 제2 트랜지스터의 게이트 사이에 연결되어 있는 양단 및 상기 제3 트랜지스터의 게이트에 연결되어 있는 게이트를 포함하는 제6 트랜지스터를 포함할 수 있다. 상기 제1 초기화 신호는 상기 제2 스캔 클록의 두 개의 인에이블 펄스와 상기 제1 스캔 클록의 두 개의 인에이블 펄스 사이에 발생하는 인에이블 펄스를 가질 수 있다.
상기 제1 발광 신호의 디스에이블 레벨에 의해 상기 제4 스위치가 턴 오프 인 기간 중 상기 제1 시프트 출력의 두 개의 인에이블 펄스 중 하나가 상기 제3 스위치를통해 상기 제1 스캔 신호로 출력되고, 상기 제2 발광 신호의 디스에이블 레벨에 의해 상기 제3 스위치가턴 오프 인 기간 중 상기 제1 시프트 출력의 두 개의 인에이블 펄스 중 다른 하나가 상기 제4 스위치를 통해 상기 제2 스캔 신호로 출력된다.
상기 제1 발광 신호의 제1 디스에이블 레벨 기간과 상기 제2 발광 신호의 제2 디스에이블 레벨 기간은 중첩되지 않는다. 상기 발광 구동부는, 상기 제1 디스에이블 레벨 기간과 상기 제2 디스에이블 레벨 기간에 중첩하는 디스에이블 레벨 기간을 가지는 발광 신호를 생성한다.
상기 복수의 시프트 레지스터 중 상기 제1 시프트 레지스터의 다음 스테이지의 제3 시프트 레지스터는, 두 개의 인에이블 펄스를 주기적으로 가지는 제3 스캔 클록에 동기된 제4 시프트 레지스터의 제4 시프트 출력에 따라 두 개의 인에이블 펄스를 주기적으로 가지는 제4 스캔 클록의 두 개의 인에이블 펄스를 제3 시프트 출력으로 출력하고, 상기 제4 시프트 레지스터는 상기 제3 시프트 레지스터보다 두 스테이지 전의 시프트 레지스터일 수 있다.
상기 제3 스캔 클록과 상기 제4 스캔 클록 간에 반주기 위상차가 존재할 수있다. 상기 제1 스캔 클록과 상기 제3 스캔 클록 간에 1/8 주기 위상차가 존재하고, 상기 제2 스캔 클록과 상기 제4 스캔 클록 간에 1/8 주기 위상차가 존재할 수있다.
상기 표시 장치는, 상기 복수의 발광 신호 중 두 개의 제3 및 제4 발광 신호에 따라 상기 제3 시프트 출력의 두 개의 인에이블 펄스를 나누어 두 개의 제3 및 제4 스캔 신호로 출력할 수 있다.
상기 복수의 제1 스위치 중 상기 제3 시프트 출력에 대응하는 제5 스위치는 상기 제4 발광 신호에 의해 제어되고, 상기 복수의 제2 스위치 중 상기 제3 시프트 출력에 대응하는 제6 스위치는상기 제3 발광 신호에 의해 제어된다.
상기 제3 발광 신호의 디스에이블 레벨에 의해 제6 스위치가 턴 오프인 기간 중 상기 제3 시프트 출력의 두 개의 인에이블 펄스 중 하나가 상기 제5 스위치를 통해 상기 제3 스캔 신호로 출력되고, 상기 제4 발광 신호의 디스에이블 레벨에 의해 제5 스위치가 턴 오프인 기간 중 상기 제3 시프트 출력의 두 개의 인에이블 펄스 중 다른 하나가 상기 제6 스위치를통해 상기 제4 스캔 신호로 출력될 수 있다.
상기 제3 발광 신호의 제3 디스에이블 레벨 기간과 상기 제4 발광 신호의 제4 디스에이블 레벨 기간은 중첩되지 않고, 상기 제3 디스에이블 레벨 기간과 상기 제4 디스에이블 레벨 기간에 중첩하는 디스에이블 레벨 기간을 가질 수 있다.
상기 제1 발광 신호, 상기 제3 발광 신호, 상기 제2 발광 신호, 및 제4 발광 신호 순으로 디스에이블 레벨을 가질 수 있다.
상기 발광 구동부는, 제1 발광 클록이 인에이블 레벨일 때 직전 스테이지의 발광 시프트 출력을 입력받고, 상기 직전 스테이지의 발광 시프트 출력이 인에이블 레벨일 때, 제1 반전 발광 클록을 입력받으며, 상기 제1 반전 발광 클록이 인에이블 레벨일 때 인에이블 레벨의 제1 발광 시프트 출력을 생성하고, 상기 인에이블 레벨의 제1 발광 시프트 출력에 따라 디스에이블 레벨의 발광 신호를 출력하는 제1 발광 시프트 레지스터를 포함한다.
상기 발광 구동부는, 제2 발광 클록이 인에이블 레벨일 때 상기 제1 발광 시프트 출력을 입력받고, 상기 제1 발광 시프트 출력이 인에이블 레벨일 때, 제2 반전 발광 클록을 입력받으며, 상기 제2 반전 발광 클록이 인에이블 레벨일 때 인에이블 레벨의 제2 발광 시프트 출력을 생성하고, 상기 인에이블 레벨의 제2 발광 시프트 출력에 따라 디스에이블 레벨의 발광 신호를 출력하는 제2 발광 시프트 레지스터를 더 포함할 수 있다.
상기 제1 발광 클록과 상기 제2 발광 클록 간에 1/4 주기 위상차가 존재할 수 있다.
상기 제1 발광 시프트 레지스터는, 상기 제1 발광 클록이 입력되는 게이트 및 상기 직전 스테이지의 발광 시프트 출력이 입력되는 일단을 포함하는 제7 트랜지스터, 상기 제7 트랜지스터의 타단에 연결되어 있는 게이트 및 상기 제1 반전 발광 클록이 입력되는 일단을 포함하는 제8 트랜지스터, 상기 제8 트랜지스터의 타단에 연결되어 있는 일단, 상기 제1 발광 클록이 입력되는 게이트, 및 제1 전압이 입력되는 타단을 포함하는 제9 트랜지스터, 및 상기 제8 트랜지스터의 게이트와 타단 사이에 연결되어 있는 제1 커패시터, 상기 제8 트랜지스터의 타단에 연결되어 있는 게이트 및 제2 전압에 연결되어 있는 일단을 포함하는 제10 트랜지스터, 및 상기 제10 트랜지스터의 타단에 연결되어 있는 게이트, 상기 제1 전압에 연결되어 있는 일단, 및 상기 제1 발광 시프트 레지스터의 출력단에 연결되어 있느 타단을 포함하는 제11 트랜지스터를 포함한다.
상기 제11 트랜지스터의 게이트 전압이 상기 제1 발광 시프트 출력이다.
상기 제1 발광 시프트 레지스터는, 상기 제8 트랜지스터의 타단에 연결되어 있는 게이트 및 상기 제1 전압에 연결되어 있는 일단을 포함하는 제12 트랜지스터, 상기 제1 발광 클록이 입력되는 게이트, 상기 제12 트랜지스터의 타단에 연결되어 있는 일단, 및 상기 제2 전압에 연결되어 있는 타단을 포함하는 제13 트랜지스터, 상기 제12 트랜지스터의 타단에 연결되어 있는 게이트, 상기 제2 전압에 연결되어 있는 일단, 및 상기 제1 발광 시프트 레지스터의 출력단에 연결되어 있는 타단을 포함하는 제14 트랜지스터, 및 상기 제14 트랜지스터의 게이트와 타단 사이에 연결되어 있는 제2 커패시터를 더 포함할 수 있다.
상기 제1 발광 시프트 레지스터는, 상기 제1 전압에 연결되어 있는 일단, 상기 제11 트랜지스터의 게이트에 연결되어 있는 타단, 및 상기 제12 트랜지스터의 타단에 연결되어 있는 게이트를 포함하는 제15 트랜지스터를 더 포함할 수 있다.
실시 예를 통해 스캔 구동 회로의 사이즈를 감소시킬 수 있는 표시 장치를 제공한다.
도 1은 본 발명의 실시 예에 따른 표시 장치를 나타낸 도면이다.
도 2 및 도 3은 실시 예에 따른 스캔 구동부를 나타낸 도면이다.
도 4 및 도 5는 실시 예에 따른 발광 구동부를 나타낸 도면이다.
도 6은 실시 예에 따른 스캔 구동부에 입력되는 신호들 및 복수의 시프트 출력을 나타낸 파형도이다.
도 7은 실시 예에 따른 발광 구동부에 입력되는 신호들, 복수의 발광 시프트 출력, 및 복수의 발광 신호를 나타낸 파형도이다.
도 8은 복수의 발광 신호, 복수의 시프트 출력, 및 복수의 스캔 신호를 나타낸 파형도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 표시 장치를 나타낸 도면이다.
도 1에 도시된 바와 같이, 표시 장치(1)는 신호 제어부(10), 데이터 구동부(20), 스캔 구동부(30), 발광 구동부(40), 및 표시부(50)를 포함한다.
신호 제어부(10)는 입력 제어 신호에 따라 데이터 제어 신호(CONT1), 스캔 제어 신호(CONT2), 및 발광 제어 신호(CONT3)를 생성한다. 입력 제어 신호는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 및 메인 클록(MCLK) 등을 포함한다.
신호 제어부(10)는 수직 동기 신호(Vsync)에 동기되어 프레임 단위로 입력 영상 신호(R,G,B)를 구분하고, 수평 동기 신호(Hsync)에 동기되어 행 단위로 입력 영상 신호(R,G,B)를 구분하여 영상 데이터 신호(DR,DG,DB)를 배열할 수 있다. 신호 제어부(10)는 스캔 제어 신호(CONT2)를 스캔 구동부(30)에 전달하고, 데이터 제어 신호(CONT1)및 영상 데이터 신호(DR,DG,DB)를 데이터 구동부(20)에 전달하며, 발광 제어 신호(CONT3)를 발광 구동부(40)에 전달한다.
데이터 구동부(20)는 영상 데이터 신호(DR,DG,DB)에 대응하는 복수의 데이터 신호를 생성하고, 데이터 제어 신호(CONT1)에 따라 복수의 데이터선(D1~Dm)에 각각 전달한다. 발광 구동부(40)는 발광 제어 신호(CONT3)에 따라 복수의 발광 신호(EM[1]~EM[n])를 생성하여 복수의 발광 제어선(E1-En)에 전달한다. 스캔 구동부(30)는 스캔 제어 신호(CONT2) 및 복수의 발광 신호(EM[1]-EM[n])에 따라 복수의 스캔 신호(G[1]~G[n])를 생성하고, 복수의 스캔선(S1-Sn)에 전달한다.
표시부(50)는 열 방향으로 뻗어 있는 복수의 데이터선(D1~Dm), 행 방향으로 뻗어 있는 복수의 스캔선(S1-Sn), 행 방향으로 복수의 스캔선(S1-Sn)과 평행하게 뻗어 있는 복수의 발광 제어선(E1-En), 및 복수의 화소(PX)를 포함한다. 복수의 데이터선(D1~Dm), 복수의 스캔선(S1-Sn), 및 복수의 발광 제어선(E1-En)은 복수의 화소(PX)에 연결되어 있다.
이하, 도 2 및 도 3을 참조하여 실시 예에 따른 스캔 구동부(30)를 설명한다.
도 2 및 도 3은 실시 예에 따른 스캔 구동부를 나타낸 도면이다.
도 2 및 도 3에는 스캔 구동부에서 복수의 스캔 신호(G[1]-G[8])를 생성하는 일부 구성만이 도시되어 있으나, 도 2 및 3과 발명의 상세한 설명을 참조하면 스캔 구동부(30)의 구성 및 그 동작을 이해하는데 어려움이 없다.
스캔 구동부(30)는 복수의 시프트 레지스터로 구성되는 시프트 레지스터부(100)와 시프트 레지스터부(100)의 복수의 출력을 복수의 발광 신호(EM[1]-EM[n])에 따라 스캔 신호(G[1]-G[n])로 생성하는 역다중화부(200)를 포함한다.
도 2에서는 시프트 레지스터부(100)의 구성 중 2개의 시프트 레지스터(100_1-100_2)와 역다중화부(200)의 구성 중 2개의 시프트 레지스터(100_1-100_2)에 대응하는 일부 구성 즉, 4개의 스위치(SW1-SW4)만이 도시되어 있다. 도 2에 이어서, 도 3에서는 시프트 레지스터부(100)의 구성 중 2개의 시프트 레지스터(100_3-100_4)와 역다중화부(200)의 구성 중 2개의 시프트 레지스터(100_3-100_4)에 대응하는 일부 구성 즉, 4개의 스위치(SW5-SW8)만이 도시되어 있다.
4 개의 시프트 레지스터(100_1-100_4) 각각은 5개의 트랜지스터(111-116, 121-126, 131-136, 141-146) 및 두 개의 커패시터(117, 118)로 구성되어 있으나, 이는 일 예로서, 시프트 레지스터(100_1-100_4)는 다른 구조로 변현될 수 있다.
예를 들어, 대응하는 이전 스테이지의 시프트 레지스터의 출력을 소정 기간 시프트시킬 수 있는 회로는 시프트 레지스터에 적용될 수 있다. 이하, 시프트 레지스터의 출력을 시프트 출력이라 한다.
각 시프트 레지스터는 대응하는 스캔 클록에 동기된 대응하는 이전 시프트 레지스터의 인에이블 레벨의 시프트 출력에 따라 대응하는 다른 스캔 클록을 소정 기간 동안 시프트 출력으로 출력한다. 이전 시프트 레지스터는 본 시프트 레지스터보다 두 스테이지 전의 시프트 레지스터일 수 있고, 소정 기간은 대응하는 스캔 클록의 한 주기일 수 있다.
이하, 로우 레벨은 인에이블 레벨의 일 예이고, 하이 레벨은 디스에이블 레벨의 한 예로 기재될 수 있다.
시프트 레지스터(100_1)는 제1 스캔 시작신호(FLM1), 제1 초기화 신호(INT1), 제1 스캔 클록(CLK1), 및 제2 스캔 클록(CLK2)을 입력받고, 제1 스캔 클록(CLK1)에 동기되어 입력되는 제1 스캔 시작신호(FLM1)에 따라 제2 스캔 클록(CLK2)를 출력하고, 제1 초기화 신호(INT1)에 따라 하이 레벨을 출력한다. 시프트 레지스터(100_1)의 출력을 시프트 출력(SR1)이라 한다.
시프트 레지스터(100_2)는 제2 스캔 시작신호(FLM2), 제3 초기화 신호(INT3), 제3 스캔 클록(CLK3), 및 제4 스캔 클록(CLK4)을 입력받고, 제3 스캔 클록(CLK3)에 동기되어 입력되는 제2 스캔 시작 신호(FLM2)에 따라 제4 스캔 클록(CLK4)를 출력하고, 제3 초기화 신호(INT3)에 따라 하이 레벨을 출력한다. 시프트 레지스터(100_2)의 출력을 시프트 출력(SR2)이라 한다.
시프트 레지스터(100_3)는 시프트 출력(SR1), 제2 초기화 신호(INT2), 제1 스캔 클록(CLK1), 및 제2 스캔 클록(CLK2)을 입력받고, 제2 스캔 클록(CLK2)에 동기되어 입력되는 시프트 출력(SR1)에 따라 제1 스캔 클록(CLK1)을 출력하고, 제2 초기화 신호(INT1)에 따라 하이 레벨을 출력한다. 시프트 레지스터(100_3)의 출력을 시프트 출력(SR3)이라 한다.
시프트 레지스터(100_4)는 시프트 출력(SR2), 제4 초기화 신호(INT4), 제3 스캔 클록(CLK3), 및 제4 스캔 클록(CLK4)을 입력받고, 제4 스캔 클록(CLK4)에 동기되어 입력되는 시프트 출력(SR2)에 따라 제3 스캔 클록(CLK3)을 출력하고, 제4 초기화 신호(INT4)에 따라 하이 레벨을 출력한다. 시프트 레지스터(100_4)의 출력을 시프트 출력(SR4)이라 한다.
이와 같은 방식으로, 홀수 번째 시프트 레지스터의 출력은 다음 홀수 번째 시프트 레지스터의 입력이 되고, 짝수 번째 시프트 레지스터의 출력은 다음 짝수 번째 시프트 레지스터의 입력이 된다.
시프트 레지스터(100_1)에서, 제1 스캔 시작 신호(FLM1)가 트랜지스터(111)의 일단에 입력되고, 제1 스캔 클록(CLK1)은 트랜지스터(111)의 게이트에 입력되고, 트랜지스터(111)의 소스는 노드(N1)에 연결되어 있다.
제1 스캔 시작 신호(FLM1)는 트랜지스터(113)의 게이트에 입력되고, 트랜지스터(113)의 소스는 전압(VGH)에 연결되어 있으며, 트랜지스터(113)의 드레인은 노드(N2)에 연결되어 있다. 트랜지스터(112)는 이중 게이트 구조이고, 트랜지스터(112)의 게이트는 노드(N2)에 연결되어 있고, 트랜지스터(112)의 소스는 전압(VGH)에 연결되어 있으며, 트랜지스터(112)의 드레인은 노드(N1)에 연결되어 있다.
트랜지스터(114)의 게이트는 제2 초기화 신호(INT2)가 입력되고, 트랜지스터(114)의 소스는 노드(N2)에, 트랜지스터(114)의 드레인은 전압(VGL)에 연결되어 있다. 트랜지스터(115)의 게이트는 노드(N2)에 연결되어 있고, 트랜지스터(115)의 소스는 전압(VGH)에 연결되어 있으며, 트랜지스터(115)의 드레인은 노드(N3)에 연결되어 있다. 트랜지스터(116)의 일단은 노드(N3)에 연결되어 있고, 트랜지스터(116)의 게이트는 노드(N1)에 연결되어 있으며, 트랜지스터(116)의 타단에는 제2 스캔 클록 신호(CLK2)가 입력된다.
커패시터(117)은 전압(VGH)와 노드(N2) 사이에 연결되어 있고, 커패시터(118)는 노드(N1)과 노드(N3) 사이에 연결되어 있다. 노드(N3)는 시프트 레지스터(100_1)의 출력단으로 역다중화부(200)에서 대응하는 두 스위치(SW1, SW3)의 일단에 연결되어 있다.
시프트 레지스터(100_2, 100_3, 100_4)의 회로는 시프트 레지스터(100_1)와 동일하므로, 시프트 레지스터(100_2, 100_3, 100_4)의 회로에 대한 설명은 생략한다.
역다중화부(200)는 복수의 스위치(예를 들어, 도 2 및 3에 도시된 SW1-SW8)를 포함하고, 복수의 스위치 각각은 대응하는 발광 신호에 의해 스위칭 동작하며, 복수의 스위치 각각은 대응하는 시프트 레지스터의 출력단에 연결되어 있는 일단 및 대응하는 주사선에 연결되어 있는 타단을 포함한다. 이 때, 복수의 스위치 중 적어도 두 스위치는 동일한 시프트 레지스터의 출력단에 연결되어 있다.
도 2에 도시된 바와 같이, 스위치(SW1)의 일단은 시프트 레지스터(100_1)의 출력단(N3)에 연결되어, 스위치(SW1)의 일단에는 시프트 출력(SR1)이 입력된다. 스위치(SW1)의 게이트에는 발광 신호(EM[3])가 입력되며, 스위치(SW1)의 타단은 주사선(S1)에 연결되어 있다. 스위치(SW2)의 일단에는 시프트 레지스터(100_2)의 시프트 출력(SR2)이 입력되고, 스위치(SW2)의 게이트에는 발광 신호(EM[4])가 입력되며, 스위치(SW2)의 타단은 주사선(S2)에 연결되어 있다. 스위치(SW3)의 일단에는 시프트 레지스터(100_1)의 시프트 출력(SR1)이 입력되고, 스위치(SW3)의 게이트에는 발광 신호(EM[1])가 입력되며, 스위치(SW3)의 타단은 주사선(S3)에 연결되어 있다. 스위치(SW4)의 일단에는 시프트 레지스터(100_2)의 시프트 출력(SR2)이 입력되고, 스위치(SW4)의 게이트에는 발광 신호(EM[2])가 입력되며, 스위치(SW4)의 타단은 주사선(S4)에 연결되어 있다.
스위치(SW5)의 일단에는 시프트 레지스터(100_3)의 시프트 출력(SR3)이 입력되고, 스위치(SW5)의 게이트에는 발광 신호(EM[7])가 입력되며, 스위치(SW5)의 타단은 주사선(S5)에 연결되어 있다. 스위치(SW6)의 일단에는 시프트 레지스터(100_4)의 시프트 출력(SR4)이 입력되고, 스위치(SW6)의 게이트에는 발광 신호(EM[8])가 입력되며, 스위치(SW6)의 타단은 주사선(S6)에 연결되어 있다. 스위치(SW7)의 일단에는 시프트 레지스터(100_3)의 시프트 출력(SR3)이 입력되고, 스위치(SW7)의 게이트에는 발광 신호(EM[5])가 입력되며, 스위치(SW7)의 타단은 주사선(S7)에 연결되어 있다. 스위치(SW8)의 일단에는 시프트 레지스터(100_4)의 시프트 출력(SR4)이 입력되고, 스위치(SW8)의 게이트에는 발광 신호(EM[6])가 입력되며, 스위치(SW8)의 타단은 주사선(S8)에 연결되어 있다.
이하, 도 4 및 도 5를 참조하여 실시 예에 따른 발광 구동부(40)를 설명한다.
도 4 및 도 5는 실시 예에 따른 발광 구동부를 나타낸 도면이다.
도 4에는 발광 구동부에서 두 발광 신호(EM[1], EM[2])를 생성하는 일부 구성(40_1, 40_2)만이 도시되어 있고, 도 5에는 두 발광 신호(EM[3], EM[4])를 생성하는 일부 구성(40_3, 40_4)만이 도시되어 있으나, 도 4 및 도 5와 발명의 상세한 설명을 참조하면 발광 구동부(40)의 구성 및 그 동작을 이해하는데 어려움이 없다.
발광 구동부(40)는 복수의 발광 시프트 레지스터로 구성되며, 각 발광 시프트 레지스터는 대응하는 발광 클록에 동기된 인에이블 레벨의 입력 신호에 의해 반전 발광 클록을 입력받고, 반전 발광 클록에 동기되어 인에이블 레벨의 발광 시프트 출력을 생성하며, 발광 시프트 출력에 따라 발광 신호를 생성한다.
도 4에 도시된 바와 같이, 발광 시프트 레지스터(40_1)는 제1 발광 클록(EM_CLK1)을 입력받고, 제1 발광 클록(EM_CLK1)이 로우 레벨일 때 발광 시작 신호(EM_FLM)를 입력받는다. 발광 시프트 레지스터(40_1)는 발광 시작 신호(EM_FLM)가 인에이블 레벨인 로우 레벨일 때, 제1 반전 발광 클록(EM_CLK1B)을 입력 받는다. 발광 시프트 레지스터(40_1)는 입력된 제1 반전 발광 클록(EM_CLK1B)이 로우 레벨일 때 로우 레벨인 발광 시프트 출력(E_SR[1])을 생성한다. 그리고 발광 시프트 레지스터(40_1)는 로우 레벨의 발광 시프트 출력(E_SR[1])에 따라 하이 레벨의 발광 신호(EM[1])를 출력한다.
발광 시프트 레지스터(40_2)는 제2 발광 클록(EM_CLK2)을 입력받고, 제2 발광 클록(EM_CLK2)이 로우 레벨일 때 직전 발광 시프트 레지스터(40_1)의 발광 시프트 출력(E_SR[1])을 입력받는다. 발광 시프트 레지스터(40_2)는 발광 시프트 출력(E_SR[1])이 인에이블 레벨인 로우 레벨일 때, 제2 반전 발광 클록(EM_CLK2B)을 입력받는다. 발광 시프트 레지스터(40_2)는 제2 반전 발광 클록(EM_CLK2B)이 로우 레벨일 때 로우 레벨인 발광 시프트 출력(E_SR[2])을 생성한다. 그리고 발광 시프트 레지스터(40_2)는 로우 레벨의 발광 시프트 출력(E_SR[2])에 따라 하이 레벨의 발광 신호(EM[2])를 출력한다.
도 5에 도시된 바와 같이, 발광 시프트 레지스터(40_3)는 제3 발광 클록(EM_CLK3)을 입력받고, 제3 발광 클록(EM_CLK3)이 로우 레벨일 때 직전 발광 시프트 레지스터(40_2)의 발광 시프트 출력(E_SR[2])를 입력받는다. 발광 시프트 레지스터(40_3)는 발광 시프트 출력(E_SR[2])가 인에이블 레벨인 로우 레벨일 때, 제3 반전 발광 클록(EM_CLK3B)을 입력 받는다. 발광 시프트 레지스터(40_3)는 입력된 제3 반전 발광 클록(EM_CLK3B)이 로우 레벨일 때 로우 레벨인 발광 시프트 출력(E_SR[3])을 생성한다. 그리고 발광 시프트 레지스터(40_3)는 로우 레벨의 발광 시프트 출력(E_SR[3])에 따라 하이 레벨의 발광 신호(EM[3])를 출력한다.
발광 시프트 레지스터(40_4)는 제4 발광 클록(EM_CLK4)을 입력받고, 제4 발광 클록(EM_CLK4)이 로우 레벨일 때 직전 발광 시프트 레지스터(40_3)의 발광 시프트 출력(E_SR[3])을 입력받는다. 발광 시프트 레지스터(40_3)는 발광 시프트 출력(E_SR[3])이 인에이블 레벨인 로우 레벨일 때, 제4 반전 발광 클록(EM_CLK4B)을 입력받는다. 발광 시프트 레지스터(40_4)는 제4 반전 발광 클록(EM_CLK4B)이 로우 레벨일 때 로우 레벨인 발광 시프트 출력(E_SR[4])을 생성한다. 그리고 발광 시프트 레지스터(40_4)는 로우 레벨의 발광 시프트 출력(E_SR[4])에 따라 하이 레벨의 발광 신호(EM[4])를 출력한다.
이와 같은 방식으로 인접한 발광 시프트 레지스터들 간에 있어서, 발광 시프트 레지스터(예를 들어, 40_1)의 발광 시프트 출력은 다음 발광 시프트 레지스터(예를 들어, 40_2)의 입력이 된다.
구체적으로, 도 4 및 도 5에 도시된 4 개의 발광 시프트 레지스터(40_1-40_4) 각각은 9개의 트랜지스터(411-419, 431-439, 451-459, 471-479), 및 2 개의 커패시터(421-422, 441-442, 461-462, 481-482)를 포함한다.
발광 시프트 레지스터(40_1)에서, 트랜지스터(411)의 게이트에는 제1 발광 클록(EM_CLK1)이 연결되어 있고, 트랜지스터(411)의 일단은 커패시터(421)의 일전극 및 트랜지스터(412)의 게이트에 연결되어 있으며, 트랜지스터(411)의 타단에는 발광 시작 신호(EM_FLM)이 연결되어 있다.
트랜지스터(412)의 일단은 제1 반전 발광 클록(EM_CLK1B)에 연결되어 있고, 트랜지스터(412)의 타단은 노드(N4)에 연결되어 있다. 트랜지스터(413)의 양단은 전압(VGH)과 노드(N4) 사이에 연결되어 있고, 트랜지스터(413)의 게이트는 제1 발광 클록(EM_CLK1)에 연결되어 있다.
트랜지스터(414)의 양단은 노드(N5)와 전압(VGL) 사이에 연결되어 있으며, 트랜지스터(414)의 게이트는 제1 발광 클록(EM_CLK1)에 연결되어 있다. 트랜지스터(415)의 양단은 전압(VGH)와 노드(N5) 사이에 연결되어 있고, 트랜지스터(415)의 게이트는 노드(N4)에 연결되어 있다.
트랜지스터(416)의 양단은 노드(N6)와 전압(VGL) 사이에 연결되어 있으며, 트랜지스터(416)의 게이트는 노드(N4)에 연결되어 있다. 트랜지스터(417)의 양단은 전압(VGH)와 노드(N6) 사이에 연결되어 있고, 트랜지스터(417)의 게이트는 노드(N5)에 연결되어 있다.
트랜지스터(418)의 양단은 노드(N7)와 전압(VGL) 사이에 연결되어 있으며, 트랜지스터(418)의 게이트는 노드(N5)에 연결되어 있다. 트랜지스터(419)의 양단은 전압(VGH)와 노드(N7) 사이에 연결되어 있고, 트랜지스터(419)의 게이트는 노드(N6)에 연결되어 있다. 커패시터(422)는 트랜지스터(418)의 게이트와 소스 사이에 연결되어 있다.
노드(N6)의 전압이 발광 시프트 출력(E_SR[1])이 되고, 발광 시프트 출력(E_SR[1])은 다음 발광 시프트 레지스터(40_2)의 입력 신호가 된다. 노드(N7)의 전압이 발광 신호(EM[1])가 된다.
발광 시프트 레지스터(40_2)는 발광 시프트 레지스터(40_1)의 발광 시프트 출력(E_SR[1]), 제2 발광 클록(EM_CLK2) 및 제2 반전 발광 클록(EM_CLK2B)에 연결되어 있다. 발광 시프트 레지스터(40_3)는 발광 시프트 출력(E_SR[2]), 제3 발광 클록(EM_CLK3) 및 제3 반전 발광 클록(EM_CLK3B)에 연결되어 있다. 발광 시프트 레지스터(40_4)는 발광 시프트 출력(E_SR[3]), 제4 발광 클록(EM_CLK4) 및 제4 반전 발광 클록(EM_CLK4B)에 연결되어 있다.
발광 시프트 레지스터(40_2-40_4) 각각의 구성 및 구성간의 연결관계는 발광 시프트 레지스터(40_1)의 설명으로부터 충분히 알수 있는 바, 상세한 설명은 생략한다.
도 4 및 5에 도시되어 있지 않으나, 발광 시프트 레지스터(40_4)에 이어서 위치하는 발광 시프트 레지스터들은 제1 발광 클록(EM_CLK1) 및 제1 반전 발광 클록(EM_CLK1B), 제2 발광 클록(EM_CLK2) 및 제2 반전 발광 클록(EM_CLK2B), 제3 발광 클록(EM_CLK3) 및 제3 반전 발광 클록(EM_CLK3B), 및 제4 발광 클록(EM_CLK4) 및 제4 반전 발광 클록(EM_CLK4B) 순으로 연결되어 있다.
이하, 도 6 내지 도 8을 참조하여 실시 예에 따른 스캔 구동부 및 발광 구동부의 동작을 설명한다.
도 6은 실시 예에 따른 스캔 구동부에 입력되는 신호들 및 복수의 시프트 출력을 나타낸 파형도이다.
도 7은 실시 예에 따른 발광 구동부에 입력되는 신호들, 복수의 발광 시프트 출력, 및 복수의 발광 신호를 나타낸 파형도이다.
도 8은 복수의 발광 신호, 복수의 시프트 출력, 및 복수의 스캔 신호를 나타낸 파형도이다.
도 6에 도시된 바와 같이, 기간 T1 및 기간 T2 동안 로우 레벨 펄스를 가지는 제1 스캔 시작신호(FLM1)가 발생한다. 제1 스캔 클록(CLK1) 및 제2 스캔 클록(CLK2)은 일정한 주기로 두 개의 로우 레벨 펄스를 가지는 신호이고, 제1 스캔 클록(CLK1)과 제2 스캔 클록(CLK2) 간에는 반 주기 위상차가 존재한다. 예를 들어, 제1 스캔 클록(CLK1)은 기간 T3 및 T4 동안 로우 레벨 펄스를 가지고, 제2 스캔 클록(CLK2)은 기간 T5 및 T6 동안 로우 레벨 펄스를 가진다.
기간 T1 및 기간 T3 사이에 중첩되는 기간이 존재하고, 기간 T2 및 기간 T4사이에 중첩되는 기간이 존재한다. 도 6에서는 제1 스캔 시작신호(FLM1)가 두 개의 로우 레벨 펄스를 가지는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 제1 스캔 시작신호(FLM1)는 적어도 소정 기간 동안 로우 레벨이면 되고, 적어도 소정 기간은 제1 스캔 클록(CLK1)의 로우 레벨 펄스 기간과 중첩되면 된다.
트랜지스터(113)는 기간 T1에 턴 온 되고, 하이 레벨의 전압인 전압(VGH)이 노드(N2)에 전달되어 트랜지스터(115)는 턴 오프 되고, 커패시터(117)에 의해 트랜지스터(115)의 턴 오프 상태가 유지된다. 기간 T2에도 트랜지스터(113)은 턴 온 되고 위와 동일한 동작이 발생한다.
기간 T3에 트랜지스터(111)가 턴 온 되고, 기간 T1과 T3의 중첩 기간동안, 노드(N1)에 제1 스캔 시작신호(FLM1)의 로우 레벨 펄스가 전달되어, 트랜지스터(116)는 턴 온 된다. 커패시터(118)는 트랜지스터(116)의 게이트-소스 전압 차이를 유지하므로, 트랜지스터(116)의 온 상태가 유지되고, 트랜지스터(116)이 턴 온 되어 있는 기간 동안 시프트 출력(SR1)은 제2 스캔 클록(CLK2)이다.
기간 T4에도 트랜지스터(111)가 턴 온 되고, 기간 T2과 T4의 중첩 기간 동안 노드(N1)에 제1 스캔 시작신호(FLM1)의 로우 레벨 펄스가 전달되어, 트랜지스터(116)은 온 상태로 유지된다. 따라서 시프트 출력(SR1)은 트랜지스터(116)가 턴 오프 되는 시점까지 제2 스캔 클록(CLK2)이다. 즉, 도 4에 도시된 바와 같이, 기간 T5 및 T6 동안 로우 레벨 펄스를 가지는 시프트 출력(SR1)이 발생한다.
시점 T7에 제1 초기화 신호(INT1)가 로우 레벨로 하강하면, 트랜지스터(114)가 턴 온 된다. 그러면 로우 레벨의 전압인 전압(VGL)이 노드(N2)에 전달되고, 트랜지스터(112)와 트랜지스터(115)가 턴 온 된다. 트랜지스터(112)의 턴 온에 의해 노드(N1)는 전압(VGH)에 연결되어 트랜지스터(116)는 턴 오프 된다. 트랜지스터(115)의 턴 온에 의해 노드(N3)는 전압(VGH)에 연결된다. 따라서 시점 T7 이후의 시프트 출력(SR1)은 하이 레벨이다.
시프트 레지스터(100_3)의 동작을 이어서 설명한다.
트랜지스터(133)는 기간 T5에 턴 온 되고, 전압(VGH)에 의해 트랜지스터(135)가 턴 오프 되며, 커패시터(137)에 의해 트랜지스터(135)의 턴 오프 상태가 유지된다. 기간 T6에도 트랜지스터(133)은 턴 온 되고 위와 동일한 동작이 발생한다.
기간 T5에 트랜지스터(131)가 턴 온 되고, 기간 T5 동안 트랜지스터(136)는 턴 온 된다. 커패시터(138)에 의해 트랜지스터(136)의 온 상태가 유지되고, 트랜지스터(136)이 턴 온 되어 있는 기간 동안 시프트 출력(SR3)은 제1 스캔 클록(CLK1)이다.
기간 T6에도 트랜지스터(131)가 턴 온 되고, 기간 T6 동안 트랜지스터(136)는 온 상태로 유지된다. 따라서 시프트 출력(SR3)은 트랜지스터(136)이 턴 오프 되는 시점까지 제1 스캔 클록(CLK1)이다. 그러면, 도 4에 도시된 바와 같이, 기간 T8 및 T9 동안 로우 레벨 펄스를 가지는 시프트 출력(SR3)이 발생한다.
시점 T10에 제2 초기화 신호(INT2)가 로우 레벨로 하강하면, 트랜지스터(134)가 턴 온 되고, 전압(VGL)에 의해 트랜지스터(132)와 트랜지스터(135)가 턴 온 된다. 그러면, 트랜지스터(136)의 게이트에 전압(VGH)이 연결되어, 트랜지스터(136)는 턴 오프 된다. 트랜지스터(135)의 턴 온에 의해 시점 T10 이후의 시프트 출력(SR3)은 하이 레벨이다.
도 6에 도시된 바와 같이, 기간 T11 및 기간 T12 동안 로우 레벨 펄스를 가지는 제2 스캔 시작신호(FLM2)가 발생한다. 제3 스캔 클록(CLK3) 및 제4 스캔 클록(CLK4)은 일정한 주기로 두 개의 로우 레벨 펄스를 가지는 신호이고, 제3 스캔 클록(CLK3)과 제4 스캔 클록(CLK4) 간에는 반 주기 위상차가 존재한다. 예를 들어, 제3 스캔 클록(CLK3)은 기간 T13 및 T14 동안 로우 레벨 펄스를 가지고, 제4 스캔 클록(CLK4)은 기간 T15 및 T16 동안 로우 레벨 펄스를 가진다.
아울러, 제3 스캔 클록(CLK3)과 제1 스캔 클록(CLK1) 간에는 1/8 주기 위상차가 있고, 제4 스캔 클록(CLK4)은 제2 스캔 클록(CLK2) 간에는 1/8 주기 위상차가 있다.
기간 T11 및 기간 T13 사이에 중첩되는 기간이 존재하고, 기간 T12 및 기간 T14사이에 중첩되는 기간이 존재한다. 도 6에서는 제2 스캔 시작신호(FLM2)가 두 개의 로우 레벨 펄스를 가지는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 제2 스캔 시작신호(FLM2)는 적어도 소정 기간 동안 로우 레벨이면 되고, 적어도 소정 기간은 제3 스캔 클록(CLK3)의 로우 레벨 펄스 기간과 중첩되면 된다.
트랜지스터(123)는 기간 T11에 턴 온 되고, 전압(VGH)이 트랜지스터(125)의 게이트에 전달되어 트랜지스터(125)는 턴 오프 되고, 커패시터(127)에 의해 트랜지스터(125)의 턴 오프 상태가 유지된다. 기간 T12에도 트랜지스터(123)은 턴 온 되고 위와 동일한 동작이 발생한다.
기간 T13에 트랜지스터(131)가 턴 온 되고, 기간 T11과 T13의 중첩 기간동안, 트랜지스터(126)의 게이트에 제2 스캔 시작신호(FLM2)의 로우 레벨 펄스가 전달되어, 트랜지스터(126)는 턴 온 된다. 커패시터(128)에 의해 트랜지스터(126)의 온 상태가 유지되고, 트랜지스터(126)이 턴 온 되어 있는 기간 동안 시프트 출력(SR2)은 제4 스캔 클록(CLK4)이다.
기간 T14에도 트랜지스터(121)가 턴 온 되고, 기간 T12과 T14의 중첩 기간 동안 트랜지스터(126)의 게이트에 제2 스캔 시작신호(FLM2)의 로우 레벨 펄스가 전달되어, 트랜지스터(126)는 온 상태로 유지된다. 따라서 시프트 출력(SR2)은 트랜지스터(126)가 턴 오프 되는 시점까지 제4 스캔 클록(CLK2)이다. 즉, 도 4에 도시된 바와 같이, 기간 T15 및 T16 동안 로우 레벨 펄스를 가지는 시프트 출력(SR2)이 발생한다.
시점 T17에 제3 초기화 신호(INT3)가 로우 레벨로 하강하면, 트랜지스터(124)가 턴 온 된다. 그러면 로우 레벨의 전압인 전압(VGL)이 트랜지스터(122)와 트랜지스터(125)의 게이트에 전달되어, 두 트랜지스터(122, 125)가 턴 온 된다. 트랜지스터(122)의 턴 온에 의해 트랜지스터(126)의 게이트는 전압(VGH)에 연결되어 트랜지스터(126)는 턴 오프 된다. 트랜지스터(125)의 턴 온에 의해 시프트 출력(SR[2])은 전압(VGH)이 된다. 따라서 시점 T17 이후의 시프트 출력(SR2)은 하이 레벨이다.
시프트 레지스터(100_4)의 동작을 이어서 설명한다.
트랜지스터(143)는 기간 T15에 턴 온 되고, 전압(VGH)에 의해 트랜지스터(145)가 턴 오프 되며, 커패시터(147)에 의해 트랜지스터(145)의 턴 오프 상태가 유지된다. 기간 T16에도 트랜지스터(143)은 턴 온 되고 위와 동일한 동작이 발생한다.
기간 T15에 트랜지스터(141)가 턴 온 되고, 기간 T15 동안 트랜지스터(146)는 턴 온 된다. 커패시터(148)에 의해 트랜지스터(146)의 온 상태가 유지되고, 트랜지스터(146)이 턴 온 되어 있는 기간 동안 시프트 출력(SR4)은 제3 스캔 클록(CLK3)이다.
기간 T16에도 트랜지스터(141)가 턴 온 되고, 기간 T16 동안 트랜지스터(146)는 온 상태로 유지된다. 따라서 시프트 출력(SR4)은 트랜지스터(146)가 턴 오프 되는 시점까지 제3 스캔 클록(CLK3)이다. 그러면, 도 4에 도시된 바와 같이, 기간 T18 및 T19 동안 로우 레벨 펄스를 가지는 시프트 출력(SR4)이 발생한다.
시점 T20에 제4 초기화 신호(INT4)가 로우 레벨로 하강하면, 트랜지스터(144)가 턴 온 되고, 전압(VGL)에 의해 트랜지스터(142)와 트랜지스터(145)가 턴 온 된다. 그러면, 트랜지스터(146)의 게이트에 전압(VGH)이 연결되어, 트랜지스터(146)는 턴 오프 된다. 트랜지스터(145)의 턴 온에 의해 시점 T20 이후의 시프트 출력(SR4)은 하이 레벨이다.
이와 같은 방식으로 스캔 구동부(30)의 내부에서 복수의 시프트 출력이 순차적으로 생성된다.
이하, 도 7을 참조하여 발광 구동부의 동작을 설명한다.
제1 내지 제4 발광 클록(EM_CLK1-EM_CLK4)은 1/4 주기만큼 지연되어 생성된다. 즉, 제1 및 제2 발광 클록(EM_CLK1, EM_CLK2) 간, 제2 및 제3 발광 클록(EM_CLK2, EM_CLK3) 간, 및 제3 및 제4 발광 클록(EM_CLK3, EM_CLK4) 간에는 1/4 주기의 위상차가 존재한다.
도 7에 도시된 바와 같이, 발광 시작 신호(EM_FLM)는 기간 T21 동안 인에이블 레벨이다. 기간 T21 중 기간 T22 동안 제1 발광 클록(EM_CLK1)이 로우 레벨이고, 제1 반전 발광 클록(EM_CLK1B)은 하이 레벨이다.
그러면, 트랜지스터(412)의 게이트에 로우 레벨의 발광 시작 신호(EM_FLM)이 입력되어 트랜지스터(412)가 턴 온 되고, 커패시터(421)는 트랜지스터(412)의 게이트-소스 전압차를 유지하여 트랜지스터(412)의 온 상태가 유지된다.
트랜지스터(412)의 턴 온에 의해 노드(N4)는 제1 반전 발광 클록(EM_CLK1B)에 연결되고, 기간 T22 동안 제1 반전 발광 클록(EM_CLK1B)은 하이 레벨이므로, 트랜지스터(415) 및 트랜지스터(416)는 턴 오프 상태이다. 기간 T22 동안 제1 발광 클록(EM_CLK1)에 의해 트랜지스터(414)가 턴 온 되어, 노드(N5)는 전압(VGL)에 연결되고, 트랜지스터(417) 및 트랜지스터(418)가 턴 온 된다.
트랜지스터(417)의 턴 온에 의해 노드(N6)는 전압(VGH)에 연결되어 트랜지스터(419)는 턴 오프 된다. 커패시터(422)는 트랜지스터(418)의 게이트-소스 전압차를 유지하여, 트랜지스터(418)의 턴 온이 유지된다. 기간 T22 동안 전압(VGL)이 발광 신호(EM[1])로 출력된다. 도 5에서는 기간 T22 이전에도 발광 신호(EM[1])가 로우 레벨로 도시되어 있으나, 기간 T22의 시작 시점에 발광 신호(EM[1])가 로우 레벨로 하강할 수도 있다. 발광 시프트 출력(E_SR[1])은 노드(N6)의 전압이므로, 기간 T22 동안 하이 레벨이다.
기간 T23 동안, 제1 발광 클록(EM_CLK1)이 하이 레벨이고, 제1 반전 발광 클록(EM_CLK1B)은 로우 레벨이다. 기간 T22에 이어서 기간 T23 동안에도 트랜지스터(412)는 온 상태이므로, 노드(N4)는 제1 반전 발광 클록(EM_CLK1B)에 의해 로우 레벨이 되어, 노드(N4)에 연결된 게이트를 가지는 트랜지스터들(415, 416)이 턴 온 된다. 제1 발광 클록(EM_CLK1)에 의해 트랜지스터들(413, 414)은 턴 오프 된다.
트랜지스터(415)의 턴 온에 의해 노드(N5)는 하이 레벨의 전압(VGH)에 연결되어, 트랜지스터(417) 및 트랜지스터(418)는 턴 오프 된다. 트랜지스터(416)의 턴 온에 의해 노드(N6)는 로우 레벨의 전압(VGL)에 연결되어 발광 시프트 출력(E_SR[1])은 로우 레벨이고, 트랜지스터(417)가 턴 온 되어 발광 신호(EM[1])는 하이 레벨이 된다.
기간 T24 동안 다시 제1 발광 클록(EM_CLK1)이 로우 레벨이고, 제1 반전 발광 클록(EM_CLK1B)은 하이 레벨이다.
그러면, 트랜지스터(412)의 게이트에 하이 레벨의 발광 시작 신호(EM_FLM)가 입력되어 트랜지스터(412)가 턴 오프 되고, 커패시터(421)에 의해 트랜지스터(412)의 오프 상태가 유지된다. 제1 발광 클록(EM_CLK1)에 의해 트랜지스터(413)가 턴 온 되므로, 노드(N4)는 하이 레벨의 전압(VGH)에 연결된다.
노드(N4)에 연결된 게이트를 가지는 트랜지스터들(415, 416)은 턴 오프 되고, 제1 발광 클록(EM_CLK1)에 의해 트랜지스터(414)가 턴 온 된다. 트랜지스터(414)의 턴 온에 의해 노드(N5)는 로우 레벨의 전압(VGL)에 연결되어, 트랜지스터(417) 및 트랜지스터(418)가 턴 온 된다.
트랜지스터(417)의 턴 온에 의해 노드(N6)는 전압(VGH)에 연결되어 트랜지스터(419)는 턴 오프 된다. 커패시터(422)는 트랜지스터(418)의 게이트-소스 전압차를 유지하여, 트랜지스터(418)의 온 상태가 유지되고, 발광 신호(EM[1])는 로우 레벨의 전압(VGL)이 된다. 발광 시프트 출력(E_SR[1])은 노드(N6)의 전압이므로, 기간 T24 동안 하이 레벨이다. 기간 T24 이후부터 발광 시작 신호(EM_FLM)의 로우 레벨과 제1 발광 클록(EM_CLK1)의 로우 레벨이 중첩되는 기간까지 발광 시프트 출력(E_SR[1])과 발광 신호(EM[1])의 출력은 유지된다.
기간 T25 동안 제2 발광 클록(EM_CLK2)이 로우 레벨이고, 제2 반전 발광 클록(EM_CLK2B)은 하이 레벨이다. 기간 T25 동안 제2 발광 클록(EM_CLK2)에 의해 트랜지스터들(431, 433, 434)가 턴 온 된다.
트랜지스터(433)의 턴 온에 의해 트랜지스터(435)의 게이트는 하이 레벨의 전압(VGH)에 연결되어 트랜지스터(435)는 턴 오프되고, 트랜지스터(434)의 턴 온에 의해 트랜지스터(437) 및 트랜지스터(438)의 게이트는 로우 레벨의 전압(VGL)에 연결되어 트랜지스터(437) 및 트랜지스터(438)는 턴 온 된다. 트랜지스터(437)의 턴 온에 의해 트랜지스터(439)의 게이트는 하이 레벨의 전압(VGH)에 연결되어 트랜지스터(439)는 턴 오프 된다. 발광 시프트 출력(E_SR[2])은 하이 레벨이고, 발광 신호(EM[2])는 로우 레벨이다.
기간 T25 중 기간 T26 동안 발광 시프트 출력(E_SR[1])이 로우 레벨이고, 온 상태인 트랜지스터(431)를 통해 트랜지스터(432)의 게이트에 로우 레벨이 전달되어 트랜지스터(432)가 턴 온 된다. 커패시터(441)는 트랜지스터(432)의 게이트-소스 전압 차이를 유지하여 트랜지스터(432)의 온 상태가 유지된다.
기간 T26 동안 제2 반전 발광 클록(EM_CLK2B)은 하이 레벨이므로, 턴 온된 트랜지스터(432)를 통해 트랜지스터(435) 및 트랜지스터(436)의 게이트는 하이 레벨의 전압이 연결된다. 따라서 두 트랜지스터(435, 436)는 오프 상태이다.
기간 T27 동안, 제2 발광 클록(EM_CLK2)은 하이 레벨이 되고, 제2 반전 발광 클록(EM_CLK2B)은 로우 레벨이 된다. 제2 발광 클록(EM_CLK2)에 의해 트랜지스터(433) 및 트랜지스터(434)가 턴 오프 된다. 트랜지스터(432)의 온 상태는 유지되고 있으므로, 로우 레벨의 제2 반전 발광 클록(EM_CLK2B)에 의해 트랜지스터(435) 및 트랜지스터(436)가 턴 온 된다.
턴 온 된 트랜지스터(435)를 통해 트랜지스터(437) 및 트랜지스터(438)의 게이트는 하이 레벨의 전압(VGH)에 연결되어 트랜지스터(437) 및 트랜지스터(438)는 턴 오프 된다. 트랜지스터(438)의 게이트-소스 전압은 커패시터(442)에 의해 유지된다. 턴 온 된 트랜지스터(436)를 통해 트랜지스터(439)의 게이트는 로우 레벨의 전압(VGL)에 연결되어 트랜지스터(439)는 턴 온 된다. 기간 T27 동안, 발광 시프트 출력(E_SR[2])은 로우 레벨이고, 발광 신호(EM[2])는 하이 레벨이다.
기간 T28 동안, 제2 발광 클록(EM_CLK2)은 다시 로우 레벨이 되고, 제2 반전 발광 클록(EM_CLK2B)은 하이 레벨이 된다.
그러면, 트랜지스터(432)의 게이트에 하이 레벨의 발광 시프트 출력(E_SR[1])이 입력되어 트랜지스터(432)가 턴 오프 되고, 커패시터(441)에 의해 트랜지스터(432)의 오프 상태가 유지된다. 제2 발광 클록(EM_CLK2)에 의해 트랜지스터(433)가 턴 온 되고, 트랜지스터들(435, 436)의 게이트는 하이 레벨의 전압(VGH)에 연결되어 트랜지스터(435) 및 트랜지스터(436)은 턴 오프 된다. 제2 발광 클록(EM_CLK2)에 의해 트랜지스터(434)가 턴 온 되어, 트랜지스터(437) 및 트랜지스터(438)의 게이트는 로우 레벨의 전압(VGL)에 연결되어 트랜지스터(437) 및 트랜지스터(438)는 턴 온 된다.
트랜지스터(437)의 턴 온에 의해 하이 레벨의 전압(VGH)이 트랜지스터(439)의 게이트에 연결된다. 그러면, 트랜지스터(439)는 턴 오프 되고, 발광 시프트 출력(E_SR[2])은 하이 레벨이다. 커패시터(442)는 트랜지스터(438)의 게이트-소스 전압차를 유지하여 트랜지스터(438)의 온 상태가 유지되고, 발광 신호(EM[2])는 로우 레벨의 전압(VGL)이 된다. 기간 T28 이후부터 발광 시프트 출력(E_SR[1])의 로우 레벨과 제2 발광 클록(EM_CLK2)의 로우 레벨이 중첩되는 기간까지 발광 시프트 출력(E_SR[2])과 발광 신호(EM[2])의 출력은 유지된다.
기간 T29 동안 제3 발광 클록(EM_CLK3)이 로우 레벨이고, 제3 반전 발광 클록(EM_CLK3B)은 하이 레벨이다. 기간 T29 동안 제3 발광 클록(EM_CLK3)에 의해 트랜지스터들(451, 453, 454)가 턴 온 된다.
트랜지스터(453)의 턴 온에 의해 트랜지스터(455)의 게이트는 하이 레벨의 전압(VGH)에 연결되어 트랜지스터(455)는 턴 오프되고, 트랜지스터(454)의 턴 온에 의해 트랜지스터(457) 및 트랜지스터(458)의 게이트는 로우 레벨의 전압(VGL)에 연결되어 트랜지스터(457) 및 트랜지스터(458)은 턴 온 된다. 트랜지스터(457)의 턴 온에 의해 트랜지스터(459)의 게이트는 하이 레벨의 전압(VGH)에 연결되어 트랜지스터(459)는 턴 오프 된다. 발광 시프트 출력(E_SR[3])은 하이 레벨이고, 발광 신호(EM[3])는 로우 레벨이다.
기간 T29 중 기간 T30 동안 발광 시프트 출력(E_SR[2])이 로우 레벨이고, 온 상태인 트랜지스터(451)를 통해 트랜지스터(452)의 게이트에 로우 레벨이 전달되어 트랜지스터(452)가 턴 온 된다. 커패시터(461)는 트랜지스터(452)의 게이트-소스 전압 차이를 유지하여 트랜지스터(452)의 온 상태가 유지된다.
기간 T30 동안 제3 반전 발광 클록(EM_CLK3B)은 하이 레벨이므로, 턴 온된 트랜지스터(452)를 통해 트랜지스터(455) 및 트랜지스터(456)의 게이트는 하이 레벨의 전압이 연결된다. 따라서 두 트랜지스터(455, 456)는 오프 상태이다.
기간 T31 동안, 제3 발광 클록(EM_CLK3)은 하이 레벨이 되고, 제3 반전 발광 클록(EM_CLK3B)은 로우 레벨이 된다. 제3 발광 클록(EM_CLK3)에 의해 트랜지스터(453) 및 트랜지스터(454)가 턴 오프 된다. 트랜지스터(452)의 온 상태는 유지되고 있으므로, 로우 레벨의 제3 반전 발광 클록(EM_CLK3B)에 의해 트랜지스터(455) 및 트랜지스터(456)가 턴 온 된다.
턴 온 된 트랜지스터(455)를 통해 트랜지스터(457) 및 트랜지스터(458)의 게이트는 하이 레벨의 전압(VGH)에 연결되어 트랜지스터(457) 및 트랜지스터(458)는 턴 오프 된다. 트랜지스터(458)의 게이트-소스 전압은 커패시터(462)에 의해 유지된다. 턴 온 된 트랜지스터(456)를 통해 트랜지스터(459)의 게이트는 로우 레벨의 전압(VGL)에 연결되어 턴 온 된다. 기간 T31 동안, 발광 시프트 출력(E_SR[3])은 로우 레벨이고, 발광 신호(EM[3])는 하이 레벨이다.
기간 T32 동안, 제3 발광 클록(EM_CLK3)은 다시 로우 레벨이 되고, 제3 반전 발광 클록(EM_CLK3B)은 하이 레벨이 된다.
그러면, 트랜지스터(452)의 게이트에 하이 레벨의 발광 시프트 출력(E_SR[2])이 입력되어 트랜지스터(452)가 턴 오프 되고, 커패시터(461)에 의해 트랜지스터(452)의 오프 상태가 유지된다. 제3 발광 클록(EM_CLK3)에 의해 트랜지스터(453)가 턴 온 되고, 트랜지스터들(455, 456)의 게이트는 하이 레벨의 전압(VGH)에 연결되어 트랜지스터들(455, 456)은 턴 오프 된다. 제3 발광 클록(EM_CLK3)에 의해 트랜지스터(454)가 턴 온 되어, 트랜지스터(457) 및 트랜지스터(458)의 게이트는 로우 레벨의 전압(VGL)에 연결되어, 트랜지스터(457) 및 트랜지스터(458)는 턴 온 된다.
트랜지스터(457)의 턴 온에 의해 하이 레벨의 전압(VGH)이 트랜지스터(459)의 게이트에 연결된다. 그러면, 트랜지스터(459)는 턴 오프 되고, 발광 시프트 출력(E_SR[3])은 하이 레벨이다. 커패시터(462)는 트랜지스터(458)의 게이트-소스 전압차를 유지하여 트랜지스터(458)의 온 상태가 유지되고, 발광 신호(EM[3])는 로우 레벨의 전압(VGL)이 된다. 기간 T32 이후부터 발광 시프트 출력(E_SR[2])의 로우 레벨과 제3 발광 클록(EM_CLK3)의 로우 레벨이 중첩되는 기간까지 발광 시프트 출력(E_SR[3])과 발광 신호(EM[3])의 출력은 유지된다.
기간 T33 동안 제4 발광 클록(EM_CLK4)이 로우 레벨이고, 제4 반전 발광 클록(EM_CLK4B)은 하이 레벨이다. 기간 T33 동안 제4 발광 클록(EM_CLK4)에 의해 트랜지스터들(471, 473, 474)가 턴 온 된다.
트랜지스터(473)의 턴 온에 의해 트랜지스터(475)의 게이트는 하이 레벨의 전압(VGH)에 연결되어 트랜지스터(475)는 턴 오프되고, 트랜지스터(474)의 턴 온에 의해 트랜지스터(477) 및 트랜지스터(478)의 게이트는 로우 레벨의 전압(VGL)에 연결되어 트랜지스터(477) 및 트랜지스터(478)는 턴 온 된다. 트랜지스터(477)의 턴 온에 의해 트랜지스터(479)의 게이트는 하이 레벨의 전압(VGH)에 연결되어 트랜지스터(479)는 턴 오프 된다. 발광 시프트 출력(E_SR[4])은 하이 레벨이고, 발광 신호(EM[4])는 로우 레벨이다.
기간 T33 중 기간 T34 동안 발광 시프트 출력(E_SR[3])이 로우 레벨이고, 온 상태인 트랜지스터(471)를 통해 트랜지스터(472)의 게이트에 로우 레벨이 전달되어 트랜지스터(472)가 턴 온 된다. 커패시터(481)는 트랜지스터(472)의 게이트-소스 전압 차이를 유지하여 트랜지스터(472)의 온 상태가 유지된다.
기간 T34 동안 제4 반전 발광 클록(EM_CLK4B)은 하이 레벨이므로, 턴 온된 트랜지스터(472)를 통해 트랜지스터(475) 및 트랜지스터(476)의 게이트는 하이 레벨의 전압이 연결된다. 따라서 두 트랜지스터(475, 476)는 오프 상태이다.
기간 T35 동안, 제4 발광 클록(EM_CLK4)은 하이 레벨이 되고, 제4 반전 발광 클록(EM_CLK4B)은 로우 레벨이 된다. 제4 발광 클록(EM_CLK4)에 의해 트랜지스터(473) 및 트랜지스터(474)가 턴 오프 된다. 트랜지스터(472)의 온 상태는 유지되고 있으므로, 로우 레벨의 제4 반전 발광 클록(EM_CLK4B)에 의해 트랜지스터(475) 및 트랜지스터(476)가 턴 온 된다.
턴 온 된 트랜지스터(475)를 통해 트랜지스터(477) 및 트랜지스터(478)의 게이트는 하이 레벨의 전압(VGH)에 연결되어 트랜지스터(477) 및 트랜지스터(478)는 턴 오프 된다. 트랜지스터(478)의 게이트-소스 전압은 커패시터(482)에 의해 유지된다. 턴 온 된 트랜지스터(476)를 통해 트랜지스터(479)의 게이트는 로우 레벨의 전압(VGL)에 연결되어 턴 온 된다. 기간 T35 동안, 발광 시프트 출력(E_SR[4])은 로우 레벨이고, 발광 신호(EM[4])는 하이 레벨이다.
기간 T36 동안, 제4 발광 클록(EM_CLK4)은 다시 로우 레벨이 되고, 제4 반전 발광 클록(EM_CLK4B)은 하이 레벨이 된다.
그러면, 트랜지스터(472)의 게이트에 하이 레벨의 발광 시프트 출력(E_SR[3])이 입력되어 트랜지스터(472)가 턴 오프 되고, 커패시터(481)에 의해 트랜지스터(472)의 오프 상태가 유지된다. 제4 발광 클록(EM_CLK4)에 의해 트랜지스터(473)가 턴 온 되고, 트랜지스터들(475, 476)의 게이트는 하이 레벨의 전압(VGH)에 연결되어 턴 오프 된다. 제4 발광 클록(EM_CLK4)에 의해 트랜지스터(474)가 턴 온 되어, 트랜지스터(477) 및 트랜지스터(478)의 게이트는 로우 레벨의 전압(VGL)에 연결되어 트랜지스터(477) 및 트랜지스터(478)는 턴 온 된다.
트랜지스터(477)의 턴 온에 의해 하이 레벨의 전압(VGH)이 트랜지스터(479)의 게이트에 연결된다. 그러면, 트랜지스터(479)는 턴 오프 되고, 발광 시프트 출력(E_SR[4])은 하이 레벨이다. 커패시터(482)는 트랜지스터(478)의 게이트-소스 전압차를 유지하여 트랜지스터(478)의 온 상태가 유지되고, 발광 신호(EM[4])는 로우 레벨의 전압(VGL)이 된다. 기간 T36 이후부터 발광 시프트 출력(E_SR[3])의 로우 레벨과 제4 발광 클록(EM_CLK4)의 로우 레벨이 중첩되는 기간까지 발광 시프트 출력(E_SR[4])과 발광 신호(EM[4])의 출력은 유지된다.
이와 같은 동작이 다음 발광 시프트 레지스터들에 의해 반복되어, 도 7에 도시된 바와 같이, 순차적으로 하이 레벨을 소정 기간(예를 들어, T37, T38, T39, T40 등) 동안 가지는 발광 시프트 출력들(E_SR[5]-E_SR[8])과 로우 레벨을 소정 기간(예를 들어, T37, T38, T39, T40 등) 동안 가지는 발광 신호들(EM[5]-EM[8])이 생성된다.
이하, 도 8을 참조하여 역다중화부(200)의 동작을 설명한다.
도 8에서 복수의 스캔 신호(G[1]-G[8])가 로우 레벨 펄스인 기간이 대응하는 스캔선이 선택되는 온 기간이다. 즉, 스캔 신호의 인에이블 레벨은 로우 레벨이다.
시프트 출력(SR1)의 로우 레벨 펄스가 발생하는 기간 T5 동안, 스위치(SW1)는 제3 발광신호(EM[3])에 의해 온 상태이고, 스위치(SW3)는 발광 신호(EM[1])에 의해 오프 상태이다. 따라서 스캔 신호(G[1])는 기간T5 동안 로우 레벨 펄스를 가진다. 시프트 출력(SR1)의 다음 로우 레벨 펄스가 발생하는 기간 T6 동안, 스위치(SW1)는 제3 발광신호(EM[3])에 의해 오프 상태이고, 스위치(SW3)는 발광 신호(EM[1])에 의해 온 상태이다. 따라서 스캔 신호(G[3])는 기간 T6 동안 로우 레벨 펄스를 가진다.
시프트 출력(SR2)의 로우 레벨 펄스가 발생하는 기간 T15 동안, 스위치(SW2)는 제4 발광신호(EM[4])에 의해 온 상태이고, 스위치(SW4)는 발광 신호(EM[2])에 의해 오프 상태이다. 따라서 스캔 신호(G[2])는 기간T15 동안 로우 레벨 펄스를 가진다. 시프트 출력(SR2)의 다음 로우 레벨 펄스가 발생하는 기간 T16 동안, 스위치(SW2)는 제4 발광신호(EM[4])에 의해 오프 상태이고, 스위치(SW4)는 발광 신호(EM[2])에 의해 온 상태이다. 따라서 스캔 신호(G[4])는 기간T16 동안 로우 레벨 펄스를 가진다.
시프트 출력(SR3)의 로우 레벨 펄스가 발생하는 기간 T8 동안, 스위치(SW5)는 제7 발광신호(EM[7])에 의해 온 상태이고, 스위치(SW7)는 발광 신호(EM[5])에 의해 오프 상태이다. 따라서 스캔 신호(G[5])는 기간T8 동안 로우 레벨 펄스를 가진다. 시프트 출력(SR3)의 다음 로우 레벨 펄스가 발생하는 기간 T9 동안, 스위치(SW5)는 제7 발광신호(EM[7])에 의해 오프 상태이고, 스위치(SW7)는 발광 신호(EM[5])에 의해 온 상태이다. 따라서 스캔 신호(G[7])는 기간T9 동안 로우 레벨 펄스를 가진다.
시프트 출력(SR4)의 로우 레벨 펄스가 발생하는 기간 T18 동안, 스위치(SW6)는 제8 발광신호(EM[8])에 의해 온 상태이고, 스위치(SW8)는 발광 신호(EM[6])에 의해 오프 상태이다. 따라서 스캔 신호(G[6])는 기간T18 동안 로우 레벨 펄스를 가진다. 시프트 출력(SR4)의 다음 로우 레벨 펄스가 발생하는 기간 T19 동안, 스위치(SW6)는 제8 발광신호(EM[8])에 의해 오프 상태이고, 스위치(SW8)는 발광 신호(EM[6])에 의해 온 상태이다. 따라서 스캔 신호(G[8])는 기간T19 동안 로우 레벨 펄스를 가진다.
이와 같은 동작 파형이 반복되고, 복수의 발광 신호에 의해 제어되어 복수의 시프트 출력 각각의 대응하는 두 개의 스캔 신호의 인에이블 레벨로 출력된다.
하나의 시프트 출력이 두 개의 스캔 신호로 사용되므로, 스캔 라인 수에 비해 시프트 레지스터의 개수가 감소하는 효과가 있다. 그러면 스캔 구동부 회로 사이즈를 감소시킬 수 있다.
이하, 도 9를 참조하여 실시 예에 적용 가능한 화소를 설명한다.
도 9는 실시 예에 따른 화소를 나타낸 도면이다.
화소(PX)는 i번째 스캔선(Si), i번째 발광 제어선(Ei), 및 j번째 데이터 선(Dj)에 연결되어 있는 것으로 도시되어 있으나, 이는 일 예로서 실시 예가 이에 한정되는 것은 아니다.
화소(PX)는 스위칭 트랜지스터(M1), 구동 트랜지스터(M2), 발광 트랜지스터(M3), 커패시터(C), 및 유기발광다이오드(OLED)를 포함한다. 스위칭 트랜지스터(M1) 및 발광 트랜지스터(M3)는 p 채널 트랜지스터이므로 로우 레벨에서 턴 온 되고, 하이 레벨일 때 턴 오프 된다.
스위칭 트랜지스터(M1)의 게이트는 스캔선(Si)를 통해 전달되는 스캔 신호(G[i])에 의해 스위칭 동작한다. 스위칭 트랜지스터(M1)가 로우 레벨의 스캔 신호(G[i])에 의해 턴 온 되면, 데이터 선(Dj)를 통해 전달되는 데이터 전압이 커패시터(C)에 의해 유지된다.
커패시터(C)는 구동 트랜지스터(M2)의 게이트와 소스 사이에 연결되어 있고, 구동 트랜지스터(M2)의 소스는 전압(ELVDD)에 연결되어 있다. 발광 트랜지스터(M3)의 소스는 구동 트랜지스터(M2)의 드레인에 연결되어 있고, 발광 트랜지스터(M3)의 게이트에는 발광 신호(EM[i])가 입력되며, 발광 트랜지스터(M3)의 드레인은 유기발광다이오드(OLED)의 애노드에 연결되어 있다. 유기발광다이오드(OLED)의 캐소드는 전압(ELVSS)에 연결되어 있다.
구동 트랜지스터(M2)는 데이터 전압과 전압(ELVDD)에 따르는 구동 전류를 흐르게 한다. 발광 트랜지스터(M3)가 턴 온 되어 있을 때 유기발광다이오드(OLED)는 구동 전류에 따라 발광한다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
표시 장치(1), 신호 제어부(10), 데이터 구동부(20)
스캔 구동부(30), 발광 구동부(40), 표시부(50)
시프트 레지스터(100_1-100_4)
트랜지스터(111-116, 121-126, 131-136, 141-146)
커패시터(117, 118, 421-422, 441-442, 461-462, 481-482)
트랜지스터(411-419, 431-439, 451-459, 471-479)
발광 시프트 레지스터(40_1-40_4)

Claims (24)

  1. 제1 기간 동안 디스에이블 레벨인 복수의 발광 신호를 순차적으로 생성하는 발광 구동부, 및
    두 개의 인에이블 펄스를 가지는 복수의 시프트 출력을 생성하고, 상기 복수의 발광 신호 중 두 개의 제1 및 제2 발광 신호에 따라 상기 복수의 시프트 출력 중 상기 두 개의 제1 및 제2 발광 신호에 대응하는 하나의 시프트 출력의 두 개의 인에이블 펄스를 나누어 두 개의 제1 및 제2 스캔 신호로 출력하는 스캔 구동부를 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 스캔 구동부는,
    상기 복수의 시프트 출력 각각을 생성하는 복수의 시프트 레지스터로 구성된 시프트 레지스터부, 및
    상기 복수의 시프트 출력 각각에 연결된 복수의 제1 스위치 및 복수의 제2 스위치를 포함하는 역다중화부를 포함하고,
    상기 복수의 제1 스위치 중 상기 하나의 시프트 출력에 대응하는 제3 스위치는 상기 제2 발광 신호에 의해 제어되고, 상기 복수의 제2 스위치 중 상기 하나의 시프트 출력에 대응하는 제4 스위치는상기 제1 발광 신호에 의해 제어되는 표시 장치.
  3. 제2항에 있어서,
    상기 복수의 시프트 레지스터 중 제1 시프트 레지스터는,
    두 개의 인에이블 펄스를 주기적으로 가지는 제1 스캔 클록에 동기된 제2 시프트 레지스터의 제2 시프트 출력에 따라 두 개의 인에이블 펄스를 주기적으로 가지는 제2 스캔 클록의 두 개의 인에이블 펄스를 제1 시프트 출력으로 출력하고,
    상기 제2 시프트 레지스터는 상기 제1 시프트 레지스터보다 두 스테이지 전의 시프트 레지스터인 표시 장치.
  4. 제3항에 있어서,
    상기 제1 스캔 클록과 상기 제2 스캔 클록 간에 반주기 위상차가 존재하는 표시 장치.
  5. 제4항에 있어서,
    상기 제1 시프트 레지스터는,
    상기 제2 시프트 출력이 연결되어 있는 일단 및 상기 제1 스캔 클록이 입력되는 게이트를 포함하는 제1 트랜지스터,
    상기 제1 트랜지스터의 타단에 연결되어 있는 게이트, 상기 제2 스캔 클록이 입력되는 일단, 및 상기 제1 시프트 레지스터의 출력단에 연결되어 있는 제2 트랜지스터, 및
    상기 제2 트랜지스터의 게이트 및 타단 사이에 연결되어 있는 커패시터를 포함하는 표시 장치.
  6. 제5항에 있어서,
    상기 제1 시프트 레지스터는,
    상기 제1 시프트 레지스터의 출력단과 제1 전압 사이에 연결되어 있는 제3 트랜지스터, 및
    상기 제3 트랜지스터의 게이트에 연결되어 있는 일단, 상기 제2 시프트 출력이 입력되는 게이트, 및 상기 제1 전압에 연결되어 있는 타단을 포함하는 제4 트랜지스터를 더 포함하는 표시 장치.
  7. 제6항에 있어서,
    상기 제1 시프트 레지스터는,
    상기 제3 트랜지스터의 게이트에 연결되어 있는 일단, 제1 초기화 신호가 입력되는 게이트, 및 제2 전압에 연결되어 있는 타단을 포함하는 제5 트랜지스터, 및
    상기 제1 전압과 상기 제2 트랜지스터의 게이트 사이에 연결되어 있는 양단 및 상기 제3 트랜지스터의 게이트에 연결되어 있는 게이트를 포함하는 제6 트랜지스터를 포함하고,
    상기 제1 초기화 신호는 상기 제2 스캔 클록의 두 개의 인에이블 펄스와 상기 제1 스캔 클록의 두 개의 인에이블 펄스 사이에 발생하는 인에이블 펄스를 가지는 표시 장치.
  8. 제3항에 있어서,
    상기 제1 발광 신호의 디스에이블 레벨에 의해 상기 제4 스위치가 턴 오프 인 기간 중 상기 제1 시프트 출력의 두 개의 인에이블 펄스 중 하나가 상기 제3 스위치를통해 상기 제1 스캔 신호로 출력되고,
    상기 제2 발광 신호의 디스에이블 레벨에 의해 상기 제3 스위치가 턴 오프 인 기간 중 상기 제1 시프트 출력의 두 개의 인에이블 펄스 중 다른 하나가 상기 제4 스위치를 통해 상기 제2 스캔 신호로 출력되는 표시 장치.
  9. 제8항에 있어서,
    상기 제1 발광 신호의 제1 디스에이블 레벨 기간과 상기 제2 발광 신호의 제2 디스에이블 레벨 기간은 중첩되지 않고,
    상기 발광 구동부는,
    상기 제1 디스에이블 레벨 기간과 상기 제2 디스에이블 레벨 기간에 중첩하는 디스에이블 레벨 기간을 가지는 발광 신호를 생성하는 표시 장치.
  10. 제3항에 있어서,
    상기 복수의 시프트 레지스터 중 상기 제1 시프트 레지스터의 다음 스테이지의 제3 시프트 레지스터는,
    두 개의 인에이블 펄스를 주기적으로 가지는 제3 스캔 클록에 동기된 제4 시프트 레지스터의 제4 시프트 출력에 따라 두 개의 인에이블 펄스를 주기적으로 가지는 제4 스캔 클록의 두 개의 인에이블 펄스를 제3 시프트 출력으로 출력하고,
    상기 제4 시프트 레지스터는 상기 제3 시프트 레지스터보다 두 스테이지 전의 시프트 레지스터인 표시 장치.
  11. 제10항에 있어서,
    상기 제3 스캔 클록과 상기 제4 스캔 클록 간에 반주기 위상차가 존재하는 표시 장치.
  12. 제11항에 있어서,
    상기 제1 스캔 클록과 상기 제3 스캔 클록 간에 1/8 주기 위상차가 존재하고, 상기 제2 스캔 클록과 상기 제4 스캔 클록 간에 1/8 주기 위상차가 존재하는 표시 장치.
  13. 제10항에 있어서,
    상기 복수의 발광 신호 중 두 개의 제3 및 제4 발광 신호에 따라 상기 제3시프트 출력의 두 개의 인에이블 펄스를 나누어 두 개의 제3 및 제4 스캔 신호로 출력하는 표시 장치.
  14. 제13항에 있어서,
    상기 복수의 제1 스위치 중 상기 제3 시프트 출력에 대응하는 제5 스위치(SW2)는 상기 제4 발광 신호(EM4)에 의해 제어되고, 상기 복수의 제2 스위치 중 상기 제3 시프트 출력에 대응하는 제6 스위치(SW4)는 상기 제3 발광 신호(EM2)에 의해 제어되는 표시 장치.
  15. 제14항에 있어서,
    상기 제3 발광 신호의 디스에이블 레벨에 의해 제6 스위치가턴 오프인 기간 중 상기 제3 시프트 출력의 두 개의 인에이블 펄스 중 하나가 상기 제5 스위치를 통해 상기 제3 스캔 신호로 출력되고,
    상기 제4 발광 신호의 디스에이블 레벨에 의해 제5 스위치가 턴 오프인 기간 중 상기 제3 시프트 출력의 두 개의 인에이블 펄스 중 다른 하나가 상기 제6 스위치를 통해 상기 제4 스캔 신호로 출력되는 표시 장치.
  16. 제15항에 있어서,
    상기 제3 발광 신호의 제3 디스에이블 레벨 기간과 상기 제4 발광 신호의 제4 디스에이블 레벨 기간은 중첩되지 않고,
    상기 제3 디스에이블 레벨 기간과 상기 제4 디스에이블 레벨 기간에 중첩하는 디스에이블 레벨 기간을 가지는 발광 신호를 생성하는 표시 장치.
  17. 제15항에 있어서,
    상기 제1 발광 신호, 상기 제3 발광 신호, 상기 제2 발광 신호, 및 제4 발광 신호 순으로 디스에이블 레벨을 가지는 표시 장치.
  18. 제1항에 있어서,
    상기 발광 구동부는,
    제1 발광 클록이 인에이블 레벨일 때 직전 스테이지의 발광 시프트 출력을 입력받고, 상기 직전 스테이지의 발광 시프트 출력이 인에이블 레벨일 때, 제1 반전 발광 클록을 입력받으며, 상기 제1 반전 발광 클록이 인에이블 레벨일 때 인에이블 레벨의 제1 발광 시프트 출력을 생성하고, 상기 인에이블 레벨의 제1 발광 시프트 출력에 따라 디스에이블 레벨의 발광 신호를 출력하는 제1 발광 시프트 레지스터를 포함하는 표시 장치.
  19. 제18항에 있어서,
    상기 발광 구동부는,
    제2 발광 클록이 인에이블 레벨일 때 상기 제1 발광 시프트 출력을 입력받고, 상기 제1 발광 시프트 출력이 인에이블 레벨일 때, 제2 반전 발광 클록을 입력받으며, 상기 제2 반전 발광 클록이 인에이블 레벨일 때 인에이블 레벨의 제2 발광 시프트 출력을 생성하고, 상기 인에이블 레벨의 제2 발광 시프트 출력에 따라 디스에이블 레벨의 발광 신호를 출력하는 제2 발광 시프트 레지스터를 더 포함하는 표시 장치.
  20. 제19항에 있어서,
    상기 제1 발광 클록과 상기 제2 발광 클록 간에 1/4 주기 위상차가 존재하는 표시 장치.
  21. 제18항에 있어서,
    상기 제1 발광 시프트 레지스터는,
    상기 제1 발광 클록이 입력되는 게이트 및 상기 직전 스테이지의 발광 시프트 출력이 입력되는 일단을 포함하는 제7 트랜지스터,
    상기 제7 트랜지스터의 타단에 연결되어 있는 게이트 및 상기 제1 반전 발광 클록이 입력되는 일단을 포함하는 제8 트랜지스터,
    상기 제8 트랜지스터의 타단에 연결되어 있는 일단, 상기 제1 발광 클록이 입력되는 게이트, 및 제1 전압이 입력되는 타단을 포함하는 제9 트랜지스터, 및
    상기 제8 트랜지스터의 게이트와 타단 사이에 연결되어 있는 제1 커패시터,
    상기 제8 트랜지스터의 타단에 연결되어 있는 게이트 및 제2 전압에 연결되어 있는 일단을 포함하는 제10 트랜지스터, 및
    상기 제10 트랜지스터의 타단에 연결되어 있는 게이트, 상기 제1 전압에 연결되어 있는 일단, 및 상기 제1 발광 시프트 레지스터의 출력단에 연결되어 있느 타단을 포함하는 제11 트랜지스터를 포함하는 표시 장치.
  22. 제21항에 있어서,
    상기 제11 트랜지스터의 게이트 전압이 상기 제1 발광 시프트 출력인 표시 장치.
  23. 제21항에 있어서,
    상기 제1 발광 시프트 레지스터는,
    상기 제8 트랜지스터의 타단에 연결되어 있는 게이트 및 상기 제1 전압에 연결되어 있는 일단을 포함하는 제12 트랜지스터,
    상기 제1 발광 클록이 입력되는 게이트, 상기 제12 트랜지스터의 타단에 연결되어 있는 일단, 및 상기 제2 전압에 연결되어 있는 타단을 포함하는 제13 트랜지스터,
    상기 제12 트랜지스터의 타단에 연결되어 있는 게이트, 상기 제2 전압에 연결되어 있는 일단, 및 상기 제1 발광 시프트 레지스터의 출력단에 연결되어 있는 타단을 포함하는 제14 트랜지스터, 및
    상기 제14 트랜지스터의 게이트와 타단 사이에 연결되어 있는 제2 커패시터를 더 포함하는 표시 장치.
  24. 제23항에 있어서,
    상기 제1 발광 시프트 레지스터는,
    상기 제1 전압에 연결되어 있는 일단, 상기 제11 트랜지스터의 게이트에 연결되어 있는 타단, 및 상기 제12 트랜지스터의 타단에 연결되어 있는 게이트를 포함하는 제15 트랜지스터를 더 포함하는 표시 장치.
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