CN105096902B - 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置 - Google Patents

一种移位寄存器、其驱动方法、栅极驱动电路及显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器、其驱动方法、栅极驱动电路及显示装置,输入模块控制第一节点的电位;第一复位模块控制第一节点的电位;第二复位模块控制驱动信号输出端的电位;第一输出模块在第一节点的控制下控制驱动信号输出端的电位;第二输出模块在第二节点的控制下控制驱动信号输出端的电位;下拉驱动模块在第一节点和第二节点的电位。由于节点控制信号端的节点控制信号可以消除由第一时钟信号变化引起的第一节点上的噪声,因此可以提高该移位寄存器的输出稳定性。

Description

一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
技术领域
[0001]本发明涉及显示技术领域,尤指一种移位寄存器、其驱动方法、栅极驱动电路及显 示装置。
背景技术
[0002]在科技发展日新月异的现今时代中,液晶显示器已经广泛地应用在电子显示产品 上,如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动器(Source Driver)、栅极驱动装置(Gate Driver)及液晶显示面板等。其中,液晶显示面板中具有像素 阵列,而栅极驱动装置用以依序开启像素阵列中对应的像素行,以将数据驱动器输出的像 素数据传输至像素,进而显示待显图像。
[0003] 目前,栅极驱动装置一般通过阵列工艺形成在液晶显示器的阵列基板上,即阵列 基板行驱动(Gate Driver on Array,G0A)工艺,这种集成工艺不仅节省了成本,而且可以 做到液晶面板(Panel)两边对称的美观设计,同时,也省去了栅极集成电路(IC,Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间,从而可以实现窄边框的设 计;并且,这种集成工艺还可以省去栅极扫描线方向的Bonding工艺,从而提高了产能和良 率。
[0004] 现有的栅极驱动装置通常由多个级联的移位寄存器构成。其中各级移位寄存器的 驱动信号输出端所输出信号一般是由上拉节点和时钟信号控制的,但是在现有的移位寄存 器中,在时钟信号上升沿时会对上拉节点以及驱动信号输出端产生噪声,从而可能导致输 出错误。
发明内容
[0005] 本发明实施例提供一种移位寄存器、其驱动方法、栅极驱动电路及显示装置,用以 消除由时钟信号所产生的噪声。
[0006] 本发明实施例提供的一种移位寄存器,包括:输入模块、第一复位模块、第二复位 模块、第一输出模块、第二输出模块和下拉驱动模块;其中,
[0007] 所述输入模块的第一端与输入信号端相连,第二端与第一节点相连;所述输入模 块用于在所述输入信号端的控制下,控制所述第一节点的电位;
[0008] 所述第一复位模块的第一端与参考信号端相连,第二端与第一复位控制信号端相 连,第三端与所述第一节点相连;所述第一复位模块用于在所述第一复位控制信号端的控 制下,将所述参考信号端的参考信号提供给所述第一节点;
[0009] 所述第二复位模块的第一端与第二复位控制信号端相连,第二端与所述参考信号 端相连,第三端与驱动信号输出端相连;所述第二复位模块用于在所述第二复位控制信号 端的控制下,将所述参考信号提供给所述驱动信号输出端;
[0010] 所述第一输出模块的第一端与第一时钟信号端相连,第二端与所述第一节点相 连,第三端与所述驱动信号输出端相连;所述第一输出模块用于在所述第一节点的控制下, 将所述第一时钟信号端的第一时钟信号提供给所述驱动信号输出端;
[0011] 所述第二输出模块的第一端与所述参考信号端相连,第二端与第二节点相连,第 三端与所述驱动信号输出端相连;所述第二输出模块用于在所述第二节点的控制下,将所 述参考信号提供给所述驱动信号输出端;
[0012] 所述下拉驱动模块的第一端与节点控制信号端相连,第二端与所述参考信号端相 连,第三端与所述第一节点相连,第四端与所述第二节点相连;所述下拉驱动模块用于在所 述第一节点的电位为第一电位时,控制所述第二节点的电位为第二电位,在所述第二节点 的电位为第一电位时,控制所述第一节点的电位为第二电位;
[0013] 当所述输入信号端的有效脉冲信号为高电位信号时,所述第一电位为高电位,所 述第二电位为低电位;当所述输入信号端的有效脉冲信号为低电位信号时,所述第一电位 为低电位,所述第二电位为高电位;所述节点控制信号端的节点控制信号用于消除由所述 第一时钟信号变化引起的所述第一节点上的噪声。
[0014] 较佳地,在本发明实施例提供的上述移位寄存器中,当所述输入信号端的有效脉 冲信号为高电位信号时,所述节点控制信号至少在所述第一时钟信号为上升沿时为高电位 信号。
[0015] 较佳地,在本发明实施例提供的上述移位寄存器中,当所述输入信号端的有效脉 冲信号为低电位信号时,所述节点控制信号至少在所述第一时钟信号为下降沿时为低电位 信号。
[0016] 较佳地,在本发明实施例提供的上述移位寄存器中,所述节点控制信号为第二时 钟信号。 i
[0017] 较佳地,在本发明实施例提供的上述移位寄存器中,所述节点控制信号为直流信 号。 丄、
[0018] 较佳地,在本发明实施例提供的上述移位寄存器中,所述第二时钟彳目号的占空比 为 2%〜50%。 、 、
[0019] 在一种可能的实施方式中,在本发明实施例提供的上述移位寄存器中,所述输入 模块,具体包括:第一开关晶体管;其中, i
[0020] 所述第一开关晶体管,其栅极和源极均与所述输入信号端相连,漏极与所述第一 节点相连。 、、、 、、
[0021] 在一种可能的实施方式中,在本发明实施例提供的上述移位寄存器中,所述第一 复位模块,具体包括:第二开关晶体管;其中, i 、
[0022] 所述第二开关晶体管,其栅极与所述第一复位控制信号端相连,源极与所述第一 节点相连,漏极与所述参考信号端相连。 、'+
[0023] 在一种可能的实施方式中,在本发明实施例提供的上述移位寄存器中,所述弟一 输出模块,具体包括:第三开关晶体管和电容;其中, 、、+ 一
[0024] 所述第三开关晶体管,其栅极与所述第一节点相连,源极与所述苐时钟彳曰而 相连,漏极与所述驱动信号输出端相连; 、、、
[0025] 所述电容连接于所述第三开关晶体管的栅极与漏极之间。' i
[0026] $-种可能的实施方5¾巾,在本实齡供的上述移位寄存器巾,所述第一 输出模块,具体包括:第四开关晶体管;其中,
[0027] 所述第四开关晶体管,其栅极与所述第二节点相连,源极与所述驱动彳目号输出端 相连,漏极与所述参考信号端相连。
[0028] 在一种可能的实施方式中,在本发明实施例提供的上述移位寄存器中,所述第二 复位模块,具体包括:第五开关晶体管;其中,
[0029] 所述第五开关晶体管,其栅极与所述第二复位控制信号端相连,源极与所述驱动 信号输出端相连,漏极与所述参考信号端相连。
[0030] 在一种可能的实施方式中,在本发明实施例提供的上述移位寄存器中,所述下拉 驱动模块,具体包括:第六开关晶体管、第七开关晶体管、第八开关晶体管、第九开关晶体管 和第十开关晶体管;其中,
[0031] 所述第六开关晶体管,其栅极和源极均与所述节点控制信号端相连,漏极分别与 所述第七开关晶体管的栅极和所述第九开关晶体管的源极相连;
[0032] 所述第七开关晶体管,其源极与所述节点控制信号端相连,漏极与所述第二节点 相连;
[0033] 所述第八开关晶体管,其栅极与所述第二节点相连,源极与所述第一节点相连,漏 极与所述参考信号端相连;
[0034]所述第九开关晶体管,其栅极与所述第一节点相连,漏极与所述参考信号端相连; [0035]所述第十开关晶体管,其栅极与所述第一节点相连,源极与所述第二节点相连,漏 极与所述参考信号端相连。
[0036]较佳地,在本发明实施例提供的上述移位寄存器中,所述下拉驱动模块还包括:与 所述输入信号端相连的第五端,与所述驱动信号输出端相连的第六端,以及与第三时钟信 号端相连的第七端。
[0037] 在一种可能的实施方式中,在本发明实施例提供的上述移位寄存器中,所述下拉 驱动模块,具体包括:第六开关晶体管、第七开关晶体管、第八开关晶体管、第十一开关晶体 管、第十二开关晶体管、第十三开关晶体管、第十四开关晶体管和第十五开关晶体管;其中, [0038]所述第六开关晶体管,其栅极和源极均与所述节点控制信号端相连,漏极分别与 所述第七开关晶体管的栅极、所述第十一开关晶体管的源极和所述第十二开关晶体管的源 极相连;
[0039]所述第七开关晶体管,其源极与所述节点控制信号端相连,漏极与所述第二节点 相连;
[0040] 所述第八开关晶体管,其栅极与所述第二节点相连,源极所述第一节点相连,漏极 与所述参考信号端相连;
[0041] 所述第十一开关晶体管,其栅极与所述驱动信号输出端相连,漏极与所述参考信 号端相连;
[0042] 所述第十二开关晶体管,其栅极与所述输入信号端相连,漏极与所述参考信号端 相连;
[0043]所述第十三开关晶体管,其栅极与所述输入信号端相连,源极所述第二节点相连, 漏极与所述参考信号端相连;
[0044]所述第十四开关晶体管,其栅极与所述驱动信号输出端相连,源极与所述第二节 点相连,漏极与所述参考信号端相连;
[0045] 所述第十五开关晶体管,其栅极与所述第三时钟信号端相连,源极所述驱动信号 输出端相连,漏极与所述参考信号端相连。
[0046] 较佳地,在本发明实施例提供的上述移位寄存器中,所述第一复位控制信号端与 所述第二复位控制信号端为同一信号端。
[0047] 较佳地,在本发明实施例提供的上述移位寄存器中,所述第一复位控制信号端的 信号比所述第二复位控制信号端的信号延迟大于0且小于1个脉冲宽度。
[0048] 相应地,本发明实施例提供了上述任一种移位寄存器的驱动方法,包括:输入阶 段、输出阶段、复位阶段和复位保持阶段;其中,
[0049] 在复位保持阶段,所述下拉驱动模块在所述节点控制信号端的控制下消除由所述 第一时钟信号变化引起的所述第一节点上的噪声。
[0050] 较佳地,在本发明实施例提供的上述驱动方法中,当所述输入信号端的有效脉冲 信号为高电位信号时,所述节点控制信号至少在所述第一时钟信号为上升沿时为高电位信 号。
[0051] 较佳地,在本发明实施例提供的上述驱动方法中,当所述输入信号端的有效脉冲 信号为低电位信号时,所述节点控制信号至少在所述第一时钟信号为下降沿时为低电位信 号。
[0052] 相应地,本发明实施例提供了一种栅极驱动电路,包括级联的多个本发明实施例 提供的上述任一种移位寄存器;其中,
[0053] 除第一级移位寄存器之外,其余每一级移位寄存器的驱动信号输出端分别与相邻 的上一级移位寄存器的第一复位控制信号端和第二复位控制信号端相连;
[0054] 除最后一级移位寄存器之外,其余每一级移位寄存器的驱动信号输出端分别与相 邻的下一级移位寄存器的输入信号端相连;
[0055] 第一级移位寄存器的输入信号端与帧起始信号端相连。
[0056] 较佳地,在本发明实施例提供的上述栅极驱动电路中,除第一级移位寄存器之外, 其余每一级移位寄存器还包括:帧初始化模块;其中,
[0057] 所述帧初始化模块的输入端与所述帧起始信号端相连;输出端与所述第二节点相 连;
[0058] 所述帧初始化模块用于在所述帧起始信号端的控制下,对移位寄存器的驱动信号 输出端进行初始化。
[0059] 较佳地,在本发明实施例提供的上述栅极驱动电路中,所述帧初始化模块,具体包 括:第十六开关晶体管,其中,
[0060] 所述第十六开关晶体管,其栅极和源极均与所述帧起始信号端相连,漏极与所述 第二节点相连。 、
[0061] 相应地,本发明实施例提供了一种栅极驱动电路,包括级联的多个本发明实施例 提供的上述任一种移位寄存器;其中,除第一级移位寄存器和第二级移位寄存器之外,其^ 每一级移位寄存器的驱动信号输出端分别与相邻的上两级移位寄存器的第一复位控制十曰 号端相连;
[0062] 除第一级移位寄存器之外,其余每一级移位寄存器的第二复位控制信号端分别与 相邻的上一级移位寄存器的第一复位控制信号端相连;
[0063] 除最后两级移位寄存器之外,其泶母一级秒忸苛廿研刀丨口 山間刀刀」丨口 邻的下两级移位寄存器的输入信号端相连; i
[0064] 第一级移位寄存器和第二级移位寄存器的输入彳目号牺与帧起t彳目5顺相连。、
[0065] 较佳地,在本发明实施例提供的上述栅极驱动电路中,除第一级移位寄存器之外, 其余每一级移位寄存器还包括:帧初始化模块;其中, 一
[0066] 所述帧初始化模块的输入端与所述帧起始信号端相连;输出端与所述第二节点相 连;
[0067] 所述帧初始化模块用于在所述帧起始信号端的控制下,对移位寄存器的驱动彳目号 输出端进行初始化。 >
[0068] 较佳地,在本发明实施例提供的上述栅极驱动电路中,所述帧初始化模块,包括: 第十六开关晶体管,其中,
[0069] 所述第十六开关晶体管,其栅极和源极均与所述帧起始信号端相连,漏极与所述 第二节点相连。
[0070] 相应地,本发明实施例还提供了 一种显示装置,包括本发明实施例提供的上述任 一种栅极驱动电路。 _
[0071] 本发明实施例提供的上述移位寄存器、其驱动方法、栅极驱动电路及显示装置,包 括:输入模块、第一复位模块、第二复位模块、下拉驱动模块、第一输出模块和第二输出模 块。其中,输入模块用于在输入信号端的控制下,控制第一节点的电位;第一复位模块用于 在第一复位控制信号端的控制下,将参考信号端的参考信号提供给桌一节点;第一复位丰吴 块用于在第二复位控制信号端的控制下,将参考信号提供给驱动信号输出端;第一输出模 块用于在第一节点的控制下,将第一时钟信号端的第一时钟信号提供给驱动信号输出端; 第二输出模块用于在第二节点的控制下,将参考信号提供给驱动信号输出端;下拉驱动模 块用于在第一节点的电位为第~'电位时,控制第一"T1点的电位为弟一•电位,在弟一"T1点的 电位为第一电位时,控制第一节点的电位为第二电位,以及在节点控制信号端的电位为第 一电位、且第一节点的电位为第二电位时,控制第二节点的电位为第一电位。由于节点控制 信号端的节点控制信号可以消除由第一时钟信号变化引起的第一节点上的噪声,因此可以 提尚该移位寄存器的输出稳定性。
附图说明
[0072]图la为本发明实施例提供的移位寄存器的一种结构示意图;
[0073]图lb为本发明实施例提供的移位寄存器的另一种结构示意图;
[0074]图2a为本发明实施例提供的移位寄存器的具体结构示意图之一;
[0075]图2b为本发明实施例提供的移位寄存器的具体结构示意图之二;
[0076]图3a为本发明实施例提供的移位寄存器的具体结构示意图之三;
[0077]图3b为本发明实施例提供的移位寄存器的具体结构示意图之四;
[0078] 图4a为本发明实施例一对应的移位寄存器的电路时序图;
[0079]图4b为本发明实施例二对应的移位寄存器的电路时序图;
[0080]图4c为本发明实施例三对应的移位寄存器的电路时序图;
[0081]图4d为本发明实施例四对应的移位寄存器的电路时序图;
[0082]图5a为本发明实施例五对应的移位寄存器的电路时序图;
[0083]图5b为本发明实施例六对应的移位寄存器的电路时序图;
[0084]图6为本发明实施例提供的栅极驱动电路的结构示意图之一;
[0085]图7为本发明实施例提供的包含有帧初始化模块的移位寄存器的结构示意图; [0086]图8a和图8b分别为本发明实施例提供的包含有帧初始化模块的移位寄存器的具 体结构示意图;
[0087]图9为本发明实施例提供的栅极驱动电路的结构示意图之二。
具体实施方式
[0088]下面结合附图,对本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及 显示装置的具体实施方式进行详细地说明。
[0089]本发明实施例提供的一种移位寄存器,如图la所示,包括:输入模块1、第一复位模 块2、第二复位模块3、下拉驱动模块4、第一输出模块5和第二输出模块6;其中,
[0090]输入模块1的第一端与输入信号端Input相连,第二端与第一节点A相连;输入模块 1用于在输入信号端Input的控制下,控制第一节点A的电位;
[0091]第一复位模块2的第一端与参考信号端Vref•相连,第二端与第一复位控制信号端 Rstl相连,第三端与第一节点A相连;第一复位模块2用于在第一复位控制信号端Rstl的控 制下,将参考信号端Vref的参考信号提供给第一节点A;
[0092] 第二复位模块3的第一端与第二复位控制信号端Rst2相连,第二端与参考信号端 Vref相连,第三端与驱动信号输出端Output相连;第二复位模块3用于在第二复位控制信号 端Rst2的控制下,将参考信号提供给驱动信号输出端Output;
[0093]第一输出模块5的第一端与第一时钟信号端CK1相连,第二端与第一节点A相连,第 三端与驱动信号输出端Output相连;第一输出模块5用于在第一节点A的控制下,将第一时 钟信号端CK1的第一时钟信号提供给驱动信号输出端Output;
[0094]第二输出模块6的第一端与参考信号端Vref相连,控制端与第二节点B相连,输出 端与驱动信号输出端Output相连;第二输出模块6用于在第二节点B的控制下,将参考信号 提供给驱动信号输出端Output;
[0095]下拉驱动模块4的第一端与节点控制信号端VHD相连,第二端与参考信号端Vref端 相连,第三端与第一节点A相连,第四端与第二节点B相连;下拉驱动模块4用于在第一节点A 的电位为第一电位时,控制第二节点B的电位为第二电位,在第二节点B的电位为第一电位 时,控制第一节点A的电位为第二电位;
[0096]当输入信号端Input的有效脉冲信号为高电位信号时,第一电位为高电位,第二电 位为低电位;当输入信号端Input的有效脉冲信号为低电位信号时,第一电位为低电位,第 二电位为高电位;节点控制信号端VHD的节点控制信号用于消除由第一时钟信号变化引起 的第一节点上的噪声。
[0097]本发明实施例提供的上述移位寄存器,包括:输入模块、第一复位模块、第二复位 模块、下拉驱动模块、第一输出模块和第一输出模块。其中,输入模块用于在输入信号端的 控制下,控制第一节点的电位;第一复位模块用于在第一复位控制信号端的控制下,将参考 信号端的参考信号提供给第一节点,实现对第一节点的复位;第二复位模块用于在第二复 位控制信号端的控制下,将参考信号提供给驱动信号输出端,实现对驱动信号输出端的复 位;第一输出模块用于在第一节点的控制下,将第一时钟信号端的第一时钟信号提供给驱 动信号输出端;第二输出模块用于在第二节点的控制下,将参考信号提供给驱动信号输出 端;下拉驱动模块用于在第一节点的电位为第一电位时,控制第二节点的电位为第二电位, 在第二节点的电位为第一电位时,控制第一节点的电位为第二电位,以及在节点控制信号 端的电位为第一电位、且第一节点的电位为第二电位时,控制第二节点的电位为第一电位。 由于节点控制信号端的节点控制信号可以消除由第一时钟信号变化引起的第一节点上的 噪声,因此可以提高该移位寄存器的输出稳定性。
[0098] 在具体实施时,在本发明实施例提供的上述移位寄存器中,当输入信号端的有效 脉冲信号为高电位信号时,节点控制信号至少在第一时钟信号为上升沿时为高电位信号。 从而保证在第一时钟信号为上升沿时、且第一节点的电位为低电位时,控制第二节点的电 位为高电位,从而在第二节点的控制下,第二输出模块将参考信号提供给驱动信号输出端, 进而消除当第一时钟信号上升沿时在第一节点和驱动信号输出端所耦合产生的噪声。
[0099] 在具体实施时,在本发明实施例提供的上述移位寄存器中,当输入信号端的有效 脉冲信号为低电位信号时,节点控制信号至少在第一时钟信号为下降沿时为低电位信号。 从而保证在第一时钟信号为下降沿时、且第一节点的电位为高电位时,控制第二节点的电 位为低电位,从而在第二节点的控制下,第二输出模块将参考信号提供给驱动信号输出端, 进而消除当第一时钟信号下降沿时在第一节点和驱动信号输出端所耦合产生的噪声。
[0100] 在具体实施时,在本发明实施例提供的上述移位寄存器中,节点控制信号可以为 交流信号,也可以直流信号,在此不作限定。
[0101] 较佳地,在本发明实施例提供的上述移位寄存器中,节点控制信号为交流信号,该 交流信号为第二时钟信号,这样可以降低下拉驱动电路的偏置作用,从而延长下拉驱动模 块的寿命。
[0102] 较佳地,在具体实施时,在本发明实施例提供的上述移位寄存器中,当点控制{曰 号为第二时钟信号时,节点控制信号在每一周期内为高电位信号(当输入信号端的有效脉 冲信号为高电位信号时)或低电位信号(当输入信号端的有效脉冲信号为低电位信号时)的 时间控制在0.5US以上。
[0103] 进一步地,在本发明实施例提供的上述移位寄存器中,第二时钟信号的占空比控 制在2%〜50%之间效果较佳。这样可以进一步降低下拉驱动模块的偏置作用,从而延长下 拉驱动模块的寿命。
[0104] 进一步地,在具体实施时,在本发明实施例提供的上述移位寄存器中,第一时钟信 号的周期宽度是第二时钟信号的周期宽度的整数倍,从而可以保证消除由第一时钟信号变 化引起的第一节点上的噪声。
[0105] 需要说明的是,在本发明实施例提供的上述移位寄存器中,当输入信号端的有效 脉冲信号为高电位信号时,参考信号端的参考信号为低电位;当输入信号端的有效脉冲信 号为低电位信号时,参考信号端的参考信号为高电位。
[0106] 在具体实施时,在本发明实施例提供的上述移位寄存器中,第一复位控制信号端 与第二复位控制信号端为同一信号端,即第一复位控制端的第一复位控制信号与第二复位 控制端的第二复位控制信号为同一信号。
[0107] 或者,在具体实施时,在本发明实施例提供的上述移怔奇仔益十,弟一見位控制佶 号端的信号比第二复位控制信号端的信号延迟大于0且小于1个脉冲宽度。、
[0108] 下面结合具体实施例,对本发明进行详细说明。需要说明的是,本实施例中是为了 更好的解释本发明,但不限制本发明。 、'
[0109] 较佳地,在具体实施时,在本发明实施例提供的上述移位寄存器中,如图2a至图 所示,输入模块1,具体包括:第一开关晶体管T1;其中, 知
[0110] 第一开关晶体管T1,其栅极和源极均与输入信号端InPut相连,漏极与第一节点A 相连。 _ _
[0111] 具体地,在本发明实施例提供的上述移位寄存器中,如图此和图如所不,第一晶体 管T1可以为N型晶体管,或者,如图2b和图3b所示,第一晶体管T1也可以为P型晶体管,在此 不作限定。 、
[0112] 以上仅是举例说明移位寄存器中输入模块的具体结构,在具体实施时,输入模块 的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知的其他结 构,在此不做限定。
[0113] 较佳地,在具体实施时,在本发明实施例提供的上述移位寄存器中,如图2a至图3b 所示,第一复位模块2,具体包括:第二开关晶体管T2;其中,
[0114] 第二开关晶体管T2,其栅极与第一复位控制信号端Rstl相连,源极与第一节点八相 连,漏极与参考信号端Vref相连。 一…一
[0115] 具体地,在本发明实施例提供的上述移位寄存器中,如图2a和图3a所示,第二开关 晶体管T2可以为N型晶体管,或者,如图2b和图3b所示,第二开关晶体管T2也可以为P型晶体 管,在此不作限定。 > >
[0116] 以上仅是举例说明移位寄存器中第一复位模块的具体结构,在具体实施时,第一 复位模块的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知 的其他结构,在此不做限定。
[0117] 较佳地,在具体实施时,在本发明实施例提供的上述移位寄存器中,如图2a至图% 所示,第一输出模块5,具体包括:第三开关晶体管T3和电容Cl;其中,
[0118] 第三开关晶体管T3,其栅极与第一节点A相连,源极与第一时钟信号端CK1相连,漏 极与驱动信号输出端Output相连;
[0119] 电容C1连接于第三开关晶体管T3的栅极与漏极之间。
[0120] 这里电容C1是为了在第一节点A处于浮接状态时,通过电容C1的自举作用进一步 拉尚或进一步拉低第一节点A的电位,从而保证移位寄存器的输出正确。 t〇121]具体地,在本发明实施例提供的上述移位寄存器中,如图2a和图3a所示,第三开关 晶体管T3可以为N型晶体管,或者,如图2b和图3b所示,第三开关晶体管T3也可以为P型晶体 管,在此不作限定。
[0122] 以上仅是举例说明移位寄存器中第一输出模块的具体结构,在具体实施时,第一 输出模块的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知 的其他结构,在此不做限定。
[0123] 较佳地,在具体实施时,在本发明实施例提供的上述移位寄存器中,如图2a至图% 所示,第二输出模块6,具体包括:第四开关晶体管T4;其中,
[0124] 第四开关晶体管T4,其栅极与第二节点B相连,漏极与参考彳目可^Vref相连,源极 与驱动信号输出端Output相连。 _
[0125] 具体地,在本发明实施例提供的上述移位寄存器中,如图2a和图3a所示,第四开关 晶体管T4可以为N型晶体管,或者,如图2b和图3b所示,第四开关晶体管T4也可以为P型晶体 管,在此不作限定。
[0126] 以上仅是举例说明移位寄存器中第二输出模块的具体结构,在具体实施时,第二 输出模块的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知 的其他结构,在此不做限定。
[0127] 较佳地,在具体实施时,在本发明实施例提供的上述移位寄存器中,如图2a至图3b 所示,第二复位模块3,具体包括:第五开关晶体管T5;其中,
[0128] 第五开关晶体管T5,其栅极与第二复位控制信号端Rst2相连,漏极与参考信号端 Vref相连,源极与驱动信号输出端Output相连。
[0129] 具体地,在本发明实施例提供的上述移位寄存器中,如图2a和图3a所示,第五开关 晶体管T5可以为N型晶体管,或者,如图2b和图3b所示,第五开关晶体管T5也可以为P型晶体 管,在此不作限定。
[0130] 以上仅是举例说明移位寄存器中第二复位模块的具体结构,在具体实施时,第二 复位模块的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知 的其他结构,在此不做限定。
[0131] 较佳地,在具体实施时,在本发明实施例提供的上述移位寄存器中,如图2a和图2b 所示,下拉驱动模块4,具体包括:第六开关晶体管T6、第七开关晶体管T7、第八开关晶体管 T8、第九开关晶体管T9和第十开关晶体管T10;其中,
[0132] 第六开关晶体管T6,其栅极和源极均与节点控制信号端VHD相连,漏极分别与第七 开关晶体管T7的栅极和第九开关晶体管T9的源极相连;
[0133] 第七开关晶体管T7,其源极与节点控制信号端VHD相连,漏极与第二节点B相连;
[0134] 第八开关晶体管T8,其栅极与第二节点B相连,源极与第一节点A相连,漏极与参考 信号端Vref相连;
[0135] 第九开关晶体管T9,其栅极与第一节点A相连,漏极与参考信号端Vref相连;
[0136] 第十开关晶体管T10,其栅极与第一节点A相连,源极与第二节点B相连,漏极与参 考信号端Vref相连。
[0137] 具体地,在本发明实施例提供的上述移位寄存器中,如图2a所示,第六开关晶体管 TC、第七开关晶体管T7、第八开关晶体管T8、第九开关晶体管T9和第十开关晶体管H0可以 为N型晶体管,或者,如图2b所示,第六开关晶体管T6、第七开关晶体管17、第八开关晶体管 T8、第九开关晶体管T9和第十开关晶体管T10也可以为P型晶体管,在此不作限定。
[0138] 在具体实施时,在本发明实施例提供的上述移位寄存器中,如图lb所示,下拉驱动 模块4还包括:与输入信号端Input相连的第五端,与驱动信号输出端Output相连的第六端, 以及与第三时钟信号端CKB1相连的第七端。
[0139]较佳地,在具体实施时,在本发明实施例提供的上述移位寄存器中,如图3a和图3b 所示,下拉驱动模块4,具体包括:第六开关晶体管T6、第七开关晶体管T7、第八开关晶体管 T8、第十一开关晶体管m、第十二开关晶体管T12、第十三开关晶体管H3、第十四开关晶体 官T14和弟十五开关晶体管T15;其中,
[0M0] ^六开关晶体管T6,其栅极和源极均与节点控制信号端VHD相连,漏极分别与第七 开关晶体管T7的栅极、第十一开关晶体管T11的源极和第十二开关晶体管T12的源极相连; _1]第七开关晶体管T7,其源极与节点控制信号端—相连,漏极与第二节点B相连; [0142]第八开关晶体管TS,其栅极与第二节点B相连,源极与第一节点A相连,,漏极与参 考信号端Vref相连;
[0143]第十一开关晶体管H1,其栅极与驱动信号输出端Output相连,漏极与参考信号端 Vref相连;
[0144]桌十一开关晶体管T12,其栅极与输入信号端Input相连,漏极与参考信号端Vref 相连;
[0145]第十三开关晶体管T13,其栅极与输入信号端Input相连,源极与第二节点B相连, 漏极与参考信号端Vref相连;
[0146]第十四开关晶体管T14,其栅极与驱动信号输出端相连Output,源极与第二节点B 相连,漏极与参考信号端Vref相连;
[0147]第十五开关晶体管T15,其栅极与第三时钟信号端CKB1相连,源极与驱动信号输出 端Output相连,漏极与参考信号端Vref相连;其中第三时钟信号端CKB1的第三时钟信号与 第一时钟信号相位相反。
[0148] 具体地,在本发明实施例提供的上述移位寄存器中,如图3a所示,第六开关晶体管 T6、第七开关晶体管T7、第八开关晶体管T8、第十一开关晶体管T11、第十二开关晶体管T12、 第十三开关晶体管T13、第十四开关晶体管T14和第十五开关晶体管T15可以为N型晶体管, 或者,如图3b所示,第六开关晶体管T6、第七开关晶体管17、第八开关晶体管T8、第十一开关 晶体管111、第十二开关晶体管T12、第十三开关晶体管T13、第十四开关晶体管T14和第十五 开关晶体管T15也可以为P型晶体管,在此不作限定。
[0149] 以上仅是举例说明移位寄存器中下拉驱动模块的具体结构,在具体实施时,下拉 驱动模块的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知 的其他结构,在此不做限定。
[0150] 较佳地,在本发明实施例提供的上述移位寄存器中,开关晶体管一般均采用相同 材质的晶体管,在具体实施时,为了简化制作工艺,上述第一至第十五开关晶体管均采用P 型晶体管或N型晶体管。
[0151] 且当输入信号端的有效脉冲信号为高电位信号时,第一至第十五开关晶体管均为 N型晶体管;当输入信号端的有效脉冲信号为低电位信号时,第一至第十五开关晶体管均为 P型晶体管。
[0152] 需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT, Thin Film Transistor),也可以是金属氧化物半导体场效应管(MOS,Metal Oxide Semiconductor),在此不做限定。在具体实施中,这些开关晶体管的源极和漏极根据晶体管 类型以及输入信号的不同,其功能可以互换,在此不做具体区分。
[0153] 下面以N型晶体管为例,对本发明实施例移位寄存器的工作过程作以描述。下述描 述中以1表示高电位,〇表示低电位。
[0154] 具体地,实施例一至实施例四是以图2a所示的移位寄存器的结构为例对其工作过 程作以描述,头施例五和实施例六是以图3a所示的移位寄存器的结构为例对其工作过程作 以描述。为了描述方便,均取第七开关晶体管H栅极处为第三节点C,其中在图2a和图3a所 示的移位寄存器中,所有开关晶体管均为N型晶体管,各N型开关晶体管在高电位作用下导 通,在低电位作用下截止;输入信号端Input的有效脉冲信号为高电位信号,参考信号端 Vref的参考信号为低电位信号。
[0155] 实施例一:
[0156]第一复位控制信号端Rstl与第二复位控制信号端Rst2为同一信号端,节点控制信 号端VHD的节点控制信号为直流信号,对应的输入输出时序图如图4a所示。具体地,选取如 图4a所示的输入输出时序图中的T1、T2、T3和T4四个阶段。
[0157]在第一阶段 Tl,Input 二 l,Rstl=Rst2 = 0,CKl=0,VHD = l。
[0158]在T1阶段,由于Rstl和Rst2为低电位,第二开关晶体管T2和第五开关晶体管T5截 止;由于Input为高电位,第一开关晶体管T1导通,由于vhd为高电位,第六开关晶体管了6导 通,~P点控制彳目号通过第六开关晶体管T6传输至第三节点C,Input的输入信号通过第一开 关晶体管T1传输至第一节点A,第一节点A的电位为高电位,电容C1处于充电状态,并且第三 开关晶体管T3、第九开关晶体管T9和第十开关晶体管no导通,参考信号通过第九开关晶体 管T9传输至第三节点C,由于第六开关晶体管T6和第九开关晶体管T9的宽长比的设置,(:点 的电位为低电位,因此第七开关晶体管T7截止。参考信号通过第十开关晶体管T10传输至第 二节点B,第二节点B的电位为低电位,因此第四开关晶体管T4和第八开关晶体管T8截止;第 一时钟信号通过第三开关晶体管T3传输至驱动信号输出端Output,驱动信号输出端Output 的电位为低电位。
[0 酬在第二阶段 T2,Input = 0,Rstl=Rst2 = 0,CKl = l,VHD = l。
[0160] 在T2阶段,由于Rstl和Rst2保持低电位,第二开关晶体管T2和第五开关晶体管T5 保持截止;由于Input变为低电位,第一开关晶体管T1变为截止;由于VHD保持高电位,因此 第六开关晶体管T6保持导通,节点控制信号通过第六开关晶体管呢传输至第三节点c;由于 CK1变为高电位,根据电容C1的自举作用,第一节点A的电位被进一步拉高,第三开关晶体管 T3、第九开关晶体管T9和第十开关晶体管T10保持导通,参考信号通过第九开关晶体管抑传 输至第三节点C,由于第六开关晶体管Te和第九开关晶体管T9的宽长比的设置,(^点的电位 j低电位,因此第七开关晶体管17保持截止。参考信号通过第十开关晶体管T10传输至第二 节点B,第二节点B的电位保持低电位,因此第四开关晶体管料和第八开关晶体管T8保持截 止;第一时钟信号通过第三开关晶体管T3传输至驱动信号输出端0utput,驱动信号输出端 Output的电位变为高电位。
[0161] 在第三阶段T3, Input = 0,Rstl=Rst2 = l,CKl=0,VHD = l。
[0162]、在T3阶段,由于Rstl和Rst2变为高电位,第二开关晶体管T2和第五开关晶体管T5 变为导通;由于Input保持低电位,第一开关晶体管T1保持截止;由于VHD保持高电位,因此 第六开关晶体管TO保持导通,参考信号通过第二开关晶体管T2传输至第一节点A,第一节点 A的电位变为低电位,电容C1处于放电状态,并且第三开关晶体管13、第九开关晶体管刊和 ^十开关晶体管T10f为截止,节点控制信号通过第六开关晶体管刊传输至第三节点c,第 ^节点C的电位变为高电位,第七开关晶体管^变为导通,第二节点B的电位变为高电位,第 二节点B控制第八开关晶体管T8和第四开关晶体管变为导通,参考信号通过第八开关晶体 ST8传输至第一节点A,进一步保证第一节点A的电位为低电位,参考信号通过第四开关晶 体管T4传输至驱动信号输出端0utput,并且参考信号通过第五开关晶体管巧传输至驱动信 号输出端Output,使驱动信号输出端〇utput的电位变为低电位。
[0163] 在第四阶段 T4,Input = 0,Rstl=Rst2 = 0,CKl = :^0,VHD = l。
[0164] 在T4阶段,由于Rstl和Rst2变为低电位,第二开关晶体管T2和第五开关晶体管T5 变为截止;由于Input保持低电位,第一开关晶体管T1保持截止,由于VHD保持高电位,第六 开关晶体管T6^持导通,节点控制信号通过第六开关晶体管呢传输至第三节点c,第三节点 C的电位保持高电位,第七开关晶体管n保持导通,第二节点B的电位保持高电位,第二节点 B控制第八开关晶体管TS和第四开关晶体管T4保持导通,参考信号通过第八开关晶体管T8 传输至第一节点A,使第一节点A的电位保持为低电位,电容C1处于放电状态,并且第三开关 晶体管T3、第$开关晶体管Tg和第十开关晶体管T10保持截止,由于第三开关晶体管13截 止,无论CK1为高电位还是低电位,对驱动信号输出端0utput均无影响;参考信号通过第四 开关晶体管T4传输至驱动信号输出端〇utput,使驱动信号输出端〇11邙此的电位保持低电 位。
[0165]之后,移位寄存器一直重复上述第四阶段的工作状态,直至移位寄存器开始接收 到下一帧的输入信号为止。这样,在一帧时间中,从第四阶段至下一帧开始的时间段内,在 第一时钟信号为上升沿时,会对第一节点A和驱动信号输出端0utput产生噪声,但是由于在 第一时钟信号为上升沿时节点控制信号为高电位信号,节点控制信号通过第六开关晶体管 I6和第七开关晶体管17控制第二节点B的电位为高电位,而第二节点B又通过第八开关晶体 管=控制第一节点的电位为低电位,第二节点B又通过第四开关晶体管14控制驱动信号输 出端Output输出低电位信号,从而有效的消除了第一时钟信号端CK丨会对第一节点A和驱动 信号输出端Output产生噪声。
[0166] 实施例二:
[0167]第一复位控制信号端ktl与第二复位控制信号端Rst2为同一信号端,节点控制信 号端VHD=节点控制信号为第二时钟信号,第一时钟信号的周期宽度与第二时钟信号的周 期宽度相等,对应的输入输出时序图如图4b所示。具体地,选取如图4b所示的输入输出时序 图中的n、T2、T3和T4四个阶段。
[0168]在第一阶段 Tl,Input = l,Rstl=Rst2 = 0,CKl=0,VHD = (^l。
[0169]在T1阶$,由于Rstl和Rst2为低电位,第二开关晶体管T2和第五开关晶体管T5截 止;由于Input为高电位,第一开关晶体管T1导通,输入信号通过第一开关晶体管传输至第 一节点A,J一节点A的电位为高电位,电容C1处于充电状态,并且第三开关晶体管13、第九 开关日3体管T9和第十开关晶体管T10导通,参考信号通过第九开关晶体管T9传输至第三节 f C; ^HD为低电位时,第六开关晶体管Te截止,第三节点c的电位为低电位;当VHD为高电 位时,,=开关晶体管T6导通,由于第六开关晶体管16和第九开关晶体管T9的宽长比的设 置、,第点c的电位为低电位;因此不管节点控制信号端VHD是否控制第六开关晶体管T6 f通,第三节£、C的电位均为低电位,第七开关晶体管T7截止。参考信号通过第十开关晶体 官=0传输至第二节点B,第二节点加勺电位为低电位,因此第四开关晶体管科和第八开关晶 体管TS截止;第一时钟信号通过第三开关晶体管a传输至驱动信号输出端加邙此,驱动信 号输出端Output的电位为低电位。 L0170]在第二阶段 T2,Input = 0,Rstl=Rst2 = 0,CKl = l,VHD=:^0。
[0171]在T2阶段,由于Rstl和Rst2保持为低电位,第二开关晶体管T2和第五开关晶体管 T5保持截止;由于lnput变为低电位,第一开关晶体管T1变为截止;由于CK1变为高电位,根 ,电容C1的自举作用,第一节点A的电位被进—步拉高,第三开关晶体管T3、第九开关晶体 管T9和第十开关晶体管T10保持导通,参考信号通过第九开关晶体管19传输至第三节点c; £vhd为低电位时,第六开关晶体管T6截止,第三节点c的电位为低电位;当VHD为高电位时, ^六开关晶体管T6导通,由于第六开关晶体管T6和第九开关晶体管T9的宽长比的设置,第 三1点c的电位为低电位;因此不管节点控制信号端VHD是否控制第六开关晶体管T6导通, 第三节点C的电位均为低电位,第七开关晶体管T7截止。参考信号通过第十开关晶体管n〇 传输至第二节点B,第二节点B的电位保持低电位,第一时钟信号通过第三开关晶体管了3传 输至驱动信号输出端Output,驱动信号输出端Output的电位变为高电位。
[0172]在第三阶段T3,Input = 0,Rstl=Rst2 = l,CKl=0,VHD = 〇Sl。
[01、73]在T3阶段,由于Rstl和Rst2变为高电位,第二开关晶体管T2和第五开关晶体管T5 变,导通;由于Input保持低电位,第一开关晶体管T1保持截止;参考信号通过第二开关晶 体管T2,输至第一节点A,第一节点A的电位变为低电位,电容C1处于放电状态,并且第三开 关晶体管T3、第九开关晶体管T9和第十开关晶体管T10变为截止。在VHD为低电位时第六开 关晶体管T6截止,第三节点C的电位为低电位,第七开关晶体管n截止,第二节点B的电位保 ,为低电位;第八开关晶体管T8和第四开关晶体管保持截止,参考信号通过第五开关晶体 管专输至驱动信号输出端0utput,驱动信号输出端的电位变为低电位。在Vffl)为高电位 时,第六开关晶体^T6导通,节点控制信号通过第六开关晶体管T6传输至第三节,第三 =点C的电位变为高电位,第七开关晶体管T?变为导通,第二节点B的电位变为高电位,第三 节点B控制第八开关晶体管TS和第四开关晶体管变为导通,参考信号通过第八开关晶体管 T8传输至第一节点,进一步保证第一节点人的电位为低电位,参考信号通过第四开关晶体管 T4传输至驱动信号输出端0utput,并且参考信号通过第五开关晶体管T5传输至驱动信号输 出端Output,驱动信号输出端〇utput的电位变为低电位。
[0174]在第四阶段T4,InpUt = 〇,Rstl=Rst2 = 0,CKl = ]^0,VHD = ^0。
[0175]、在T4阶段,由于Rstl和Rst2变为低电位,第二开关晶体管T2和第五开关晶体管T5 变为截止;由于Input保持低电位,第一开关晶体管T1保持截止;在vm)为高电位时,第六开 j晶f管T6导通,节点控制信号通过第六开关晶体管T6传输至第三节,第三节点c的电 位为闻电位,第七开关晶体管17导通,第二节点B的电位为高电位,第二节点B控制第八开关 晶体管T8和第四开关晶体管T4导通,参考信号通过第八开关晶体管T8传输至第一节点八,使 ^ 一节点A的电位为低电位,电容C1处于放电状态,并且第三开关晶体管T3、第九开g晶体 盲T9和弟十开关晶体管Ti〇保持截止;由于第三开关晶体管T3截止,无论CK1为高电位还是 位,对驱动彳目号输出端Output均无影响,参考信号通过第四开关晶体管T4传输至驱动 f曰7输出端Output,使驱动信号输出端〇utput的电位保持为低电位。在VHD为低电位时,第 六=关晶体管T6变为截止,第三节点C的电位变为低电位,第七开关晶体管打变为截止,第 一 T点B的电位变为低电位;第八开关晶体管Ts和第四开关晶体管料变为截止,第一节点A 的电位保持,低电位,第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T1〇保持截 止,由于第三开关晶体管T3截止,无论CK1为高电位还是低电位,对驱动信号输出端〇utput 均无影响;驱动彳目号输m^5〇utput处于浮接状态,电位保持为低电位。
[0176]并且,在此阶段,在第一时钟信号为上升沿时,会对第一节点A和驱动信号输出端 Output产生噪声,但是由于在第一时钟信号为上升沿时节点控制信号为高电位信号,节点 控制信号通过第六开关晶体管T6和第七开关晶体管17控制第二节点B的电位为高电位,而 第二节点B又通过第八开关晶体管TS控制第一节点A的电位为低电位,第二节点B又通过第 四开关晶体管T4控制驱动信号输出端Output输出低电位信号,从而有效的消除了第一时钟 信号变化会对第一节点A和驱动信号输出端Output产生噪声。
[0177]之后,移位寄存器一直重复上述第四阶段的工作状态,直至移位寄存器开始接收 到下一帧的输入信号为止。这样,在一帧时间中,从第四阶段至下一帧开始的时间段内,由 于节点控制信号端VHD为时钟信号,因此只有在点控制信号位高电位的时候,第六开关晶体 管T6、第七开关晶体管17、第八开关晶体管TS和第四开关晶体管T4处于导通状态,从而避免 上述4个开关晶体管在第四阶段一直处于导通状态,进而可以延长其使用寿命。
[0178] 实施例三:
[0179]第一复位控制信号端Rstl的第一复位控制信号比第二复位控制信号端Rst2的第 二复位控制信号延迟〇 •5个脉冲宽度,节点控制信号端vtm的节点控制信号为直流信号,对 应的输入输出时序图如图4c所示。具体地,选取如图4c所示的输入输出时序图中的T1、T2、 T3和T4四个阶段。
[0180]在第一阶段T1,I叩ut = l,Rstl=0,Rst2 = 0,CKl=0,VHD=l。
[0181]在H阶段,具体工作过程与实施例一中的T1阶段相同,在此不作赘述。
[0182]在第二阶段 T2, Input = 0,Rstl=0,Rst2 = 0,CKl = l,VHD=l。
[0183]在T2阶段,具体工作过程与实施例一中的T2阶段相同,在此不作赘述。
[0184] 在第三阶段T3,Input = 0,Rstl=(^l,Rst2 = l,CKl=0,VHD = l。
[0185] fT3阶段,由于Rst2变为高电位,第五开关晶体管T5变为导通,参考信号通过第五 开关晶体管T5传输至驱动信号输出端〇utpUt,驱动信号输出端Output的电位变为低电位; 由于Input保持低电位,第一开关晶体管T1保持截止;由于VHD保持高电位,因此第六开关晶 体管T6保持导通;在Rstl保持为低电位时,第二开关晶体管T2保持截止,由于CK1变为低电 位,^及电容C1的自举作用,第一节点A的电位被拉低,但是仍为高电位,第三开关晶体管 T3、第九开关晶体管T9和第十开关晶体管T10保持导通;参考信号通过第九开关晶体管T9传 输至^节点C;当VHD为低电位时,第六开关晶体管Te截止,第三节点c的电位为低电位;当 VHD为高电位时,第六开关晶体管T6导通,由于第六开关晶体管16和第九开关晶体管T9的宽 长比的设置,第三节点C的电位为低电位;因此不管节点控制信号端vm)是否控制第六开关 晶体管T6^通,第三节点c的电位均为低电位,第七开关晶体管T7截止。参考信号通过第十 开关晶体管T10传输至第二节点B,第二节点B的电位为低电位,因此第四开关晶体管14和第 八开关晶体管保持T8截止;第一时钟信号通过第三开关晶体管T3传输至驱动信号输出端 Output,进一步保证驱动信号输出端加如此的电位为低电位。在Rsti变为高电位时,第二开 f晶体管T2f为导通,参考信号通过第二开关晶体管T2传输至第一节点人,第一节点A的电 位^为低电位,电容C1处于放电状态,第三开关晶体管T3、第九开关晶体管^和第十开关晶 f管T10变为截止;节点控制信号通过第六开关晶体管T6传输至第三节点[,第三节点c的电 位变为高电位,第七开关晶体管!7变为导通,第二节点B的电位变为高电位,第二节点B控制 第八开关晶体管T8和第四开关晶体管变为导通,参考信号通过第八开关晶体管招传输至第 一节点,进一步保证第一节点A的电位为低电位,参考信号通过第四开关晶体管了4传输至驱 动信号输出端Output,进一步保证驱动信号输出端0utput的电位为低电位。
[0186]在第四阶段 丁4,1即此=0,1^1:1 = 1或0,1^七2 = 0,〇(1 = 1或0,'\^) = 1。 _7]在T4阶段,由于Input保持为低电位,第一开关晶体管叫呆持导通,由于Rst2变为 低电位,第五开关晶体管T5变为截止;由于VHD保持高电位,第六开关晶体管T6保持导通;在 Rstl保持为高电位时,第二开关晶体管T2保持导通,参考信号通过第二开关晶体管T2传输 至第一节点A,第一节点A的电位保持低电位;电容C1保持放电状态,并且第三开关晶体管 T3、第九开关晶体管T9和第十开关晶体管T10保持截止,因此由于第三开关晶体管T3截止, 无论CK1为高电位还是低电位,对驱动信号输出端0utput均无影响;节点控制信号通过第六 开关晶体管TO传输至第三节点C,第三节点C的电位保持为高电位,第七开关晶体管T7保持 导通,第二节点B的电位保持为高电位,第二节点B控制第八开关晶体管作和第四开关晶体 管导通,参考信号端通过第八开关晶体管TS传输至第一节点A,进一步使第一节点A的电位 为低电位,参考信号通过第四开关晶体管T4传输至驱动信号输出端Output,使驱动信号输 出端Output的电位为低电位。在Rstl变为低电位时,第二开关晶体管T2变为截止;节点控制 信号通过第六开关晶体管T6传输至第三节点C,第三节点C的电位保持为高电位,第七开关 晶体管T7保持导通,第二节点B的电位保持为高电位,第二节点B控制第八开关晶体管T8和 第四开关晶体管T4保持导通,参考信号通过第八开关晶体管T8传输至第一节点六,使第一节 点A的电位保持低电位,电容C1保持放电状态,并且第三开关晶体管!^、第九开关晶体管丁9 和第十开关晶体管T10保持截止;由于第三开关晶体管T3截止,无论CK1为高电位还是低电 位,对驱动信号输出端Output均无影响;参考信号通过第四开关晶体管T4传输至驱动信号 输出端Output,使驱动信号输出端Output的电位保持为低电位。
[0188] 之后,移位寄存器一直重复上述第四阶段的工作状态,直至移位寄存器开始接收 到下一帧的输入信号为止。这样,在一帧时间中,从第四阶段至下一帧开始的时间段内,在 第一时钟信号为上升沿时,会对第一节点A和驱动信号输出端Output产生噪声,但是由于在 第一时钟信号为上升沿时节点控制信号为高电位信号,节点控制信号通过第六开关晶体管 T6和第七开关晶体管17控制第二节点B的电位为高电位,而第二节点B又通过第八开关晶体 管TS控制第一节点A的电位为低电位,第二节点B又通过第四开关晶体管T4控制驱动信号输 出端Output输出低电位信号,从而有效的消除了第一时钟信号端CK1会对第一节点A和驱动 信号输出端Output产生噪声。
[0189] 实施例四:
[0190] 第一复位控制信号端Rstl的第一复位控制信号比第二复位控制信号端Rst2的第 二复位控制信号延迟0.5个脉冲宽度,节点控制信号端VHD的节点控制信号为第二时钟信 号,第一时钟信号的周期宽度与第二时钟信号的周期宽度相等,对应的输入输出时序图如 图4d所示。具体地,选取如图4d所示的输入输出时序图中的Tl、T2、T3和T4四个阶段。
[0191] 在第一阶段Tl,Input = l,Rstl=0,Rst2 = 0,CKl=0,VHD = 〇ai。
[0192]在n阶段,具体工作过程与实施例二中的n阶段相同,在此不作赘述。
[0193]在第二阶段 T2,Input = 0,RStl=0,Rst2 = 0,CKl = l,VHD = lS0。
[0194]在T2阶段,具体工作过程与实施例二中的T2阶段相同,在此不作赘述。
[0195]在第三阶段 T3,Input = 0,Rstl=(^l,Rst2 = l,CKl=0,VHD = (^l。 ^196]在T3阶段,由于Input保持为低电位,第一开关晶体管T1保持截止;由于Rst2变为 高电位,第五开关晶体管T5变为导通,参考信号通过第五开关晶体管朽传输至驱动信号输 出端Output,驱动信号输出端Output的电位变为低电位;在Rstl保持低电位时,第二开关晶 体管T2截止,由于第一时钟信号变为低电位,以及电容C1的作用,第一节点4的电位被拉低, 但是仍为高电位,第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10导通,参考 信号通过第九开关晶体管T9传输至第三节点C,由于VHD保持为低电位,第六开关晶体管丁6 保持截止,第三节点C的电位保持为低电位,因此第七开关晶体管了7保持截止1^参考信号通 过第十开关晶体管T10传输至第二节点B,第二节点B的电位为低电位,因此第四开关晶体管 T4和第八开关晶体管保持T8截止;第一时钟信号通过第三开关晶体管T3传输至驱动信号输 出端Output,进一步保证驱动信号输出端Output的电位为低电位。在Rsti变为高电位时,第 二开关晶体管T2变为导通,参考信号通过第二开关晶体管T2传输至第一节点八,第一节点A 的电位变为低电位,电容Cl处于放电状态,第三开关晶体管t3、第九开关晶体管T9和第十开 关晶体管T10变为截止,由于VHD变为高电位,第六开关晶体管T6导通,节点控制信号通过第 六开关晶体管T6传输至第三节点C,第三节点C的电位变为高电位,第七开关晶体管T7变为 导通,第二节点B的电位变为高电位,第二节点b控制第八开关晶体管T8和第四开关晶体管 变为导通,参考信号通过第八开关晶体管T8传输至第一节点A,使第一节点A的电位变为低 电位,电容ci处于放电状态,第三开关晶体管T3、第九开关晶体管19和第十开关晶体管T1〇 变为截止;参考信号通过第四开关晶体管T4传输至驱动信号输出端〇utput,进一步保证驱 动信号输出端Output的电位为低电位。
[0197]在第四阶段了4,1即此=0,1^以=1或〇,如七2 = 0,〇(1 = 1或〇,¥!© = 1或0。
[0198]、在T4阶段,由于Input保持为低电位,第一开关晶体管”保持导通,由于Rst2变为 低,位,第五开关晶体管T5变为截止;在Rstl保持为高电位时,第二开关晶体管T2导通,参 考信号通过第二开关晶体管T2传输至第一节点A,第一节点A的电位保持低电位;电容以保 持放电^态,并且第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管n〇保持截止. 由于第三开关晶^管T3截止,无论CK1为高电位还是低电位,对驱动信号输出端〇utput均无 影响;由于VHD为高,位,第六开关晶体管T6导通,节点控制信号通过第六开关晶体管刊传 输至第三节点C,第三节点C的电位为高电位,第七开关晶体管T7导通,第二节点B的电位为 高电位,第二节点B控制第八开关晶体管T8和第四开关晶体管T4导通,参考信号通过第八开 关管T8传输至第-节点,彳冑第-节点A的电彳嫌持为低电位,电容G1備放电状态,并 且第二开关晶体管T3、第九开关晶体管T9和第十开关晶体管Ti〇保持截止,因此由于第三开 ^晶体管T3截止:无论CK1为高电位还是低输,对驱动信号输出端㈤邮均无影响^考 号通过^四开关晶体官T4传输到秘信号输出端Qutput,使驱动信号输出端__的电 位为低电位。在Rstl变为低电位时,第二开关晶体管T2截止,第一节点A的电位变为低电位. 在VHD变为低电位时,第六开关晶体管tc截止,第三节点咖电位为低电位,第七开关晶体管 T7截止,第了 n点B的电位为低电位;第八开关晶体管18和第四开关晶体管变为截止;第一 P点A的电k鱗^幢,駐开关晶体管a、就开关晶体管Tg和針开关晶体管 保持截if于^三开关晶體T3社,无论GK1输还是低电位,对驱动信号输出端 Output均无必响,驱动信号输出端0utput处于浮接状态,电位保持为低电位。在vffl)为高电 ^时,第六开关晶f管Te导通,节点控制信号通过第六开关晶体管16传输至第三节点c,第 三节点C的电位为高电位,第七开关晶体管T7导通,第二节点8的电位为高电位,第二节点B 控制第八开关晶体管T8和第四开关晶体管T4导通,参考信号通过第八开关晶体管T8传输至 第一节点,使第一节点A的电位为低电位,电容C1保持放电状态,第三开关晶体管T3、第九开 关晶体管T9和第十开关晶体管T10保持截止,由于第三开关晶体管了3截止,无论CK1为高电 位还是低电位,对驱动信号输出端Output均无影响,参考信号通过第四开关晶体管T4传输 至驱动信号输出端Output,使驱动信号输出端〇utPut的电位为低电位。
[01"]之后,移位寄存器一直重复上述第四阶段的工作状态,直至移位寄存器开始接收 到下一帧的输入信号为止。这样,在一帧时间中,从第四阶段至下一帧开始的时间段内,在 第一时钟信号为上升沿时,会对第一节点A和驱动信号输出端0utput产生噪声,但是由于在 第一时钟信号为上升沿时节点控制信号为高电位信号,节点控制信号通过第六开关晶体管 T6和第七开关晶体管17控制第二节点B的电位为高电位,而第二节点B又通过第八开关晶体 管TS控制第一节点A的电位为低电位,第二节点B又通过第四开关晶体管14控制驱动信号输 出端Output输出低电位信号,从而有效的消除了第一时钟信号端CK1会对第一节点A和驱动 信号输出端Output产生噪声。
[0200] j外,在此阶段,由于节点控制信号为时钟信号,因此只有在点控制信号为高电位 的时候,第六开关晶体管T6、第七开关晶体管T7、第八开关晶体管T8和第四开关晶体管T4处 于导通状态,从而避免上述4个开关晶体管在第四阶段一直处于导通状态,进而可以延长其 使用寿命。
[0201] 实施例五:
[0202]第一复位控制信号端Rstl与第二复位控制信号端Rst2为同一信号端,节点控制信 号端VHD|^节点控制信号为第二时钟信号,第一时钟信号的周期宽度与第二时钟信号的周 期宽度相等,对应的输入输出时序图如图5a所示。具体地,选取如图5a所示的输入输出时序 图中的T1、T2、T3和T4四个阶段。
[0203]在第一阶段 Tl,Input = l,Rstl=Rst2 = 0,CKl=0,CKBl = l,VHD = (^l。
[0204]在T1阶段;由于Rstl和Rst2为低电位,第二开关晶体管a和第五开关晶体管15截 止;由于Input为闻电位,第一开关晶体管T1、第十二开关晶体管T12和第十三开关晶体管 T13导通;由于CKB1为高电位,第十五开关晶体管T15导通,参考信号通过第十五开关晶体管 T15传输至驱动丨目号输出端Output,驱动信号输出端〇utput的电位为低电位;驱动信号输出 端Output控制第十一开关晶体管T11和第十四开关晶体管T14截止;输入信号通过第一开关 晶,管T1传输至第一节点A,第一节点A的电位为高电位,电容C1处于充电状态,第三开关晶 体管T3导通;参考信号通过第十二开关晶体管T12传输至第三节点c;当Vffl)为低电位时,第 六开关本管T6截止,第三节点C的电位为低电位;当Vffl)为高电位时,第六开关晶体管托导 通,由于第六开关晶体管T6和第十一开关晶体管T11的宽长比的设置,第三节点〇的电位为 低电位;因此不管节点控制信号端VHD是否控制第六开关晶体管Te导通,第三节点c的电位 均为低电位,第七开关晶体管17截止。参考信号通过第十三开关晶体管T]_3传输至第二节点 ^第〒节点B_?电、位为低电位,因此第四开关晶体管T4和第八开关晶体管T8截止;第一时钟 f目号通过第二开关晶体管T3传输至驱动信号输出端0utput,进一步保证驱动信号输出端 Output的电位为低电位。
[0205」在第二阶段T2,Input = 0,Rstl=Rst2 = 0,CKl = l,CKBl=0,VHD = l*0。
[0206] 在T2阶段,由于Rstl和Rst2保持为低电位,第二开关晶体管T2和第五开关晶体管 T5保持截止;由于lnput变为低电位,第一开关晶体管T1、第十二开关晶体管T12和第十三开 关晶体管T13变为截止;由于CKB1变为低电位,第十五开关晶体管T15变为截止;由于CK1变 为高电位,根据电容C1的自举作用,第一节点A的电位被进一步拉高,第三开关晶体管了3导 通,第一时钟信号通过第三开关晶体管T3传输至驱动信号输出端0utput,驱动信号输出端 Output的电位为高电位;驱动信号输出端〇11如此控制第十一开关晶体管Tn和第十四开关 晶体管114导通,参考信号通过第^^一开关晶体管H1传输至第三节点C;当VHD为低电位时, 第六开关晶体管T6截止,第三节点C的电位为低电位;当VHD为高电位时,第六开关晶体管T6 导通,由于第六开关晶体管T6和第十一开关晶体管T11的宽长比的设置,第三节点C的电位 为低电位;因此不管节点控制信号端VHD是否控制第六开关晶体管T6导通,第三节点C的电 位均为低电位,第七开关晶体管17截止。参考信号通过第十四开关晶体管T14传输至第二节 点B,第二节点B的电位为低电位,因此第四开关晶体管T4和第八开关晶体管T8截止。
[0207] 在第三阶段 T3,I叩ut = 0,Rs 11 = Rs t2 = 1,CK1 = 0,CKB1 = 1,VHD = 0或 1。
[0=8]在T3阶段,由于Input保持低电位,第一开关晶体管T1、第十二开关晶体管T12和第 十三!I关晶体管113保持截止;由于Rstl和Rst2变为高电位,第二开关晶体管T2和第五开关 ^体管T5变为导通;由于CKB1变为高电位,第十五开关晶体管T15变为导通,参考信号通过 ^五开关晶体管T5传输至驱动信号输出端0utput,驱动信号输出端〇utput的电位为低电 同时考信号通过第十五开关晶体管T1S传输至驱动信号输出端〇utput,进一步保证驱动 f目^输出端Output的电位为低电位;参考信号通过第二开关晶体管了2传输至第一节点八,第 了节点Ap电位变为低电位,电容C1处于放电状态,第三开关晶体管T3变为截止;在VHD保持 位时,第六开关晶体管T6截止,第三节点c的电位为低电位,第七开关晶体管n截止, ,二=点^的电位为低电位,因此第四开关晶体管T4和第八开关晶体管T8截止。在VHD变为 咼,^时第六开关晶f管T6导通,节点控制信号通过第六开关晶体管16传输至第三节点c, 第三节点C的电位变为高电位,第七开关晶体管T7导通,第二节点B的电位变为高电位,第二 节点B控制第八开关晶体管TS和第四开关晶体管导通,参考信号通过第八开关晶体管抑传 输至第一节点,使第一节点A的电位为低电位,电容Q保持放电状态,第三开关晶体管13变 1^;参考彳目号通过第四开关晶体管74传输至驱动信号输出端〇utput,进一步保证驱动 信号输出端Output的电位为低电位。同时驱动信号输出端〇11如此控制第十一开关晶体管 T11和第十四开关晶体管T14变为截止。 广209]鶴酣段队^㈣淑㈣把二㈣问獻讀二喊丨厕二娜。 [02^0]、在了4卩£段,由于Input保持低电位,第一开关晶体管T1、第十二开关晶体管T12和第 开^晶体管113保持截止;由于Rstl和Rst2保持为低电位,第二开关晶体管T2和第五开 关晶#^T5^_止;在_滅电細•:針五开关晶體阳截止,在节碰制信号端 为1^!立时第六开关晶f管T6导通,节点控制信号通过第六开关晶体管T6传输至第三 节,’第三1^点C的电位为高电位,第七开关晶体管t7导通,第二节点啲电位为高电位,第 一下点制第八开关晶体管T8和第四开关晶体管T4导通,参考信号通过第八开关晶体管 T8f输至第一节点A,使第一节点崩电位为低电位,电容Q处于放电状态,第三开关晶体管 T3变为截止;由于第二开关晶体管丁3截止,因此无论CK1为高电位还是低电位,对驱动信号 棚栖uutput均尤影啊;参考佶号通过第四开关晶体管了4传输至驱动信号输出端㈨邙此, 使驱动信号输出端Output的电位为低电位;在节点控制信号端VHD为低电位时第六开关晶 f管T6截止,第三节点C的电位为低电位,第七开关晶体管T7截止,第二节点B的电位为低电 位,因此^四开关晶体管T4和第八开关晶体管T8截止;驱动信号输出端〇utput处于浮接状 态,驱动信号输出端Output的电位为低电位,驱动信号输出端〇utput控制第十一开关晶体 管Tllj卩第十四开关晶体管T14变为截止。在CKB1为高电位时:第十五开关晶体管T15导通, 参考信号通过第十五开关晶体管T15传输至驱动信号输出端0utput,驱动信号输出端 Output的电位为低电位,驱动信号输出端㈤邙此控制第十一开关晶体管Tn和第十四开关 曰曰体营T14变为截止。在节点控制彳目号端VHD为高电位时第六开关晶体管T6导通,节点控制 ^号通过^六开关晶体管T6传输至第三节点C,第三节点c的电位为高电位,第七开关晶体 管T7导通,第二节点B的电位为高电位,第二节点B控制第八开关晶体管18和第四开关晶体 fT4导通,参考信号通过第八开关晶体管T8传输至第一节点八,使第一节点A的电位为低电 位丨电容C1保持放电状态,第三开关晶体管T3变为截止;由于第三开关晶体管T3截止,因此 无论CK1为高电位还是低电位,对驱动信号输出端〇utput均无影响;参考信号通过第四开关 ^体管T4传输至驱动信号输出端Output,使驱动信号输出端0utput的电位为低电位,驱动 信号输出端Output控制第十一开关晶体管T11和第十四开关晶体管T14变为截止。在节点控 制号端VHD为低电位时,第六开关晶体管截止,第三节点(^的电位为低电位,第七开关晶 体管T7截止,第二节点B的电位为低电位,因此第四开关晶体管14和第八开关晶体管以截 止;驱动信号输出端Outpu t处于浮接状态,驱动信号输出端0utput的电位为低电位,驱动信 号输出端〇此口1^控制第^^一开关晶体管T11和第十四开关晶体管T14变为截止。
[0211]之后,移位寄存器一直重复上述第四阶段的工作状态,直至移位寄存器开始接收 ,下一帧的输入信号为止。这样,在一帧时间中,从第四阶段至下一帧开始的时间段内,在 第一时钟信号为上升沿时,会对第一节点A和驱动信号输出端0utput产生噪声,但是由于在 第一时钟信号为上升沿时节点控制信号为高电位信号,节点控制信号通过第六开关晶体管 T6和第七开关晶体管T7控制第二节点B的电位为高电位,而第二节点B又通过第八开关晶体 管T8控制第一节点的电位为低电位,第二节点B又通过第四开关晶体管14控制驱动信号输 出端Output输出低电位信号,从而有效的消除了第一时钟信号会对第一节点A和驱动信号 输出端Output产生噪声。
[0212]另外,在此阶段,由于节点控制信号为时钟信号,因此只有在点控制信号为高电位 的时候,第六开关晶体管T6、第七开关晶体管T7、第八开关晶体管T8和第四开关晶体管T4处 于导通状态,从而避免上述4个开关晶体管在第四阶段一直处于导通状态,进而可以延长其 使用寿命。
[0213]实施例六:
[0214]第一复位控制信号端Rstl的第一复位控制信号比第二复位控制信号端Rst2的第 二复位控制信号延迟0.5个脉冲宽度,节点控制信号端VHD的节点控制信号为第二时钟信 号,第二0寸钟信号的周期宽度与第二时钟信号的周期宽度相等,对应的输入输出时序图如 图5b所示。具体地,选取如图%所示的输入输出时序图中的T1、T2、T3和T4四个阶段。
[0215]在第一阶段 Tl,input = l,Rstl=0,Rst2 = 0,CKl=0,CKBl = l,VHD = (^l。
[0216]在T1阶段,具体工作过程与实施例五中的!!阶段相同,在此不作赘述。
[0217] 在第二阶段 T2,Input = 0,Rstl=0,Rst2 = 0,CKl = l,CKB = 0,VHD = :^0。
[0218] 在T2阶段,具体工作过程与实施例五中的T2阶段相同,在此不作赘述。
[0219] 在第三阶段T3,Input = 0,Rstl=(^l,Rst2 = l,CKl=0,CKB = l,VHD = (^l。
[0220]在T3阶段,由于Input保持低电位,第一开关晶体管n、第十二开关晶体管T12和第 十二开关晶体管T13保持截止;由于CKB1变为高电位,第十五开关晶体管T15变为导通,参考 f曰通过弟十五开关晶体管T15传输至驱动信号输出端Output,驱动信号输出端Output的 电位变为低电位,驱动信号输出端Output控制第i^一开关晶体管T11和第十四开关晶体管 ^4变为截止。由于Rst2变为高电位,第五开关晶体管T5导通,参考信号通过第五开关晶体 管T5传输至驱动彳g号输出端Output,进一步保证了驱动信号输出端〇utput的电位为低电 位。在Rstl为低电位时,第二开关晶体管T2截止,由于CK1变为低电位,以及电容C1的作用, 第一节点A的电位被拉低,但是仍为高电位,第三开关晶体管73保持导通,第一时钟信号通 过^三开关晶体管T3传输至驱动信号输出端0utput,进一步保证驱动信号输出端㈨邙此的 电位为低电位;此时,在节点控制信号端VHD为低电位时,第二节点B和第三节点c均为低电 位,第七开关晶体管17、第四开关晶体管T4和第八开关晶体管T8截止;在节点控制信号端 \|JiD为!^电位时,第六开关晶体管Te导通,节点控制信号通过第六开关晶体管呢传输至第三 :点C,第二节点C的电位为高电位,第七开关晶体管T7导通,第二节点8的电位为高电位,第 二节点B控制第八开关晶体管TS和第四开关晶体管导通,参考信号通过第八开关晶体管T8 传输至第一节点A,使第一节点A的电位为低电位,电容C1处于放电状态,第三开关晶体管T3 变,^止;参^考彳目号通过第四开关晶体管T4传输至驱动信号输出端〇utput,进一步保证驱 动号输出端Output的电位为低电位。在Rstl为高电位时,第二开关晶体管T2导通,参考信 号通过第^开关晶体管T2传输至第一节点A,第一节点六的电位变为低电位,电容C1处于放 电状,,第三开关晶体管T3变为截止;此时,在节点控制信号端Vffl)为低电位时,第二节点B 和第三节点c均,低电位,第七开关晶体管n、第四开关晶体管T4和第八开关晶体管18截 止;在控制丨曰号端VHD为尚电位时,第六开关晶体管T6导通,节点控制信号通过第六开 关晶体管 俞至第三节点C,第三节点C的电位为高电位,第七开关晶体管T7导通,第二节 点B的电位为高电位,第二节点B控制第八开关晶体管18和第四开关晶体管导通,参考信号 通过第八开关晶体管T8传输至第一节点A,进—步保证第—节点A的电位为低电位;参考信 号Vref通过第四开关晶体管T4传输至驱动信号输出端〇此_,进一步保证驱动信号输出端 Output的电位为低电位。
[0221] Input = 〇,Rstl = lB!c〇,Rst2 = 〇,CKl = lp!(〇,CKBl=〇B!cl,VHD=l 或0。
[02^2]、在赠段,由于Input保持低电位,第一开关晶体管以、針二开关晶体管川和第 ^止;奸Rst2变为触位,第五开关晶体管T5麵止;在Rst 1为 二导通,参考信号通过第二开关晶体管12传输至第一节点八,第 电位,肖软1保持放电状态,第三开关晶体管T3保持截止;因此由于第 无论CK1为高电位还是低电位,对驱动信号输出端Output均无影响; ,第A开关晶体管T6导通,节点控制信号通过第六开关 二二节細純位为馳位,針开关祕管17导通,第二节点 、电位为冋电位,第一下点8控制第八开关晶体管Ts和第四开关晶体管导通,参考信号通 过第八开关阳体备T8传输至桌一节点A,进一步保证第一节点A的电位为低电位,参考信号 通过第四开^晶体管T4传输至驱动信号输出端0utput,驱动信号输出端〇utput的电位为低 电位,驱动彳目号输出端Output控制第十一开关晶体管Til和第十四开关晶体管n4变为截 止。由于CKB为低电位,因此第十五开关晶体管截止。在Rstl变为低电位时,第二开关晶体管 T2变为截止,在CKB1为低电位时:第十五开关晶体管T15截止,在节点控制信号端VHD为高电 位时第六开关晶体管T6导通,节点控制信号通过第六开关晶体管托传输至第三节点c,第三 点C的电位为局电位,第七开关晶体管T7导通,第二节点B的电位为高电位,第二节点B控 制第八开关晶体管T8和第四开关晶体管T4导通,参考信号通过第八开关晶体管78传输至第 一节点A,使^ 一节点A的电位为低电位,电容C1处于放电状态,第三开关晶体管T3变为截 止;由于第三开关晶体管T3截止,因此无论CK1为高电位还是低电位,对驱动信号输出端 Output均无影响;参考信号通过第四开关晶体管以传输至驱动信号输出端〇utput,使驱动 信号输出端Output的电位为低电位;在节点控制信号端V[iD为低电位时第六开关晶体管T6 截止,第三节点C的电位为低电位,第七开关晶体管T7截止,第二节点B的电位为低电位,因 此第四开关晶体管T4和第八开关晶体管TS截止;驱动信号输出端0utput处于浮接状态,驱 动f目号输出端Output的电位为低电位,驱动信号输出端0utput控制第^一开关晶体管Til 和第十四开关晶体管H4变为截止。在CKB1为高电位时:第十五开关晶体管T15导通,参考信 号通过第十五开关晶体管T15传输至驱动信号输出端0utput,驱动信号输出端0utput的电 位为低电位,驱动信号输出端Output控制第(^一开关晶体管T11和第十四开关晶体管T14变 为截止。在节点控制信号端VHD为高电位时第六开关晶体管T6导通,节点控制信号通过第六 开关晶体管TC传^至第三节点C,第三节点C的电位为高电位,第七开关晶体管T7导通,第二 节点B的电位为高电位,第二节点B控制第八开关晶体管T8和第四开关晶体管T4导通,参考 信号通过第八^关晶体管TS传输至第一节点A,使第一节点A的电位为低电位,电容C1保持 放电状态,第三开关晶体管T3变为截止;由于第三开关晶体管T3截止,因此无论CK1为高电 位还是低电位,对驱动信号输出端Output均无影响;参考信号通过第四开关晶体管T4传输 至驱动信号输出端Output,使驱动信号输出端Output的电位为低电位,驱动信号输出端 Output控制第十一开关晶体管T11和第十四开关晶体管T14变为截止。在节点控制信号端 VHD为低电位时,第六开关晶体管T6截止,第三节点c的电位为低电位,第七开关晶体管打截 止,第二节点B的电位为低电位,因此第四开关晶体管T4和第八开关晶体管T8截止;驱动信 号输出端Output处于浮接状态,驱动信号输出端0utput的电位为低电位,驱动信号输出端 Output控制第^^一开关晶体管T11和第十四开关晶体管H4变为截止。
[0223]之后,移位寄存器一直重复上述第四阶段的工作状态,直至移位寄存器开始接收 到下一帧的输入信号为止。这样,在一帧时间中,从第四阶段至下一帧开始的时间段内,在 第一时钟信号为上升沿时,会对第一节点A和驱动信号输出端〇utput产生噪声,但是由于在 第一时钟信号为上升沿时节点控制信号为高电位信号,节点控制信号通过第六开关晶体管 T6和第七开关晶体管17控制第二节点B的电位为高电位,而第二节点B又通过第八开关晶体 管T8控制第一节点的电位为低电位,第二节点B又通过第四开关晶体管科控制驱动信号输 出端Output输出低电位信号,从而有效的消除了第一时钟信号CK1会对第一节点a和驱动信 号输出端Output产生噪声。
[0224]另外,在此阶段,由于节点控制信号为时钟信号,因此只有在点控制信号端vm)为 高电位的时候,第六开关晶体管T6、第七开关晶体管T7、第八开关晶体管T8和第四开关晶体 管T4处于导通状态,从而避免上述4个开关晶体管在第四阶段一直处于导通状态,进而可以 延长其使用寿命。
[0225] 上述六个实施例均是以N型开关晶体管为例进行说明,具体对于P型开关晶体管的 工作原理与上述N型开关晶体管的工作原理相似,区别仅在于P型开关晶体管是低电平导 通,在此不再赘述。
[0226] 基于同一发明构思,本发明实施例还提供了一种栅极驱动电路,如图6所示,包括 级联的多个移位寄存器:SR (1)、SR⑵…SR (n)…SR (N-l)、SR⑽(共N个移位寄存器,1彡n彡 N),其中,针对各级移位寄存器,当第一复位控制信号端Rstl与第二复位控制信号端Rst2为 同一信号端时:
[0227] 除第一级移位寄存器SR(1)之外,其余每一级移位寄存器SR(n)的驱动信号输出端 0utput_n分别与相邻的上一级移位寄存器SR (n-1)的第一复位控制信号端Rstl和第二复位 控制信号端Rst2相连;
[0228] 除最后一级移位寄存器SR⑽之外,其余每一级移位寄存器SR (n)的驱动信号输出 端0utput_n分别与相邻的下一级移位寄存器SR (n+1)的输入信号端Input相连;
[0229] 第一级移位寄存器SR⑴的输入信号端Input与帧起始信号端STV相连。
[0230] 进一步地,最后一级移位寄存器SIUN)的第一复位控制信号端Rstl和第二复位控 制信号端Rst2均与复位控制端Reset相连,用于在最后一级移位寄存器SR(N)输出扫描信号 之后使最后一级移位寄存器SIUN)的第一节点和驱动信号输出端复位。本实施例中的复位 控制端Reset可以单独设置,也可以根据情况与其他端共用,只要满足能够保证最后一级移 位寄存器SR⑽正常复位即可。
[0231] 具体地,上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄 存器在功能和结构上均相同,重复之处不再赘述。
[0232] 具体地,在本发明实施例提供的上述移位寄存器中,如图6所示,各级移位寄存器 的参考信号端Verf均连接同一参考信号端Verf;奇数级移位寄存器的第一时钟信号端CK1 与偶数级移位寄存器的第三时钟信号端CKB1均连接同一时钟信号端CLK;奇数级移位寄存 器的第三时钟信号端CKB1与偶数级移位寄存器的第一时钟信号端CK1均连接同一时钟信号 端当节点控制信号端CLKB;当节点控制信号端VHD的节点控制信号为直流信号时,各级移位 寄存器的节点控制信号端VHD均连接同一节点控制信号端VHD。
[0233] 较佳地,在本发明实施例提供的上述栅极驱动电路中,除第一级移位寄存器之外, 其余每一级移位寄存器还包括:帧初始化模块7;其中,
[0234] 如图7所示,帧初始化模块7的输入端与帧起始信号端STV相连;输出端与第二节点 B相连;
[0235] 帧初始化模块7用于在帧起始信号端STV的控制下,对移位寄存器的驱动信号输出 端进行初始化。这样当第一级移位寄存器和第二级移位寄存器接收到输入信号时,通过其 它级移位寄存器的帧初始化模块控制其它级移位寄存器的第二节点B的电位复位,从而对 移位寄存器的驱动信号输出端进行初始化。 _
[0236] 较佳地,在本发明实施例提供的上述栅极驱动电路中,如图8a和图8b所示,帧初始 化模块7,具体包括:第十六开关晶体管T16,其中,
[0237]第十六开关晶体管T16,其栅极和源极均与帧起始信号端STV相连,漏极与第二节 点B相连。
[0238]在具体实施时,第十六开关晶体管T16可以为N型晶体管,也可以为P型晶体管,在 此不作限定。
[0239]以上仅是举例说明移位寄存器中帧初始化模块的具体结构,在具体实施时,帧初 始化模块的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知 的其他结构,在此不做限定。
[0240] 基于同一发明构思,本发明实施例还提供了一种栅极驱动电路,如图9所示,包括 级联的多个移位寄存器:SR(1)、SR(2)…SR(n) ."SlUN-l)、SR(N)(共N个移位寄存器,1彡n彡 N),图9中仅示出SR(1)、SR⑵、SR⑶和SR⑷的连接关系,其中,针对各级移位寄存器,当第 一复位控制信号端Rstl的信号比第二复位控制信号端Rst2的信号延迟大于0且小于1个脉 冲宽度时:
[0241] 除第一级移位寄存器SR (1)和第二级移位寄存器SR⑵之外,其余每一级移位寄存 器SR (n)的驱动信号输出端〇utput_ri分别与相邻的上两级移位寄存器SR (n-2)的第二复位 控制信号端Rst2相连;
[0242]除第一级移位寄存器SR⑴之外,其余每一级移位寄存器SR⑹的第二复位控制信 号端Rst2分别与相邻的上一级移位寄存器SR (n-1)的第一复位控制信号端Rstl相连;
[0243]除最后两级移位寄存器之外,其余每一级移位寄存器SR(n)的驱动信号输出端 Output 分别与相邻的下两级移位寄存器SR (n+2)的输入信号端Input相连;
[0244] 第一级移位寄存器SR (1)和第二级移位寄存器SR (2)的输入信号端I叩ut与帧起始 信号端STV相连。
[0245] 进一步地,如图9所示,倒数第二级移位寄存器SR(N-l)的第二复位控制信号端 Rst2与第一复位控制端Resetl相连,倒数第二级移位寄存器SR (N-1)的第一复位控制信号 端与第二复位控制端Reset2相连;用于在倒数第二级移位寄存器SR (N-1)输出扫描信号之 后使最后一级移位寄存器SR(N)的第一节点和驱动信号输出端复位。最后一级移位寄存器 SIUN)的第一复位控制信号端Rstl与第三复位控制端Reset3相连,最后一级移位寄存器SR (N)的第二复位控制信号端Rst2与第二复位控制端Reset2相连;用于在最后一级移位寄存 器SR (N)输出扫描信号之后使最后一级移位寄存器SIUN)的第一节点和驱动信号输出端复 位。
[0246] 具体地,上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄 存器在功能和结构上均相同,重复之处不再赘述。
[0247] 具体地,在本发明实施例提供的上述移位寄存器中,如图9所示,各级移位寄存器 的参考信号端Verf均连接同一参考信号端Verf;第4n+l级(n = 0,l,2,3……)移位寄存器的 第一时钟信号端CK1与第4n+3级移位寄存器的第三时钟信号端CKB1均连接同一时钟信号端 CLK1;第4n+l级移位寄存器的第三时钟信号端CKB1与第4n+3级移位寄存器的第一时钟信号 端CK1均连接同一时钟信号端CLKB1;第4n+2级移位寄存器的第一时钟信号端CK1与第4n+4 级移位寄存器的第三时钟信号端CKB1均连接同一时钟信号端CLK2;第4n+2级移位寄存器的 第三时钟信号端CKB1与第4n+4级移位寄存器的第一时钟信号端CK1均连接同一时钟信号端 CLKB2;当节点控制信号端VHD的节点控制信号为直流信号时,各级移位寄存器的节点控制 信号端VHD均连接同一节点控制信号端VHD。
[0248] 较佳地,在本发明实施例提供的上述栅极驱动电路中,除第一级移位寄存器和第 二级移位寄存器之外,其余每一级移位寄存器还包括:帧初始化模块7;其中,
[0249] 如图7所示,帧初始化模块7的输入端与帧起始信号端STV相连;输出端与第二节点 B相连;
[0250] 帧初始化模块7用于在帧起始信号端STV的控制下,对移位寄存器的驱动信号输出 端进行初始化。这样当第一级移位寄存器和第二级移位寄存器接收到输入信号时,通过其 它级移位寄存器的帧初始化模块控制其它级移位寄存器的第二节点B的电位复位,从而对 移位寄存器的驱动信号输出端进行初始化。 _
[0251] 较佳地,在本发明实施例提供的上述栅极驱动电路中,如图8a和图Sb所示,帧初始 化模块7,具体包括:第十六开关晶体管T16,其中,
[0252] 第十六开关晶体管T16,其栅极和源极均与帧起始信号端STV相连,漏极与第二节 点B相连。
[0253] 在具体实施时,第十六开关晶体管T16可以为N型晶体管,也可以为P型晶体管,在 此不作限定。
[0254] 以上仅是举例说明移位寄存器中帧初始化模块的具体结构,在具体实施时,帧初 始化模块的具体结构不限于本发明实施例提供的上述结构,还可以是本领域技术人员可知 的其他结构,在此不做限定。
[0255] 基于同一发明构思,本发明实施例还提供了一种显示装置,包括上述的栅极驱动 电路,通过该栅极驱动电路为显示装置中阵列基板上的各栅线提供扫描信号,其具体实施 可参见上述栅极驱动电路的描述,相同之处不再赘述。
[0256] 基于同一发明构思,本发明实施例还提供了一种任一种移位寄存器的驱动方法, 包括:输入阶段、输出阶段、复位阶段和复位保持阶段;其中,
[0257] 在复位保持阶段,下拉驱动模块在节点控制信号端的控制下消除由第一时钟信号 变化引起的第一节点上的噪声。
[0258] 具体地,在本发明实施例提供的上述驱动方法中,输入阶段对应上述实施例一至 六中的T1阶段,输出阶段对应上述实施例一至六中的T2阶段,复位阶段对应上述实施例一 至六中的T3阶段,复位保持阶段对应上述实施例一至六中的T4阶段,具体过程不再详述。
[0259] 较佳地,在本发明实施例提供的上述驱动方法中,当输入信号端的有效脉冲信号 为高电位信号时,节点控制信号至少在第一时钟信号为上升沿时为高电位信号。
[0260] 较佳地,在本发明实施例提供的上述驱动方法中,当输入信号端的有效脉冲信号 为低电位信号时,节点控制信号至少在第一时钟信号为下降沿时为低电位信号。
[0261] 本发明实施例提供的一种移位寄存器、其驱动方法、栅极驱动电路及显示装置,输 入模块、第一复位模块、第二复位模块、下拉驱动模块、第一输出模块和第二输出模块。其 中,输入模块用于在输入信号端的控制下,控制第一节点的电位;第一复位模块用于在第一 复位控制信号端的控制下,将参考伯号端的参考丨目号提供给第 P点;弟一复位検块用于 在第二复位控制信号端的控制下,将参考信号提供给驱动信号输出端;第一输出模块用于 在第一节点的控制下,将第一时钟信号端的第一时钟信号提供给驱动信号输出端;第二输 出模块用于在第二节点的控制下,将参考信号提供给驱动信号输出端;下拉驱动模块用于 在第一节点的电位为第一电位时,控制第二节点的电位为第二电位,在第二节点的电位为 第一电位时,控制第一节点的电位为第二电位,以及在节点控制信号端的电位为第一电位、 且第一节点的电位为第二电位时,控制第二节点的电位为第一电位。由于节点控制信号端 的节点控制信号可以消除由第一时钟信号变化引起的第一节点上的噪声,因此可以提高该 移位寄存器的输出稳定性。
[0262]显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精 神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围 之内,则本发明也意图包含这些改动和变型在内。

Claims (18)

1.一种移位寄存器,其特征在于,包括:输入模块、第一复位模块、第二复位模块、第一 输出模块、第二输出模块和下拉驱动模块;其中, 所述输入块的第一端与输入信号端相连,第二端与第一节点相连;所述输入模块用 于在所述输入信号端的控制下,控制所述第一节点的电位; 所述第一复位模块的第一端与参考信号端相连,第二端与第一复位控制信号端相连, 第三端与所述第一节点相连;所述第一复位模块用于在所述第一复位控制信号端的控制 下,将所述参考信号端的参考信号提供给所述第一节点; 所述第二复位模块的第一端与第二复位控制信号端相连,第二端与所述参考信号端相 连,第三端与驱动信号输出端相连;所述第二复位模块用于在所述第二复位控制信号端的 控制下,将所述参考信号提供给所述驱动信号输出端; 其中,所述第一复位控制信号端的信号比所述第二复位控制信号端的信号延迟大于0 且小于1个脉冲宽度; 所述第一输出模块的第一端与第一时钟信号端相连,第二端与所述第一节点相连,第 三端与所述驱动信号输出端相连;所述第一输出模块用于在所述第一节点的控制下,将所 述第一时钟信号端的第一时钟信号提供给所述驱动信号输出端; 所述第二输出模块的第一端与所述参考信号端相连,第二端与第二节点相连,第三端 与所述驱动信号输出端相连;所述第二输出模块用于在所述第二节点的控制下,将所述参 考{目号提供给所述驱动信号输出端; 所述下拉驱动模块的第一端与节点控制信号端相连,第二端与所述参考信号端相连, 第三端与所述第一节点相连,第四端与所述第二节点相连;所述下拉驱动模块用于在所述 第一节点的电位为第一电位时,控制所述第二节点的电位为第二电位,在所述第二节点的 电位为第一电位时,控制所述第一节点的电位为第二电位; 所述下拉驱动模块,包括:第六开关晶体管、第七开关晶体管、第八开关晶体管、第九开 关晶体管和第十开关晶体管;其中, 所述第六开关晶体管,其栅极和源极均与所述节点控制信号端相连,漏极分别与所述 第七开关晶体管的栅极和所述第九开关晶体管的源极相连; 所述第七开关晶体管,其源极与所述节点控制信号端相连,漏极与所述第二节点相连; 所述第八开关晶体管,其栅极与所述第二节点相连,源极与所述第一节点相连,漏极与 所述参考信号端相连; 所述第九开关晶体管,其栅极与所述第一节点相连,漏极与所述参考信号端相连; 所述第十开关晶体管,其栅极与所述第一节点相连,源极与所述第二节点相连,漏极与 所述参考信号端相连; 当所述输入伯号端的有效脉冲信号为局电位伯号时,所述第一电位为高电位,所述第 二电位为低电位;当所述输入信号端的有效脉冲信号为低电位信号时,所述第一电位为低 电位,所述第二电位为高电位;所述节点控制信号端的节点控制信号用于消除由所述第一 时钟信号变化引起的所述第一节点上的噪声; 或者,所述下拉驱动模块还包括:与所述输入信号端相连的第五端,与所述驱动信号输 出端相连的第六端,以及与第三时钟信号端相连的第七端; 所述下拉驱动模块,包括:第六开关晶体管、第七开关晶体管、第八开关晶体管、第^一 开关晶体管、第十二开关晶体管、第十三开关晶体管、第十四开关晶体管和第十五开关晶体 管;其中, 所述第六开关晶体管,其栅极和源极均与所述节点控制信号端相连,漏极分别与所述 第七开关晶体管的栅极、所述第十一开关晶体管的源极和所述第十二开关晶体管的源极相 连; 所述第七开关晶体管,其源极与所述节点控制信号端相连,漏极与所述第二节点相连; 所述第八开关晶体管,其植极与所述第二节点相连,源极所述弟一"TI点相连,漏极与所 述参考信号端相连; 所述第十一开关晶体管,其栅极与所述驱动信号输出端相连,漏极与所述参考信号端 相连; 所述第十二开关晶体管,其栅极与所述输入信号端相连,漏极与所述参考信号端相连; 所述第十三开关晶体管,其栅极与所述输入信号端相连,源极所述第二节点相连,漏极 与所述参考信号端相连; 所述第十四开关晶体管,其栅极与所述驱动信号输出端相连,源极与所述第二节点相 连,漏极与所述参考信号端相连; 所述第十五开关晶体管,其栅极与所述第三时钟信号端相连,源极所述驱动信号输出 端相连,漏极与所述参考信号端相连。
2. 如权利要求1所述的移位寄存器,其特征在于,当所述输入信号端的有效脉冲信号为 高电位信号时,所述节点控制信号至少在所述第一时钟信号为上升沿时为高电位信号。
3. 如权利要求1所述的移位寄存器,其特征在于,当所述输入信号端的有效脉冲信号为 低电位信号时,所述节点控制信号至少在所述第一时钟信号为下降沿时为低电位信号。
4. 如权利要求1所述的移位寄存器,其特征在于,所述节点控制信号为第二时钟信号。
5. 如权利要求1所述的移位寄存器,其特征在于,所述节点控制信号为直流信号。
6. 如权利要求4所述的移位寄存器,其特征在于,所述第二时钟信号的占空比为2%〜 50%。
7. 如权利要求1所述的移位寄存器,其特征在于,所述输入模块,包括:第一开关晶体 管;其中, 所述第一开关晶体管,其栅极和源极均与所述输入信号端相连,漏极与所述第一节点 相连。
8. 如权利要求1所述的移位寄存器,其特征在于,所述第一复位模块,包括:第二开关晶 体管;其中, 所述第二开关晶体管,其栅极与所述第一复位控制信号端相连,源极与所述第一节点 相连,漏极与所述参考fe号端相连。
9. 如权利要求1所述的移位寄存器,其特征在于,所述第一输出模块,包括:第三开关晶 体管和电容;其中, 所述第三开关晶体管,其栅极与所述第一节点相连,源极与所述第一时钟信号端相连, 漏极与所述驱动信号输出端相连; 所述电容连接于所述第三开关晶体管的栅极与漏极之间。
10. 如权利要求1所述移位寄存器,其特征在于,所述第二输出模块,包括:第四开关晶 体管;其中, 所述第四开关晶体管,其栅极与所述第二节点相连,源极与所述驱动信号输出端相连, 漏极与所述参考信号端相连。
11. 如权利要求1所述移位寄存器,其特征在于,所述第二复位模块,包括:第五开关晶 体管;其中, 所述第五开关晶体管,其栅极与所述第二复位控制信号端相连,源极与所述驱动信号 输出端相连,漏极与所述参考伯号端相连。
12. —种如权利要求1-11任一项所述的移位寄存器的驱动方法,其特征在于,包括:输 入阶段、输出阶段、复位阶段和复位保持阶段;其中, 在复位保持阶段,所述下拉驱动模块在所述节点控制信号端的控制下消除由所述第一 时钟信号变化引起的所述第一节点上的噪声。
13. 如权利要求12所述的驱动方法,其特征在于,当所述输入信号端的有效脉冲信号为 高电位信号时,所述节点控制信号至少在所述第一时钟信号为上升沿时为高电位信号。
14. 如权利要求12所述的驱动方法,其特征在于,当所述输入信号端的有效脉冲信号为 低电位信号时,所述节点控制信号至少在所述第一时钟信号为下降沿时为低电位信号。
15. —种栅极驱动电路,其特征在于,包括级联的多个如权利要求1-11任一项所述的移 位寄存器;其中, 除第一级移位寄存器和第二级移位寄存器之外,其余每一级移位寄存器的驱动信号输 出端分别与相邻的上两级移位寄存器的第二复位控制信号端相连; 除第一级移位寄存器之外,其余每一级移位寄存器的第二复位控制信号端分别与相邻 的上一级移位寄存器的第一复位控制信号端相连; 除最后两级移位寄存器之外,其余每一级移位寄存器的驱动信号输出端分别与相邻的 下两级移位寄存器的输入信号端相连; 第一级移位寄存器和第二级移位寄存器的输入信号端与帧起始信号端相连。
16. 如权利要求15所述的栅极驱动电路,其特征在于,除第一级移位寄存器之外,其余 每一级移位寄存器还包括:帧初始化模块;其中, 所述帧初始化模块的输入端与所述帧起始信号端相连;输出端与所述第二节点相连; 所述帧初始化模块用于在所述帧起始信号端的控制下,对移位寄存器的驱动信号输出 端进行初始化。
17. 如权利要求16所述的栅极驱动电路,其特征在于,所述帧初始化模块,包括:第十六 开关晶体管,其中, 所述第十六开关晶体管,其栅极和源极均与所述帧起始信号端相连,漏极与所述第二 节点相连。
18. —种显示装置,其特征在于,包括如权利要求15-17任一项所述的栅极驱动电路。
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