CN108122529B - 栅极驱动单元及其驱动方法和栅极驱动电路 - Google Patents

Abstract

本发明公开了一种栅极驱动单元及其驱动方法和栅极驱动电路，包括：移位寄存器和若干个输出控制模块，各输出控制模块均连接有对应的时钟扫描信号线和对应的第一扫描信号输出端；输出控制模块包括：第一输出控制子模块和输出复位子模块；第一输出控制子模块与移位寄存器的信号输出端、对应的时钟扫描信号线、对应的第一扫描信号输出端均连接，用于在移位寄存器的信号输出端所输出的信号的控制下，将对应的时钟扫描信号线中的时钟扫描信号发送至对应的第一扫描信号输出端，以供第一扫描信号输出端输出第一扫描信号。本发明的技术方案可实现一个移位寄存器能够对应于多条栅线的驱动，进而能有效减少移位寄存器的数量，有利于窄边框化。

Description

栅极驱动单元及其驱动方法和栅极驱动电路

技术领域

本发明涉及显示技术领域，特别涉及一种栅极驱动单元及其驱动方法和栅极驱动电路。

背景技术

现有的显示装置的大都采用栅极驱动集成在阵列基板(Gate Drive On Array，简称GOA)的设计，相比现有的覆晶薄膜(Chip On Film，简称COF)工艺或芯片直接固定在玻璃上(Chip On Glass，简称COG)工艺，其不仅节约了成本，而且可以做到面板两边对称的美观设计，同时也可省去栅极驱动电路的焊接(Bonding)区域以及外围布线空间。

GOA电路一般包括若干个级联的栅极驱动单元，现有的栅极驱动单元具体为一个移位寄存器。GOA电路中的各移位寄存器的信号输出端分别单独连接至一条对应的栅线，移位寄存器输出扫描信号以对对应的栅线进行驱动。

然而，由于现有的GOA电路中的每一级移位寄存器只能用于驱动一条栅线，故整个栅极驱动电路所占用空间较大，不利于窄边框的实现。因此，如何有效减小栅极驱动电路的占用空间，是本领域技术人员亟需解决的技术问题。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种栅极驱动单元及其驱动方法和栅极驱动电路。

为实现上述目的，本发明提供了一种栅极驱动单元，包括：移位寄存器和与所述移位寄存器连接的若干个输出控制模块，各所述输出控制模块连接有对应的时钟扫描信号线和对应的第一扫描信号输出端；

所述输出控制模块包括：第一输出控制子模块和输出复位子模块；

所述第一输出控制子模块与所述移位寄存器的信号输出端、对应的所述时钟扫描信号线、对应的所述第一扫描信号输出端连接，用于在所述移位寄存器的信号输出端所输出的信号的控制下，将对应的所述时钟扫描信号线中的时钟扫描信号发送至对应的所述第一扫描信号输出端，以供所述第一扫描信号输出端输出第一扫描信号；

所述输出复位子模块与所述移位寄存器的下拉节点、对应的第一扫描信号输出端连接，用于在所述移位寄存器的下拉节点处的信号的控制下，对对应的所述第一扫描信号输出端进行复位。

可选地，所述第一输出控制子模块包括：第一晶体管；

所述第一晶体管的控制极与所述移位寄存器的信号输出端连接，第一极与对应的所述时钟扫描信号线连接，第二极与对应的所述第一扫描信号输出端连接。

可选地，所述输出复位子模块包括：第二晶体管；

所述第二晶体管的控制极与所述移位寄存器的下拉节点连接，第一极与对应的所述第一扫描信号输出端连接，第二极与第一电源端连接。

可选地，所述输出控制模块还包括：第二输出控制子模块，所述第二输出控制子模块连接有对应的第二扫描信号输出端，所述第二输出控制子模块与对应的所述第一扫描信号输出端连接；

所述第二输出控制子模块用于在对应的所述第一扫描信号输出端所输出信号的控制下，向对应的所述第二扫描信号输出端提供与所述第一扫描信号输出端所输出信号反相的信号，以供所述第二扫描信号输出端输出第二扫描信号，所述第二扫描信号为所述第一扫描信号的反相信号。

可选地，所述第二输出控制子模块包括：第三晶体管、第四晶体管、第五晶体管和第六晶体管；

所述第三晶体管的控制极与第二电源端连接，第一极与所述第二电源端连接，第二极与所述第四晶体管的第一极、所述第五晶体管的控制极连接；

所述第四晶体管的控制极与所述第一扫描信号输出端连接，第二极与第一电源连接；

所述第五晶体管的第一极与第三电源端连接，第二极与对应的所述第二扫描信号输出端连接；

所述第六晶体管的控制极与所述第一扫描信号输出端连接，第一极与第四电源端连接，第二极与对应的所述第二扫描信号输出端连接。

可选地，其特征在于，所述移位寄存器包括：预充复位模块、下拉控制模块、上拉模块和下拉模块；

所述预充复位模块、所述下拉控制模块、所述上拉模块连接于上拉节点，所述下拉模块、所述下拉控制模块和各所述输出复位子模块连接于所述下拉节点；

所述预充复位模块用于在预充信号输入端所输入的预充信号和复位信号输入端所输入的复位信号的控制下，对所述上拉节点进行预充电处理或复位处理；

所述下拉控制模块用于在所述上拉节点的电位的控制下，对所述下拉节点的电位进行控制；

所述上拉模块用于在上拉节点处的信号的控制下，对所述信号输出端输出的信号进行上拉；

所述下拉模块用于在下拉节点处的信号的控制下，对于所述信号输出端输出的信号进行下拉。

可选地，所述预充复位模块包括：第七晶体管和第八晶体管；

所述第七晶体管的控制极与所述预充信号输入端连接，第一极与第五电源端连接，第二极与所述上拉节点连接；

所述第八晶体管的控制极与所述复位信号输入端连接，第一极与所述上拉节点连接，第二极与第六电源端连接。

可选地，所述下拉控制模块包括：第九晶体管和第十晶体管；

所述第九晶体管的控制极和第一极均与第五电源端连接或均与第二时钟控制信号线连接，第二极与所述下拉节点连接；

所述第十晶体管的控制极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与第六电源端连接。

可选地，所述下拉控制模块包括：第九晶体管、第十晶体管、第十一晶体管、第十二晶体管；

所述第九晶体管的控制极和第一极与第五电源端连接，第二极与所述第十晶体管的第一极、所述第十一晶体管的控制极连接；

所述第十晶体管的控制极与所述下拉节点连接，第一极与所述第十一晶体管的控制极连接，第二极与第六电源端连接；

所述第十一晶体管的第一极与所述第五电源端连接，第二极与下拉节点连接；

所述第十二晶体管的控制极与所述下拉节点连接，第一极与所述下拉节点连接，第二极与所述第六电源端连接。

可选地，所述上拉模块包括：第十三晶体管和第一电容；

所述第十三晶体管的控制极与所述上拉节点连接，第一极与第一时钟控制信号线连接，第二极与所述信号输出端连接；

所述第一电容的第一端与所述上拉节点连接，第二端与所述信号输出端连接。

可选地，所述下拉模块包括：第十四晶体管；

所述第十四晶体管的控制极与所述下拉节点连接，第一极与所述信号输出端连接，第二极与所述第六电源端连接。

可选地，所述输出控制模块的数量为2～4个。

为实现上述目的，本发明还提供了一种栅极驱动电路，包括：若干个级联的栅极驱动单元，所述栅极驱动单元采用上述的栅极驱动单元；

除最后一级所述栅极驱动单元外，每一级所述栅极驱动单元中的移位寄存器的信号输出端，与后一级所述栅极驱动单元中的所述移位寄存器的预充信号输入端连接；

除第一级所述栅极驱动单元外，每一级所述栅极驱动单元中的移位寄存器的信号输出端，与前一级所述栅极驱动单元中的所述移位寄存器的复位信号输入端连接。

可选地，所述栅极驱动单元采用上述的栅极驱动单元，所述驱动方法包括：

在输出阶段，所述移位寄存器的信号输出端输出有效电平，各所述第一输出控制子模块将对应的所述时钟扫描信号线中的时钟扫描信号发送至对应的所述第一扫描信号输出端，以供各所述第一扫描信号输出端依次输出第一扫描信号；

在复位阶段，在所述移位寄存器的下拉节点处的信号的控制下，各所述输出复位子模块对对应的所述第一扫描信号输出端进行复位。

本发明具有以下有益效果：

本发明提供了一种栅极驱动单元及其驱动方法和栅极驱动电路，通过设置与移位寄存器的信号输出端连接的多个输出控制模块，在进行驱动时，将移位寄存器的信号输出端所输出的信号作为控制信号，以控制多个第一输出控制子模块将各自所连接的时钟扫描信号线中的时钟扫描信号依次发送至对应的第一扫描信号输出端，各第一扫描信号输出端连接对应的一条栅线，从而实现一个移位寄存器能够对应于多条栅线的驱动，进而能有效减少栅极驱动电路中所需的移位寄存器的数量，有利于显示面板的窄边框化。

附图说明

图1a为本发明实施例一提供的一种栅极驱动单元的结构示意图；

图1b为图1a中移位寄存器的电路结构示意图；

图1c为图1a中一个输出控制模块的电路结构示意图；

图2为本发明实施例中移位寄存器的一种电路结构示意图；

图3为本发明实施例中移位寄存器的又一种电路结构示意图；

图4为本发明实施例中移位寄存器的又一种电路结构示意图；

图5为本发明实施例二提供的一种栅极驱动单元的结构示意图；

图6为本发明实施例二中同时接收第一扫描信号和第二扫描信号的开关晶体管的结构示意图；

图7为图5中一个输出控制模块的电路结构示意图；

图8为本发明实施例二提供的栅极驱动单元的工作时序图；

图9为本发明实施例三提供的一种栅极驱动电路的结构示意图；

图10为本发明实施例四提供的一种栅极驱动单元的驱动方法的流程图。

具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种栅极驱动单元及其驱动方法和栅极驱动电路进行详细描述。

本发明中的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。晶体管一般包括三个极：栅极、源极和漏极，晶体管中的源极和漏极在结构上是对称的，根据需要两者是可以互换的。在本发明中，控制极是指晶体管的栅极，第一极和第二极中的一者为源极，另一者为漏极。

此外，按照晶体管特性，可将晶体管分为N型晶体管和P型晶体管；当晶体管为N型晶体管时，其导通电压为高电平电压，截止电压为低电平电压；当晶体管为P型晶体管时，其导通电压为低电平电压，截止电压为高电平电压；本发明实施例中将以各晶体管均为N型晶体管为例进行示例性说明。

图1a为本发明实施例一提供的一种栅极驱动单元的结构示意图，图1b为图1a中移位寄存器的电路结构示意图，图1c为图1a中一个输出控制模块的电路结构示意图，如图1a至图1c所示，该栅极驱动单元包括：移位寄存器1和与移位寄存器1连接的若干个输出控制模块2，各输出控制模块2均连接有对应的时钟扫描信号线和对应的第一扫描信号输出端。以本实施例为例，每个移位寄存器共有4个控制模块2，每个控制模块2对应一个时钟扫描信号线和一个第一扫描信号输出端；其中，四个控制模块2对应的扫描信号线分别为CKB1、CKB2、CKB3、CKB4，对应的第一扫描信号输出端分别为OUTPUT1、OUTPUT2、OUTPUT3、OUTPUT4。

具体地，输出控制模块2包括：第一输出控制子模块3和输出复位子模块4；

第一输出控制子模块3与移位寄存器1的信号输出端OUTPUT、对应的时钟扫描信号线CKB1/CKB2/CKB3/CKB4、对应的第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4连接，用于在移位寄存器1的信号输出端OUTPUT所输出的信号的控制下，将对应的时钟扫描信号线CKB1/CKB2/CKB3/CKB4中的时钟扫描信号发送至对应的第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4，以供各第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4依次输出第一扫描信号。

输出复位子模块4与移位寄存器1的下拉节点PD、对应的第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4连接，用于在移位寄存器1的下拉节点PD处的信号的控制下，对对应的第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4进行复位。

与现有技术中移位寄存器直接向栅线输出扫描信号不同的是，在本发明中将移位寄存器1的信号输出端OUTPUT所输出的信号作为控制信号，以控制多个第一输出控制子模块3将各自所连接的时钟扫描信号线CKB1/CKB2/CKB3/CKB4中的时钟扫描信号依次发送至对应的第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4，各第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4连接对应的一条栅线(未示出)，从而实现一个移位寄存器1能够对应于多条栅线的驱动。

在显示面板中栅线的数量一定的情况下，相较于现有技术，本发明的技术方案可有效减少移位寄存器1的数量以及用于连接级联的移位寄存器1的信号走线的数量，整个栅极驱动电路所占用的空间可相对减小，有利于窄边框的实现。

参见图2所示，在本发明中，移位寄存器1具体包括：预充复位模块5、下拉控制模块6、上拉模块7和下拉模块8；预充复位模块5、下拉控制模块6、上拉模块7连接于上拉节点PU，下拉模块8、下拉控制模块6和各输出复位子模块4连接于下拉节点PD；预充复位模块5用于在预充信号输入端INPUT所输入的预充信号和复位信号输入端RESET所输入的复位信号的控制下，对上拉节点PU进行预充电处理或复位处理；下拉控制模块6用于在上拉节点PU的电位的控制下，对下拉节点PD的电位进行控制；上拉模块7用于在上拉节点PU处的信号的控制下，对信号输出端OUTPUT输出的信号进行上拉；下拉模块8用于在下拉节点PD处的信号的控制下，对于信号输出端OUTPUT输出的信号进行下拉。

下面将对本实施例提供的栅极驱动单元的具体工作过程进行详细描述。

在本发明中，栅极驱动单元的工作过程包括三个阶段：预充阶段、输出阶段和复位阶段。其中，移位寄存器1在输出阶段输出有效电平，本发明中的“有效电平”是指可对栅线进行驱动的驱动电压。具体地，当显示面板的显示区域中与栅线连接的开关晶体管为N型晶体管时，则有效电平为高电平；当显示面板的显示区域中与栅线连接的开关晶体管为P型晶体管时，则有效电平为低电平。本发明中，以有效电平为高电平为例。

在预充阶段时，在移位寄存器1内，预充复位模块5在预充信号输入端INPUT提供的预充信号的控制下对上拉节点PU进行预充电处理，此时上拉节点PU处于高电平状态；上拉模块7将第一时钟控制信号线CK1提供的处于低电平状态的第一时钟控制信号写入至移位寄存器1的信号输出端OUTPUT，移位寄存器1的信号输出端OUTPUT输出低电平。与此同时，下拉控制模块6在上拉节点PU的控制下将下拉节点PD的电位控制于低电平状态。

此时，在各输出控制模块2内，第一输出控制子模块3和输出复位子模块4均不工作，输出控制模块2所连接的各第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4均维持前一阶段的低电平状态。

在输出阶段时，在移位寄存器1内，预充复位模块5没有输出，上拉节点PU处于浮接(Floating)状态。此时第一时钟控制信号线CK1提供的第一时钟控制信号处于高电平状态，上拉模块7将处于高电平状态的第一时钟控制信号写入至移位寄存器1的信号输出端，移位寄存器1输出高电平。与此同时，上拉模块7中的电容会发生自举作用以将上拉节点PU的上拉至更高电位，下拉节点PD仍维持低电平状态。

此时，在各输出控制模块2内，第一输出控制子模块3进行工作，各第一输出控制子模块3在移位寄存器1的信号输出端OUTPUT的电位的控制下，将对应的时钟扫描信号线CKB1/CKB2/CKB3/CKB4中的时钟扫描信号发送至对应的第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4，以供各第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4依次输出第一扫描信号。

在本实施例中，为实现与栅极驱动单元连接的各栅线能够被逐条依次驱动，则需使得各第一输出控制子模块3所连接的时钟扫描信号线CKB1/CKB2/CKB3/CKB4中的时钟扫描信号处于有效电平(本实施例中以高电平为例)的时间依次错开，此时各第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4将依次输出驱动电压。

在复位阶段时，在移位寄存器1内，预充复位模块5在复位信号输入端RESET提供的复位信号的控制下对上拉节点PU进行复位处理，上拉模块7停止工作；下拉控制模块6在上拉节点PU的控制下将下拉节点PD的电位控制于高电平状态；在下拉节点PD的控制下，下拉模块8将低电平电源端提供的低电平信号写入至移位寄存器1的信号输出端OUTPUT，移位寄存器1的信号输出端OUTPUT输出低电平，实现复位。

此时，在各输出控制模块2内，第一输出控制子模块3停止工作，输出复位子模块4进行工作，各输出复位子模块4对对应的第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4进行复位，各第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4均输出低电平。

通过上述内容可见，本发明技术方案通过设置与移位寄存器1的信号输出端连接的多个输出控制模块2，在进行驱动时，将移位寄存器1的信号输出端OUTPUT所输出的信号作为控制信号，以控制多个第一输出控制子模块3将各自所连接的时钟扫描信号线CKB1/CKB2/CKB3/CKB4中的时钟扫描信号依次发送至对应的第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4，从而实现一个移位寄存器1能够对应于多条栅线的驱动，进而能有效减少栅极驱动电路中所需的移位寄存器1的数量。

参见图1c所示，以一个输出控制模块为例；其中，第一电源端提供低电平电压VGL1。可选地，第一输出控制子模块3包括：第一晶体管M1。第一晶体管M1的控制极与移位寄存器1的信号输出端OUTPUT连接，第一极与对应的时钟扫描信号线CKB1连接，第二极与对应的第一扫描信号输出端OUTPUT1连接。

可选地，输出复位子模块4包括：第二晶体管M2。第二晶体管M2的控制极与移位寄存器1的下拉节点PD连接，第一极与对应的第一扫描信号输出端OUTPUT1连接，第二极与第一电源端连接。

对于第一晶体管M1和第二晶体管M2在各阶段中的具体工作过程，将在后续内容中进行描述。

由上述内容可见，在本实施例中每增加两个晶体管(第一晶体管M1和第二晶体管M2)，即可使得栅极驱动单元多驱动一条栅线。相较于现有技术中一个移位寄存器1(所包括的晶体管数量一般大于等于6个)对应一条栅线的技术方案，本发明的技术方案可大大较少栅极驱动电路中晶体管的总数量，有利于窄边框化。

在本实施例中，每个栅极驱动单元内所设置的输出控制模块2数量越多，则该栅极驱动单元可驱动的栅线数量越多，但是所需要布置的时钟扫描信号线的数量也越多(布线越多，所占空间越大)，同时对用于控制时钟扫描信号线的控制芯片的要求越高。为此，本发明中优选地，输出控制模块2的数量为2～4个，附图中仅示意性画出了输出控制模块2数量为4个的情况。本领域技术人员应该知晓的是，本发明中仅需使得输出控制模块2的数量大于1个即可。

此外，本发明的技术方案对移位寄存器1的具体电路结构没有限制，下面将结合几个移位寄存器的具体结构进行示例性描述。其中第五电源端提供高电平电压VGH，第六电源提供低电平电压VGL。

图2为本发明中移位寄存器的一种电路结构示意图，如图2所示，作为本发明中移位寄存器1的一种具体方案，其中，预充复位模块5包括：第七晶体管M7和第八晶体管M8。

第七晶体管M7的控制极与预充信号输入端连接，第一极与第五电源端连接，第二极与上拉节点PU连接。

第八晶体管M8的控制极与复位信号输入端连接，第一极与上拉节点PU连接，第二极与第六电源端连接。

下拉控制模块6包括：第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12。

第九晶体管M9的控制极和第一极均与第五电源端连接，第二极与第十晶体管M10的第一极、第十一晶体管M11的控制极连接。

第十晶体管M10的控制极与下拉节点PD连接，第一极与第十一晶体管M11的控制极连接，第二极与第六电源端连接。

第十一晶体管M11的第一极与第五电源端连接，第二极与下拉节点PD连接。

第十二晶体管M12的控制极与下拉节点PD连接，第一极与下拉节点PD连接，第二极与第六电源端连接。

上拉模块7包括：第十三晶体管M13和第一电容C1。

第十三晶体管M13的控制极与上拉节点PU连接，第一极与第一时钟控制信号线CK1连接，第二极与信号输出端连接；

第一电容C1的第一端与上拉节点PU连接，第二端与信号输出端连接。

下拉模块8包括：第十四晶体管M14。第十四晶体管M14的控制极与下拉节点PD连接，第一极与信号输出端连接，第二极与第六电源端连接。

图3为本发明中移位寄存器的又一种电路结构示意图，如图3所示，与图2所示移位寄存器1中不同的是，图3所示移位寄存器1中的下拉控制模块6仅包括第九晶体管M9和第十晶体管M10，且第九晶体管M9的控制极和第一极均与第五电源端连接，第二极与下拉节点PD连接；第十晶体管M10的控制极与上拉节点PU连接，第一极与下拉节点PD连接，第二极与第六电源端连接。

与图2所示移位寄存器1相比，图3所示移位寄存器1所包含的晶体管数量更少，占空间更小，更有利于显示面板的窄边框化。

图4为本发明中移位寄存器的又一种电路结构示意图，如图4所示，与图3所示移位寄存器1中不同的是，图4所示移位寄存器1中第九晶体管M9的控制极和第一极均与第二时钟控制信号线CK2连接，第二时钟控制信号线CK2中提供的第二时钟控制信号与第一时钟控制信号线CK1中提供的第一时钟控制信号的反相。

与图2和图3所示移位寄存器1相比，图4所示移位寄存器1中利用第二时钟控制信号线CK2提供的第二时钟控制信号来对下拉节点PD进行交流输入，以使得下拉节点PD在一半时间内为高电平、一半时间内为低电平，可以防止第十四晶体管M14极化。

需要说明的是，对于图2～图4所示移位寄存器1进行预充、输出、复位的具体过程，此处不再一一详细描述。此外，本发明中的移位寄存器1还可以为其他电路结构，此处不再一一举例说明。

本发明实施例一提供了一种栅极驱动单元，通过设置与移位寄存器的信号输出端连接的多个输出控制模块，在进行驱动时，将移位寄存器的信号输出端所输出的信号作为控制信号，以控制多个第一输出控制子模块将各自所连接的时钟扫描信号线中的时钟扫描信号依次发送至对应的第一扫描信号输出端，各第一扫描信号输出端连接对应的一条栅线，从而实现一个移位寄存器能够对应于多条栅线的驱动，进而能有效减少栅极驱动电路中所需的移位寄存器的数量，有利于显示面板的窄边框化。

图5为本发明实施例二提供的一种栅极驱动单元的结构示意图，图6为本发明实施例二中同时接收第一扫描信号和第二扫描信号的开关晶体管的结构示意图，如图5和6所示，图5所示栅极驱动单元与图1所示栅极驱动单元的区别在于，图5所示栅极驱动单元的输出控制模块2不仅包括第一输出控制子模块3和输出复位子模块4，还包括第二输出控制子模块9；其中，第二输出控制子模块9连接有对应的第二扫描信号输出端OUTPUT1’/OUTPUT2’/OUTPUT3’/OUTPUT4’，第二输出控制子模块9与对应的第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4连接。第二输出控制子模块9用于在对应的第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4所输出信号的控制下，向对应的第二扫描信号输出端OUTPUT1’/OUTPUT2’/OUTPUT3’/OUTPUT4’提供与对应的第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4所输出信号反相的信号，以供第二扫描信号输出端OUTPUT1’/OUTPUT2’/OUTPUT3’/OUTPUT4’输出第二扫描信号，第二扫描信号为第一扫描信号的反相信号。

对于本实施例中移位寄存器1的描述，可参见前述实施例一中的内容，此处不再赘述，下面仅对输出控制模块2进行描述。为方便描述，将输出控制模块2中第二输出控制子模块9、第一输出控制子模块3、输出复位子模块4以及对应的第一扫描信号输出端所连接的节点称为第一节点N1。

在本实施例中，以图5中第一个输出控制模块2为例，可利用该输出控制模块2的第一扫描信号输出端OUTPUT1输出的第一扫描信号和第二扫描信号输出端OUTPUT1’输出的第二扫描信号，同时来对显示面板的显示区域中的某行像素单元中的开关晶体管进行驱动。

参见图6所示，该开关晶体管具有两个栅极，其中一个栅极11位于有源层12下方(有源层12朝向衬底基板10的一侧)，另一个栅极13位于有源层的上方(有源层12背向衬底基板10的一侧)。

以有源层为N型半导体材料构成为例。在不考虑位于有源层上方的栅极13的情况下，当位于有源层12下方的栅极11处于高电平时开关晶体管导通，处于低电平时开关晶体管截止；在不考虑位于有源层12下方的栅极11的情况下，当位于有源层12上方的栅极13处于低电平时开关晶体管导通，处于高电平时开关晶体管截止。

因此，当位于有源层12下方的栅极11处于高电平且位于有源层12上方的栅极13处于低电平时，上下两个栅极11、13更能促进有源层12中沟道的形成，开关晶体管可更好的导通。与此同时，高电平所对应的电压值也能有效降低。当位于有源层12下方的栅极11处于低电平且位于有源层12上方的栅极13处于高电平时，开关管可更好的截止。为驱动图6所示开关晶体管，则需要设置两条栅线以分别向该开关晶体管中的两个栅极11、13输送扫描信号，且这两个扫描信号反相。

在本实施例中，栅极驱动单元的第一扫描信号输出端OUTPUT1和第二扫描信号输出端OUTPUT1’分别与该开关晶体管的两个栅极11、13通过对应的栅线进行连接，且第一扫描信号输出端输出的扫描信号与第二扫描信号输出端输出的扫描信号反相，从而能控制该开关晶体管更好的导通或截止。

下面将结合附图来对本实施例中的输出控制模块的工作过程进行详细描述。

图7为图5中一个输出控制模块的电路结构示意图，如图7所示，作为一种可选方案，第一输出控制子模块3包括：第一晶体管M1。

第一晶体管M1的控制极与移位寄存器1的信号输出端连接，第一极与对应的时钟扫描信号线CKB1连接，第二极与对应的第一扫描信号输出端OUTPUT1连接。

输出复位子模块4包括：第二晶体管M2。

第二晶体管M2的控制极与移位寄存器1的下拉节点PD连接，第一极与对应的第一扫描信号输出端OUTPUT1连接，第二极与第一电源端连接。

第二输出控制子模块9包括：第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6。

第三晶体管M3的控制极与第二电源端连接，第一极与第二电源端连接，第二极与第四晶体管M4的第一极、第五晶体管M5的控制极均连接。

第四晶体管M4的控制极与第一节点N1连接，第二极与第一电源连接。

第五晶体管M5的第一极与第三电源端连接，第二极与对应的第二扫描信号输出端连接。

第六晶体管M6的控制极与第一节点N1连接，第一极与第四电源端连接，第二极与对应的第二扫描信号输出端连接。

下面将结合附图来对本实施例提供的栅极驱动单元的工作过程进行详细描述。其中，第一电源端提供低电平电压VGL1，第二电源端提供高电平电压VGH1，第三电源端提供高电平电压VGH2，第四电源端提供高电平电压VGL2；第一时钟控制信号线CK1中的第一时钟控制信号的周期为16H，占空比为50％；各输出控制模块2所对应的时钟控制信号线中的时钟扫描信号的周期为8H(H为预先设置的单位时间)，占空比为50％，且四个时钟扫描信号线中的时钟扫描信号依次延迟1H(由电平切换至高电平的时刻延迟1H)。

图8为本发明实施例二提供的栅极驱动单元的工作时序图，如图8所示，该栅极驱动单元的工作过程包括三个阶段：预充阶段、输出阶段和复位阶段。对于移位寄存器1的工作过程，可参见前述实施例一中的内容，此处不再赘述，下面仅对栅极驱动单元中各输出控制模块2的工作过程进行描述。

在预充阶段时，移位寄存器1的信号输出端OUTPUT输出低电平，下拉节点PD处于低电平。此时，第一晶体管M1和第二晶体管M2均截止，第一节点N1维持前一阶段的低电平状态，第一扫描信号输出端维持前一阶段的低电平状态。

由于第一节点N1处于低电平，因此第四晶体管M4和第六晶体管M6均截止，此时第二电源端提供的高电平电压VGH1通过第三晶体管M3写入至第五晶体管M5的控制极，第五晶体管M5导通。此时，第三电源端提供的高电平电压VGH2通过第五晶体管M5写入至第二扫描信号输出端，第二扫描信号输出端输出高电平。

在输出阶段时，移位寄存器1的信号输出端OUTPUT输出高电平，下拉节点PD处于低电平。此时，各输出控制模块2中的第一晶体管M1均导通、第二晶体管M2均截止。

由于第一晶体管M1导通，因此各输出控制模块2所对应的时钟扫描信号线CKB1/CKB2/CKB3/CKB4中的时钟扫描信号可通过对应的第一晶体管M1，写入至对应的第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4。又由于四个时钟扫描信号线CKB1/CKB2/CKB3/CKB4中的时钟扫描信号依次延迟1H，因此四个输出控制模块2将依次延迟1H输出第一扫描信号。

需要说明的是，在输出阶段中，当时钟扫描信号处于高电平时，则第一节点N1也处于高电平，即第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4输出高电平；与此同时，第四晶体管M4和第六晶体管M6均导通，第一电源端提供的低电平电压VGL1通过第四晶体管M4写入至第五晶体管M5的控制极，第五晶体管M5截止，第四电源端提供的低电平电压VGL2通过第六晶体管M6写入至第二扫描信号输出端，第二扫描信号输出端OUTPUT1’/OUTPUT2’/OUTPUT3’/OUTPUT4’输出低电平。当时钟扫描信号处于低电平时，则第一节点N1也处于低电平，即第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4输出低电平；与此同时，第四晶体管M4和第六晶体管M6均截止，此时第二电源端提供的高电平电压VGH1通过第三晶体管M3写入至第五晶体管M5的控制极，第五晶体管M5导通，第三电源端提供的高电平电压VGH2通过第五晶体管M5写入至第二扫描信号输出端，第二扫描信号输出端OUTPUT1’/OUTPUT2’/OUTPUT3’/OUTPUT4’输出高电平。

在复位阶段时，移位寄存器1的信号输出端输出低电平，下拉节点PD处于高电平。此时，各输出控制模块2中的第一晶体管M1均截止，第二晶体管M2均导通。

第一电源端提供的低电平电压VGL1通过第二晶体管M2写入至第一节点N1，第一节点N1处于低电平，各输出控制模块2的第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4输出低电平。与此同时，第四晶体管M4和第六晶体管M6均截止，此时第二电源端提供的高电平电压VGH1通过第三晶体管M3写入至第五晶体管M5的控制极，第五晶体管M5导通，第三电源端提供的高电平电压VGH2通过第五晶体管M5写入至第二扫描信号输出端，第二扫描信号输出端OUTPUT1’/OUTPUT2’/OUTPUT3’/OUTPUT4’输出高电平。第一扫描信号输出端OUTPUT1/OUTPUT2/OUTPUT3/OUTPUT4和第二扫描信号输出端OUTPUT1’/OUTPUT2’/OUTPUT3’/OUTPUT4’均完成复位。

需要说明的是，在某些时刻存在相邻的至少两个第一扫描信号输出端同时输出高电平，意味着这些第一扫描信号输出端所连接的栅线同时加载高电平，这些栅线所连接开关晶体管同时开启，前一行或几行像素单元所对应的数据信号可对后一行像素电极进行预充电。以图8所示第一扫描信号输出端OUTPUT4输出高电平时为例，在第一扫描信号输出端OUTPUT4输出高电平的前3H时间内，前三行像素单元对应的数据信号均对第四行像素单元中的像素电极进行预充电，在OUTPUT4输出高电平的第4H时间内，第四行像素单元对应的真实数据信号写入至对应的像素电极上。即，各第一扫描信号输出端输出高电平的前3H时间为预充电时间，第4H时间为真实数据电压信号写入的时间。

图9为本发明实施例三提供的一种栅极驱动电路的结构示意图，如图9所示，该栅极驱动电路包括：若干个级联的栅极驱动单元，其中该栅极驱动单元采用上述实施例一～实施例三中的栅极驱动单元。除最后一级栅极驱动单元外，每一级栅极驱动单元中的移位寄存器SR_1/SR_2/SR_3/SR_4的信号输出端OUTPUT，与后一级栅极驱动单元中的移位寄存器SR_1/SR_2/SR_3/SR_4的预充信号输入端INPUT连接。除第一级栅极驱动单元外，每一级栅极驱动单元中的移位寄存器SR_1/SR_2/SR_3/SR_4的信号输出端OUTPUT，与前一级栅极驱动单元中的移位寄存器SR_1/SR_2/SR_3/SR_4的复位信号输入端RESET连接。

此外，需要设置两条第一时钟控制信号线CKA1/CKA2，且两条第一时钟控制信号线CKA1/CKA2中加载的时钟控制信号的周期相同，占空比为50％，且两者相位相反。位于奇数级栅极驱动单元中的移位寄存器SR_1/SR_3与第一时钟控制信号线CKA1连接，位于偶数级栅极驱动单元中的移位寄存器SR_2/SR_4与第一时钟控制信号线CKA2连接。

在实际应用中，若每一个栅极驱动单元中包括m个输出控制模块，则针对整个栅极驱动电路需设置2m条不同的时钟扫描信号线CKB1～CKB8。移位寄存器所连接的第一时钟控制信号线中的第一时钟控制信号的周期为4mH，占空比为50％；各时钟扫描信号线中的时钟扫描信号的周期为2mH，占空比为50％，且2m个时钟扫描信号线依次延迟H。位于奇数级的栅极驱动单元对应于第1～m条时钟扫描信号CKB1/CKB2/CKB3/CKB4，位于偶数级的栅极驱动单元对应于第m+1～2m条时钟扫描信号CKB5/CKB6/CKB7/CKB8。

需要说明的是，图10中仅示例性给出了一个栅极驱动单元包括4个输出控制模块2的情况，其不会对本发明的技术方案产生限制。

图10为本发明实施例四提供的一种栅极驱动单元的驱动方法的流程图，如图10所示，该栅极驱动单元采用上述实施例一、实施例二中提供的栅极驱动单元，该栅极驱动方法包括：

步骤S1、在输出阶段，移位寄存器的信号输出端输出有效电平，各第一输出控制子模块将对应的时钟扫描信号线中的时钟扫描信号发送至对应的第一扫描信号输出端，以供各第一扫描信号输出端依次输出第一扫描信号。

步骤S2、在复位阶段，在移位寄存器的下拉节点处的信号的控制下，各输出复位子模块对对应的第一扫描信号输出端进行复位。

对于上述步骤S1和步骤S2的描述，可参见上述实施例一、实施例二中的内容，此处不再赘述。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种栅极驱动单元，其特征在于，包括：移位寄存器和与所述移位寄存器连接的若干个输出控制模块，各所述输出控制模块连接有对应的时钟扫描信号线和对应的第一扫描信号输出端；

所述输出控制模块包括：第一输出控制子模块、输出复位子模块、第二输出控制子模块；

所述第一输出控制子模块与所述移位寄存器的信号输出端、对应的所述时钟扫描信号线、对应的所述第一扫描信号输出端连接，用于在所述移位寄存器的信号输出端所输出的信号的控制下，将对应的所述时钟扫描信号线中的时钟扫描信号发送至对应的所述第一扫描信号输出端，以供所述第一扫描信号输出端输出第一扫描信号；

所述输出复位子模块与所述移位寄存器的下拉节点、对应的第一扫描信号输出端连接，用于在所述移位寄存器的下拉节点处的信号的控制下，对对应的所述第一扫描信号输出端进行复位；

所述第二输出控制子模块连接有对应的第二扫描信号输出端，所述第二输出控制子模块与对应的所述第一扫描信号输出端连接；所述第二输出控制子模块用于在对应的所述第一扫描信号输出端所输出信号的控制下，向对应的所述第二扫描信号输出端提供与所述第一扫描信号输出端所输出信号反相的信号，以供所述第二扫描信号输出端输出第二扫描信号，所述第二扫描信号为所述第一扫描信号的反相信号；

所述第二输出控制子模块包括：第三晶体管、第四晶体管、第五晶体管和第六晶体管；

所述第三晶体管的控制极与第二电源端连接，第一极与所述第二电源端连接，第二极与所述第四晶体管的第一极、所述第五晶体管的控制极连接；

所述第四晶体管的控制极与所述第一扫描信号输出端连接，第二极与第一电源连接；

所述第五晶体管的第一极与第三电源端连接，第二极与对应的所述第二扫描信号输出端连接；

所述第六晶体管的控制极与所述第一扫描信号输出端连接，第一极与第四电源端连接，第二极与对应的所述第二扫描信号输出端连接。

2.根据权利要求1所述的栅极驱动单元，其特征在于，所述第一输出控制子模块包括：第一晶体管；

所述第一晶体管的控制极与所述移位寄存器的信号输出端连接，第一极与对应的所述时钟扫描信号线连接，第二极与对应的所述第一扫描信号输出端连接。

3.根据权利要求1所述的栅极驱动单元，其特征在于，所述输出复位子模块包括：第二晶体管；

所述第二晶体管的控制极与所述移位寄存器的下拉节点连接，第一极与对应的所述第一扫描信号输出端连接，第二极与第一电源端连接。

4.根据权利要求1所述的栅极驱动单元，其特征在于，所述移位寄存器包括：预充复位模块、下拉控制模块、上拉模块和下拉模块；

所述预充复位模块、所述下拉控制模块、所述上拉模块连接于上拉节点，所述下拉模块、所述下拉控制模块和各所述输出复位子模块连接于所述下拉节点；

所述预充复位模块用于在预充信号输入端所输入的预充信号和复位信号输入端所输入的复位信号的控制下，对所述上拉节点进行预充电处理或复位处理；

所述下拉控制模块用于在所述上拉节点的电位的控制下，对所述下拉节点的电位进行控制；

所述上拉模块用于在上拉节点处的信号的控制下，对所述信号输出端输出的信号进行上拉；

所述下拉模块用于在下拉节点处的信号的控制下，对于所述信号输出端输出的信号进行下拉。

5.根据权利要求4所述的栅极驱动单元，其特征在于，所述预充复位模块包括：第七晶体管和第八晶体管；

所述第七晶体管的控制极与所述预充信号输入端连接，第一极与第五电源端连接，第二极与所述上拉节点连接；

所述第八晶体管的控制极与所述复位信号输入端连接，第一极与所述上拉节点连接，第二极与第六电源端连接。

6.根据权利要求4所述的栅极驱动单元，其特征在于，所述下拉控制模块包括：第九晶体管和第十晶体管；

所述第九晶体管的控制极和第一极均与第五电源端连接或均与第二时钟控制信号线连接，第二极与所述下拉节点连接；

所述第十晶体管的控制极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与第六电源端连接。

7.根据权利要求4所述的栅极驱动单元，其特征在于，所述下拉控制模块包括：第九晶体管、第十晶体管、第十一晶体管、第十二晶体管；

所述第九晶体管的控制极和第一极与第五电源端连接，第二极与所述第十晶体管的第一极、所述第十一晶体管的控制极连接；

所述第十晶体管的控制极与所述上拉节点连接，第一极与所述第十一晶体管的控制极连接，第二极与第六电源端连接；

所述第十一晶体管的第一极与所述第五电源端连接，第二极与下拉节点连接；

所述第十二晶体管的控制极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第六电源端连接。

8.根据权利要求4所述的栅极驱动单元，其特征在于，所述上拉模块包括：第十三晶体管和第一电容；

所述第十三晶体管的控制极与所述上拉节点连接，第一极与第一时钟控制信号线连接，第二极与所述信号输出端连接；

所述第一电容的第一端与所述上拉节点连接，第二端与所述信号输出端连接。

9.根据权利要求4所述的栅极驱动单元，其特征在于，所述下拉模块包括：第十四晶体管；

所述第十四晶体管的控制极与所述下拉节点连接，第一极与所述信号输出端连接，第二极与第六电源端连接。

10.根据权利要求1-9中任一所述的栅极驱动单元，其特征在于，所述输出控制模块的数量为2～4个。

11.一种栅极驱动电路，其特征在于，包括：若干个级联的栅极驱动单元，所述栅极驱动单元采用上述权利要求1-10中任一所述的栅极驱动单元；

除最后一级所述栅极驱动单元外，每一级所述栅极驱动单元中的移位寄存器的信号输出端，与后一级所述栅极驱动单元中的所述移位寄存器的预充信号输入端连接；

除第一级所述栅极驱动单元外，每一级所述栅极驱动单元中的移位寄存器的信号输出端，与前一级所述栅极驱动单元中的所述移位寄存器的复位信号输入端连接。

12.一种栅极驱动单元的驱动方法，其特征在于，所述栅极驱动单元采用上述权利要求1-10中任一所述的栅极驱动单元，所述驱动方法包括：

在输出阶段，所述移位寄存器的信号输出端输出有效电平，各所述第一输出控制子模块将对应的所述时钟扫描信号线中的时钟扫描信号发送至对应的所述第一扫描信号输出端，以供各所述第一扫描信号输出端依次输出第一扫描信号；

在复位阶段，在所述移位寄存器的下拉节点处的信号的控制下，各所述输出复位子模块对对应的所述第一扫描信号输出端进行复位。

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