CN106952606A - 一种移位寄存电路单元、移位寄存电路及显示面板 - Google Patents
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Abstract
本发明公开了一种移位寄存电路单元、移位寄存电路及显示装置。移位寄存电路单元包括有输入模块、上拉模块、第一耦合模块、第二耦合模块和输出模块。其中，本发明提供的技术方案，通过输入模块、上拉模块、第一耦合模块、第二耦合模块和输出模块的相互配合，实现扫描和移位的目的，移位寄存电路单元结构简单，适合显示面板窄边框的设计趋势。
Description
技术领域
本发明涉及显示扫描技术领域，更为具体的说，涉及一种移位寄存电路单元、移位寄存电路及显示面板。
背景技术
随着电子技术的发展，显示装置已被广泛应用于各行领域和各种电子产品中，成为人们生活和工作不可或缺的一部分，如电视、手机、电脑、个人数字助理等。现有的显示装置中，显示装置包括有移位寄存电路，移位寄存电路主要用于扫描多级扫描线，以通过扫描多级扫描线而对与扫描线电连接的像素阵列进行扫描，进而配合其他线路结构而进行画面的显示。由于人们对移位寄存电路多样性的需求，因此移位寄存电路的设计成为开发者现今主要研究趋势之一。
发明内容
有鉴于此，本发明提供了一种移位寄存电路单元、移位寄存电路及显示面板，通过输入模块、上拉模块、第一耦合模块、第二耦合模块、输出模块、第一输出端和第二输出端的相互配合，实现扫描和移位的目的，移位寄存电路单元结构简单，适合显示面板窄边框的设计趋势。
为实现上述目的，本发明提供的技术方案如下：
一种移位寄存电路单元，包括：输入模块、上拉模块、第一耦合模块、第二耦合模块和输出模块；
所述输入模块响应于第一时钟信号端的信号，控制第一信号端和第一节点之间的接通状态；以及，所述输入模块响应于第二信号端的信号，控制所述第二信号端和第二节点之间的接通状态；
所述上拉模块响应于第三信号端的信号，控制第一电平端和第二节点之间的接通状态；以及，所述上拉模块响应于所述第二节点的信号，控制所述第一电平端和第一节点之间的接通状态；
所述第一耦合模块用于将第二时钟信号端的信号耦合至所述第一节点；所述第二耦合模块用于将第二输出端的信号耦合至所述第二节点；
以及，所述输出模块响应于所述第一节点的信号，分别控制第二电平端和第一输出端之间的接通状态，与控制所述第一电平端和所述第二输出端之间的接通状态；以及，所述输出模块响应于所述第二节点的信号，分别控制所述第一电平端和所述第一输出端之间的接通状态，与控制所述第二时钟信号端和第二输出端之间的接通状态，其中，所述第一电平端和所述第二电平端输出的电平信号相反，所述第一时钟信号端和第二时钟信号端输出的时钟信号相反。
可选的，所述输入模块包括：第一晶体管和第二晶体管；
所述第一晶体管的栅极连接至所述第一时钟信号端，所述第一晶体管的第一端连接至所述第一信号端，所述第一晶体管的第二端连接至所述第一节点；所述第二晶体管的栅极和第一端均连接至所述第二信号端，所述第二晶体管的第二端连接至所述第二节点。
可选的，所述上拉模块包括：第三晶体管和第四晶体管；
所述第三晶体管的栅极连接至所述第三信号端，所述第三晶体管的第一端连接至所述第一电平端，所述第三晶体管的第二端连接至所述第二节点；
所述第四晶体管的栅极连接至所述第二节点，所述第四晶体管的第一端连接至所述第一电平端，所述第四晶体管的第二端连接至所述第一节点。
可选的，所述第三信号端与第一节点相连。
可选的，所述上拉模块还包括：连接至所述第三晶体管和第二节点之间的第五晶体管；
所述第五晶体管的栅极连接至所述第一时钟信号端，所述第五晶体管的第一端连接至所述第三晶体管的第二端，所述第五晶体管的第二端连接至所述第二节点。
可选的，所述第三信号端与第一信号端相连。
可选的，所述上拉模块还包括：第六晶体管和第七晶体管；
所述第六晶体管的栅极连接至所述第一输出端，所述第六晶体管的第一端连接至所述第一电平端，所述第六晶体管的第二端连接至所述第七晶体管的第一端；所述第七晶体管的栅极连接至所述第二时钟信号端，所述第七晶体管的第二端连接至所述第二节点。
可选的，所述输出模块包括：第八晶体管、第九晶体管、第十晶体管和第十一晶体管；
所述第八晶体管的栅极连接至所述第一节点，所述第八晶体管的第一端连接至所述第二电平端，所述第八晶体管的第二端连接至所述第一输出端；所述第九晶体管的栅极连接至第一节点，所述第九晶体管的第一端连接至所述第一电平端，所述第九晶体管的第二端连接至所述第二输出端；
以及，所述第十晶体管的栅极连接至所述第二节点，所述第十晶体管的第一端连接至所述第一电平端，所述第十晶体管的第二端连接至所述第一输出端；所述第十一晶体管的栅极连接至所述第二节点，所述第十一晶体管的第一端连接至所述第二时钟信号端，所述第十一晶体管的第二端连接至所述第二输出端。
可选的，所述第一耦合模块包括第一电容，所述第一电容的第一极板连接至所述第二时钟信号端，所述第一电容的第二极板连接至所述第一节点。
可选的，所述第二耦合模块包括第二电容，所述第二电容的第一极板连接至所述第一输出端，所述第二电容的第二极板连接至所述第二节点。
可选的，所述移位寄存器单元还包括：连接至所述上拉模块和第一节点之间的第十二晶体管；
所述第十二晶体管的栅极连接至所述第二电平端，所述第十二晶体管的第一端连接至所述上拉模块，所述第十二晶体管的第二端连接至所述第一节点。
可选的，所述移位寄存器单元还包括：连接至所述上拉模块和第二节点之间、且所述输入模块和第二节点之间的第十三晶体管；
所述第十三晶体管的第一端连接至所述第二电平端，所述第十三晶体管的第一端连接至所述上拉模块和输入模块，所述第十三晶体管的第二端连接至所述第二节点。
相应的，本发明还提供了一种移位寄存电路，包括上述的移位寄存电路单元的级联结构。
相应的，本发明还提供了一种显示装置，包括上述的移位寄存电路。
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供了一种移位寄存电路单元、移位寄存电路及显示面板。移位寄存电路单元包括有输入模块、上拉模块、第一耦合模块、第二耦合模块和输出模块。其中，本发明提供的技术方案，通过输入模块、上拉模块、第一耦合模块、第二耦合模块和输出模块的相互配合，实现扫描和移位的目的，移位寄存电路单元结构简单，适合显示面板窄边框的设计趋势。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例提供的一种移位寄存电路单元的模块结构示意图；
图2为本申请实施例提供的一种移位寄存电路单元的具体结构示意图；
图3a为本申请实施例提供的一种时序图；
图3b为本申请实施例提供的另一种时序图；
图4为本申请实施例提供的另一种移位寄存电路单元的具体结构示意图；
图5为本申请实施例提供的又一种移位寄存电路单元的具体结构示意图；
图6为本申请实施例提供的又一种移位寄存电路单元的具体结构示意图；
图7为本申请实施例提供的一种移位寄存电路的结构示意图；
图8为本申请实施例提供的一种显示装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，现有的显示装置中，显示装置包括有移位寄存电路，移位寄存电路主要用于扫描多级扫描线，以通过扫描多级扫描线而对与扫面线电连接的像素阵列进行扫描，进而配合其他线路结构而进行画面的显示。由于人们对移位寄存电路多样性的需求，因此移位寄存电路的设计成为开发者现今主要研究趋势之一。
基于此，本申请实施例提供了一种移位寄存电路单元、移位寄存电路及显示面板，通过输入模块、上拉模块、第一耦合模块、第二耦合模块、输出模块的相互配合，实现扫描和移位的目的，移位寄存电路单元结构简单，适合显示面板窄边框的设计趋势。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图1至图8所示，对本申请实施例提供的技术方案进行详细的描述。
参考图1所示，为本申请实施例提供的一种移位寄存电路单元的模块结构示意图，其中，移位寄存电路单元包括：
输入模块100、上拉模块200、第一耦合模块310、第二耦合模块320、输出模块400；
所述输入模块100响应于第一时钟信号端CK1的信号，控制第一信号端V1和第一节点N1之间的接通状态；以及，所述输入模块100响应于第二信号端V2的信号，控制第二信号端V2和第二节点N2之间的接通状态；
所述上拉模块200响应于第三信号端V3的信号，控制第一电平端VG1和第二节点N2之间的接通状态；以及，所述上拉模块200响应于所述第二节点N2的信号，控制所述第一电平端VG1和第一节点N1之间的接通状态；
所述第一耦合模块310用于将第二时钟信号端CK2的信号耦合至所述第一节点N1；所述第二耦合模块320用于将第二输出端Gout2的信号耦合至所述第二节点N2；
以及，所述输出模块400响应于所述第一节点N1的信号，分别控制第二电平端VG2和第一输出端Gout1之间的接通状态，与控制所述第一电平端VG1和第二输出端Gout2之间的接通状态；以及，所述输出模块400响应于所述第二节点N2的信号，分别控制所述第一电平端VG1和第一输出端Gout1之间的接通状态，与控制所述第二时钟信号端CK2和第二输出端Gout2之间的接通状态，其中，所述第一电平端VG1和第二电平端VG2输出的电平信号相反，所述第一时钟信号端CK1和第二时钟信号端CK2输出的时钟信号相反。
由上述内容可知，本申请实施例提供的技术方案，通过输入模块、上拉模块、第一耦合模块、第二耦合模块、输出模块的相互配合，实现扫描和移位的目的，移位寄存电路单元结构简单，适合显示面板窄边框的设计趋势。
下面结合结构示意图和时序图对本申请实施例提供的技术方案进行更详细的描述，其中，本申请实施例提供的晶体管可以为薄膜晶体管。结合图2所示，为本申请实施例提供的一种移位寄存电路单元的具体结构示意图。
参考图2所示，本申请实施例提供的所述输入模块包括：
第一晶体管M1和第二晶体管M2；
所述第一晶体管M1的栅极连接至所述第一时钟信号端CK1，所述第一晶体管M1的第一端连接至所述第一信号端V1，所述第一晶体管M1的第二端连接至所述第一节点N1；所述第二晶体管M2的栅极和第一端均连接至所述第二信号端V2，所述第二晶体管M2的第二端连接至所述第二节点N2。
在本申请一实施例中，第一晶体管M1和第二晶体管M2的导通类型可以相同，其可以为P型晶体管，还可以为N型晶体管，对此本申请不做具体限制。
参考图2所示，本申请实施例提供的所述上拉模块包括：
第三晶体管M3和第四晶体管M4；
所述第三晶体管M3的栅极连接至所述第三信号端V3，所述第三晶体管M3的第一端连接至所述第一电平端VG1，所述第三晶体管M3的第二端连接至所述第二节点N2；
所述第四晶体管M4的栅极连接至所述第二节点N2，所述第四晶体管M4的第一端连接至所述第一电平端VG1，所述第四晶体管M4的第二端连接至所述第一节点N1。
在本申请一实施例中，第三晶体管M3和第四晶体管M4的导通类型可以相同，尤其的，第三晶体管M3和第四晶体管的导通类型与第一晶体管M1和第二晶体管M2的导通类型相同，其可以均为P型晶体管，还可以为N型晶体管，对此本申请不做具体限制。
参考图2所示，本申请实施例提供的所述输出模块包括：第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11；
所述第八晶体管M8的栅极连接至所述第一节点N1，所述第八晶体管M8的第一端连接至所述第二电平端VG2，所述第八晶体管M8的第二端连接至所述第一输出端Gout1；所述第九晶体管M9的栅极连接至第一节点N1，所述第九晶体管M9的第一端连接至所述第一电平端VG1，所述第九晶体管M9的第二端连接至所述第二输出端Gout2；
以及，所述第十晶体管M10的栅极连接至所述第二节点N2，所述第十晶体管M10的第一端连接至所述第一电平端VG1，所述第十晶体管M10的第二端连接至所述第一输出端Gout1；所述第十一晶体管M11的栅极连接至所述第二节点N2，所述第十一晶体管M11的第一端连接至所述第二时钟信号端CK2，所述第十一晶体管M11的第二端连接至所述第二输出端Gout2。
在本申请一实施例中，第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11的导通类型相同，尤其的，第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11的导通类型，与第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4的导通类型均相同，其可以为P型晶体管，还可以为N型晶体管，对此本申请不做具体限制。
以及，参考图2所示，本申请实施例提供的所述第一耦合模块包括第一电容C1，所述第一电容C1的第一极板连接至所述第二时钟信号端CK2，所述第一电容C1的第二极板连接至所述第一节点N1。并且，所述第二耦合模块包括第二电容C2，所述第二电容C2的第一极板连接至所述第一输出端Gout1，所述第二电容C2的第二极板连接至所述第二节点N2。
下面结合图1、图2和图3a所示，对本申请实施例提供的一种移位寄存电路单元的工作过程进行详细描述，图3a为本申请实施例提供的一种时序图。需要说明的是，下面实施例以晶体管均为P型晶体管、第一电平端VG1输出高电平信号、第二电平端VG2输出低电平信号为例进行说明。
其中，本申请实施例提供的移位寄存电路单元的工作过程分为第一阶段T1、第二阶段T2、第三阶段T3和第四阶段T4。
在第一阶段T1时，输出模块400响应于第一节点N1的信号，而控制第一电平端VG1与第二输出端Gout2之间接通，及控制第二电平端VG2与第一输出端Gout1之间接通；以及，上拉模块200响应于第三信号端V3的信号，而控制第一电平端VG1与第二节点N2之间接通。即，第二时钟信号端CK2输出的低电平信号，由第一电容C1(第一耦合模块310)耦合至第一节点N1，使得第一节点N1的信号为低电平信号；第一节点N1的低电平信号控制第八晶体管M8和第九晶体管M9导通，第九晶体管M9将第一电平端VG1输出的高电平信号传输至第二输出端Gout2，而第八晶体管M8将第二电平端VG2输出的低电平信号传输至第一输出端Gout1；以及，第三信号端V3此时输出低电平信号，而控制第三晶体管M3导通，第三晶体管M3将第一电平端VG1输出的高电平信号传输至第二节点N2，使得栅极与第二节点N2连接的晶体管均截止。
在第二阶段T2时，输入模块100响应于第二信号端V2的信号，而控制第二信号端V2与第二节点N2之间接通；上拉模块200响应于第二节点N2的信号，而控制第一电平端VG1与第一节点N1之间接通；输出模块400响应于第二节点N2的信号，而控制第一电平端VG1与第一输出端Gout1之间接通，及控制第二时钟信号端CK2与第二输出端Gout2之间接通。即，第二信号端V2输出低电平信号，而控制第二晶体管M2导通，第二晶体管M2将第二信号端V2输出的低电平信号传输至第二节点N2；第二节点N2控制第四晶体管M4、第十晶体管M10和第十一晶体管M11导通，第四晶体管M4将第一电平端VG1输出的高电平信号传输至第一节点N1，使得栅极与第一节点N1连接的晶体管均截止，第十晶体管M10将第一电平端VG1输出的高电平信号传输至第一输出端Gout1，以及，第十一晶体管M11将第二时钟信号端CK2输出的高电平信号传输至第二输出端Gout2。
在第三阶段T3时，输出模块400响应于第二节点N2的信号，而控制第一电平端VG1与第一输出端Gout1之间接通，及控制第二时钟信号端CK2与第二输出端Gout2之间接通；以及，上拉模块200响应于第二节点N2的信号，而控制第一电平端VG1与第一节点N1之间接通。即，第二节点N2的低电平信号保持控制第四晶体管M4、第十晶体管M10和第十一晶体管M11导通，第四晶体管M4将第一电平端VG1输出的高电平信号传输至第一节点N1，使得栅极与第一节点N1连接的晶体管均截止，第十晶体管M10将第一电平端VG1输出的高电平信号传输至第一输出端Gout1，以及，第十一晶体管M11将第二时钟信号端CK2输出的低电平信号传输至第二输出端Gout2。此时，第二电容C2将第二输出端Gout2输出的低电平信号耦合至第二节点N2，使得第二节点N2的低电平的电压再次拉低。
以及，在第四阶段T4时，输入模块100响应于第一时钟信号端CK1的信号，而控制第一信号端V1与第一节点N1之间接通；上拉模块200响应于第三信号端V3的信号，而控制第一电平端VG1与第二节点N2之间接通；输出模块400响应于第一节点N1的信号，而控制第二电平端VG2与第一输出端Gout1之间接通，及控制第一电平端VG1与第二输出端Gout2之间接通。即，第一时钟信号端CK1输出的低电平信号控制第一晶体管M1导通，第一晶体管M1将第一信号端V1输出的低电平信号传输至第一节点N1；第一节点N1的低电平信号控制第八晶体管M8和第九晶体管M9导通，第八晶体管M8将第二电平端VG2输出的低电平信号传输至第一输出端Gout1，第九晶体管M9将第一电平端VG1输出的高电平信号传输至第二输出端Gout2；以及，第三信号端V3输出低电平信号控制第三晶体管M3导通，第三晶体管M3将第一电平端VG1输出的高电平信号传输至第二节点N2。
在本申请上述实施例中，为了节省布线，本申请实施例提供的所述第三信号端V3与第一节点N1相连，其中，在上述工作过程中，第三信号端V3输出的电平信号的控制效果，在第一阶段T1至第四阶段T4过程中与第一节点N1的信号的控制效果相同，。
参考图4所示，为本申请实施例提供的另一种移位寄存电路单元的具体结构示意图，其中，为了稳定第二节点N2的信号，本申请实施例提供的所述上拉模块还包括：
连接至所述第三晶体管M3和第二节点N2之间的第五晶体管M5；
所述第五晶体管M5的栅极连接至所述第一时钟信号端CK1，所述第五晶体管M5的第一端连接至所述第三晶体管M3的第二端，所述第五晶体管M5的第二端连接至所述第二节点N2。
结合图4和图3b所示，对本申请实施例提供的移位寄存电路单元进行详细描述，其中，图3b为本申请实施例提供的另一种时序图。本申请实施例提供的移位寄存电路单元的工作过程分为第一阶段T1、第二阶段T2、第三阶段T3和第四阶段T4。
在第一阶段T1时，输出模块400响应于第一节点N1的信号，而控制第一电平端VG1与第二输出端Gout2之间接通，及控制第二电平端VG2与第一输出端Gout1之间接通。即，第二时钟信号端CK2输出的低电平信号，由第一电容C1(第一耦合模块310)耦合至第一节点N1，使得第一节点N1的信号为低电平信号；第一节点N1的低电平信号控制第八晶体管M8和第九晶体管M9导通，第九晶体管M9将第一电平端VG1输出的高电平信号传输至第二输出端Gout2，而第八晶体管M8将第二电平端VG2输出的低电平信号传输至第一输出端Gout1。
在第二阶段T2时，输入模块100响应于第二信号端V2的信号，而控制第二信号端V2与第二节点N2之间接通；上拉模块200响应于第二节点N2的信号，而控制第一电平端VG1与第一节点N1之间接通；输出模块400响应于第二节点N2的信号，而控制第一电平端VG1与第一输出端Gout1之间接通，及控制第二时钟信号端CK2与第二输出端Gout2之间接通。即，第二信号端V2输出低电平信号，而控制第二晶体管M2导通，第二晶体管M2将第二信号端V2输出的低电平信号传输至第二节点N2；第二节点N2控制第四晶体管M4、第十晶体管M10和第十一晶体管M11导通，第四晶体管M4将第一电平端VG1输出的高电平信号传输至第一节点N1，使得栅极与第一节点N1连接的晶体管均截止，第十晶体管M10将第一电平端VG1输出的高电平信号传输至第一输出端Gout1，以及，第十一晶体管M11将第二时钟信号端CK2输出的高电平信号传输至第二输出端Gout2。
在第三阶段T3时，输出模块400响应于第二节点N2的信号，而控制第一电平端VG1与第一输出端Gout1之间接通，及控制第二时钟信号端CK2与第二输出端Gout2之间接通；以及，上拉模块200响应于第二节点N2的信号，而控制第一电平端VG1与第一节点N1之间接通。即，第二节点N2的低电平信号保持控制第四晶体管M4、第十晶体管M10和第十一晶体管M11导通，第四晶体管M4将第一电平端VG1输出的高电平信号传输至第一节点N1，使得栅极与第一节点N1连接的晶体管均截止，第十晶体管M10将第一电平端VG1输出的高电平信号传输至第一输出端Gout1，以及，第十一晶体管M11将第二时钟信号端CK2输出的低电平信号传输至第二输出端Gout2。此时，第二电容C2将第二输出端Gout2输出的低电平信号耦合至第二节点N2，使得第二节点N2的低电平的电压再次拉低。
以及，在第四阶段T4时，输入模块100响应于第一时钟信号端CK1的信号，而控制第一信号端V1与第一节点N1之间接通；上拉模块200响应于第三信号端V3和第一时钟信号端CK1的信号，而控制第一电平端VG1与第二节点N2之间接通；输出模块400响应于第一节点N1的信号，而控制第二电平端VG2与第一输出端Gout1之间接通，及控制第一电平端VG1与第二输出端Gout2之间接通。即，第一时钟信号端CK1输出的低电平信号控制第一晶体管M1和第五晶体管M5导通，第一晶体管M1将第一信号端V1输出的低电平信号传输至第一节点N1；第一节点N1的低电平信号控制第八晶体管M8和第九晶体管M9导通，第八晶体管M8将第二电平端VG2输出的低电平信号传输至第一输出端Gout1，第九晶体管M9将第一电平端VG1输出的高电平信号传输至第二输出端Gout2；以及，第三信号端V3输出低电平信号控制第三晶体管M3导通，第三晶体管M3和第五晶体管M5共同将第一电平端VG1输出的高电平信号传输至第二节点N2。
在上述工作过程中，第三信号端V3输出的电平信号，在第一阶段T1至第四阶段T4过程中可以与第一信号端V1的信号相同，故而，为了节省布线，本申请实施例提供的所述第三信号端V3与第一信号端V1相连。
参考图5所示，为本申请实施例提供的又一种移位寄存电路单元的具体结构示意图，其中，在图4所示实施例提供结构的基础上，为了更进一步稳定第二节点N2的信号，本申请图5所示实施例提供的所述上拉模块还包括：
第六晶体管M6和第七晶体管M7；
所述第六晶体管M6的栅极连接至所述第一输出端Gout1，所述第六晶体管M6的第一端连接至所述第一电平端VG1，所述第六晶体管M6的第二端连接至所述第七晶体管M7的第一端；所述第七晶体管M7的栅极连接至所述第二时钟信号端CK2，所述第七晶体管M7的第二端连接至所述第二节点N2。
结合图5和图3b所示，对本申请实施例提供的移位寄存电路单元进行详细描述。本申请实施例提供的移位寄存电路单元的工作过程分为第一阶段T1、第二阶段T2、第三阶段T3和第四阶段T4。
在第一阶段T1时，输出模块400响应于第一节点N1的信号，而控制第一电平端VG1与第二输出端Gout2之间接通，及控制第二电平端VG2与第一输出端Gout1之间接通；以及，上拉模块200响应于第一输出端Gout1和第二时钟信号端CK2的信号，而控制第一电平端VG1与第二节点N2之间接通。即，第二时钟信号端CK2输出的低电平信号，由第一电容C1(第一耦合模块310)耦合至第一节点N1，使得第一节点N1的信号为低电平信号；第一节点N1的低电平信号控制第八晶体管M8和第九晶体管M9导通，第九晶体管M9将第一电平端VG1输出的高电平信号传输至第二输出端Gout2，而第八晶体管M8将第二电平端VG2输出的低电平信号传输至第一输出端Gout1；以及，第一输出端Gout1输出的低电平信号控制第六晶体管M6导通，且第二时钟信号端CK2输出的低电平信号控制第七晶体管M7导通，第六晶体管M6和第七晶体管M7将第一电平端VG1输出的高电平信号传输至第二节点N2。
在第二阶段T2时，输入模块100响应于第二信号端V2的信号，而控制第二信号端V2与第二节点N2之间接通；上拉模块200响应于第二节点N2的信号，而控制第一电平端VG1与第一节点V1之间接通；输出模块400响应于第二节点N2的信号，而控制第一电平端VG1与第一输出端Gout1之间接通，及控制第二时钟信号端CK2与第二输出端Gout2之间接通。即，第二信号端V2输出低电平信号，而控制第二晶体管M2导通，第二晶体管M2将第二信号端V2输出的低电平信号传输至第二节点N2；第二节点N2控制第四晶体管M4、第十晶体管M10和第十一晶体管M11导通，第四晶体管M4将第一电平端VG1输出的高电平信号传输至第一节点N1，使得栅极与第一节点N1连接的晶体管均截止，第十晶体管M10将第一电平端VG1输出的高电平信号传输至第一输出端Gout1，以及，第十一晶体管M11将第二时钟信号端CK2输出的高电平信号传输至第二输出端Gout2。
在第三阶段T3时，输出模块400响应于第二节点N2的信号，而控制第一电平端VG1与第一输出端Gout1之间接通，及控制第二时钟信号端CK2与第二输出端Gout2之间接通；以及，上拉模块200响应于第二节点N2的信号，而控制第一电平端VG1与第一节点V1之间接通。即，第二节点N2的低电平信号保持控制第四晶体管M4、第十晶体管M10和第十一晶体管M11导通，第四晶体管M4将第一电平端VG1输出的高电平信号传输至第一节点N1，使得栅极与第一节点N1连接的晶体管均截止，第十晶体管M10将第一电平端VG1输出的高电平信号传输至第一输出端Gout1，以及，第十一晶体管M11将第二时钟信号端CK2输出的低电平信号传输至第二输出端Gout2。此时，第二电容C2将第二输出端Gout2输出的低电平信号耦合至第二节点N2，使得第二节点N2的低电平的电压再次拉低。
以及，在第四阶段T4时，输入模块100响应于第一时钟信号端CK1的信号，而控制第一信号端V1与第一节点N1之间接通；上拉模块200响应于第三信号端V3和第一时钟信号端CK1的信号，而控制第一电平端VG1与第二节点N2之间接通；输出模块400响应于第一节点N1的信号，而控制第二电平端VG2与第一输出端Gout1之间接通，及控制第一电平端VG1与第二输出端Gout2之间接通。即，第一时钟信号端CK1输出的低电平信号控制第一晶体管M1和第五晶体管M5导通，第一晶体管M1将第一信号端V1输出的低电平信号传输至第一节点N1；第一节点N1的低电平信号控制第八晶体管M8和第九晶体管M9导通，第八晶体管M8将第二电平端VG2输出的低电平信号传输至第一输出端Gout1，第九晶体管M9将第一电平端VG1输出的高电平信号传输至第二输出端Gout2；以及，第三信号端V3输出低电平信号控制第三晶体管M3导通，第三晶体管M3和第五晶体管M5共同将第一电平端VG1输出的高电平信号传输至第二节点N2。
在上述任意一实施例中，在经过第一阶段T1至第四阶段T4后进入维持阶段，此时，第一信号端V1输出低电平信号，第二信号端V2输出高电平信号，而第一输出端Gout1保持输出低电平信号，第二输出端Gout2保持输出高电平信号。
进一步的，为了防止上拉模块失效而导致第一节点变高，参考图6所示，为本申请实施例提供的又一种移位寄存电路单元的结构示意图，其中，本申请实施例提供的所述移位寄存器单元还包括：连接至所述上拉模块200和第一节点N1之间的第十二晶体管M12；
所述第十二晶体管M12的栅极连接至所述第二电平端VG2，所述第十二晶体管M12的第一端连接至所述上拉模块200，所述第十二晶体管M12的第二端连接至所述第一节点N1。
以及，为了防止漏流导致第二节点变高，参考图6所示，本申请实施例提供的所述移位寄存器单元还包括：连接至所述上拉模块200和第二节点N2之间、且所述输入模块100和第二节点N2之间的第十三晶体管M13；
所述第十三晶体管M13的第一端连接至所述第二电平端VG2，所述第十三晶体管M13的第一端连接至所述上拉模块200和输入模块100，所述第十三晶体管M13的第二端连接至所述第二节点N2。
其中，结合图2、图4和图5，第十二晶体管M12的第一端将连接至第四晶体管M4的第二端，以及，第十三晶体管M13的第一端将连接至第四晶体管M4的栅极。
相应的，本申请实施例还提供了一种移位寄存电路，包括多级上述任意一实施例提供的移位寄存电路单元。
具体参考图7所示，为本申请实施例提供的一种移位寄存电路的结构示意图，其中，移位寄存电路包括上述实施例提供的移位寄存电路单元的级联结构，如图7中所示的第一级移位寄存电路单元SR1、第二级移位寄存电路单元SR2、第三级移位寄存电路单元SR3等，其中，上一级移位寄存电路单元的第一输出端Gout1连接下一级移位寄存电路单元的第一信号端V1，以及，上一级移位寄存电路单元的第二输出端Gout2连接下一级移位寄存电路单元的第二信号端V2，并且，第一级移位寄存电路单元的第一信号端V1和第二信号端V2分别与外接信号端连接。
在本申请一实施例中，所有奇数级移位寄存电路单元的第一时钟信号端CK1可以连接一信号线，且所有奇数级移位寄存电路单元的第二时钟信号端CK2可以连接另一信号线；以及，所有偶数级移位寄存单元的第一时钟信号端CK1可以连接一信号线，且所有偶数级移位寄存电路单元的第二时钟信号端CK2可以连接另一信号线。并且，由于第一时钟信号端CK1和第二时钟信号端CK2输出的时钟信号相反，故而，奇数级的移位寄存电路单元的第一时钟信号端CK1可以与偶数级的移位寄存电路单元的第二时钟信号端CK2连接同一信号线，以及，奇数级的移位寄存电路单元的第二时钟信号端CK2可以与偶数级的移位寄存电路单元的第一时钟信号端CK1连接同一信号线。
相应的，本申请实施例还提供了一种显示装置，包括上述实施例提供的移位寄存电路。
参考图8所示，为本申请实施例提供的一种显示装置的结构示意图，其中，显示装置可以为手机，对此本申请不做具体限制。其中，显示装置1000包括有显示区域1001和环绕显示区域1001的边框区域1002，其中，移位寄存电路2000设置于边框区域1002。
在本申请一实施例中，移位寄存电路可以全部设置于显示装置的一侧的侧边框区，或者，在本申请其他实施例中，移位寄存电路可以分为两部分分别设置于显示装置的相对侧的侧边框区，对此本申请不做具体限制。
本申请实施例提供了一种移位寄存电路单元、移位寄存电路及显示面板，移位寄存电路单元包括有输入模块、上拉模块、第一耦合模块、第二耦合模块和输出模块。其中，本申请实施例提供的技术方案，通过输入模块、上拉模块、第一耦合模块、第二耦合模块和输出模块的相互配合，实现扫描和移位的目的，移位寄存电路单元结构简单，适合显示面板窄边框的设计趋势。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (14)
1.一种移位寄存电路单元，其特征在于，包括：输入模块、上拉模块、第一耦合模块、第二耦合模块和输出模块；
所述输入模块响应于第一时钟信号端的信号，控制第一信号端和第一节点之间的接通状态；以及，所述输入模块响应于第二信号端的信号，控制所述第二信号端和第二节点之间的接通状态；
所述上拉模块响应于第三信号端的信号，控制第一电平端和第二节点之间的接通状态；以及，所述上拉模块响应于所述第二节点的信号，控制所述第一电平端和第一节点之间的接通状态；
所述第一耦合模块用于将第二时钟信号端的信号耦合至所述第一节点；所述第二耦合模块用于将第二输出端的信号耦合至所述第二节点；
以及，所述输出模块响应于所述第一节点的信号，分别控制第二电平端和第一输出端之间的接通状态，与控制所述第一电平端和所述第二输出端之间的接通状态；以及，所述输出模块响应于所述第二节点的信号，分别控制所述第一电平端和所述第一输出端之间的接通状态，与控制所述第二时钟信号端和所述第二输出端之间的接通状态，其中，所述第一电平端和第二电平端输出的电平信号相反，所述第一时钟信号端和第二时钟信号端输出的时钟信号相反。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：第一晶体管和第二晶体管；
所述第一晶体管的栅极连接至所述第一时钟信号端，所述第一晶体管的第一端连接至所述第一信号端，所述第一晶体管的第二端连接至所述第一节点；所述第二晶体管的栅极和第一端均连接至所述第二信号端，所述第二晶体管的第二端连接至所述第二节点。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括：第三晶体管和第四晶体管；
所述第三晶体管的栅极连接至所述第三信号端，所述第三晶体管的第一端连接至所述第一电平端，所述第三晶体管的第二端连接至所述第二节点；
所述第四晶体管的栅极连接至所述第二节点，所述第四晶体管的第一端连接至所述第一电平端，所述第四晶体管的第二端连接至所述第一节点。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述第三信号端与第一节点相连。
5.根据权利要求3所述的移位寄存器单元，其特征在于，所述上拉模块还包括：连接至所述第三晶体管和第二节点之间的第五晶体管；
所述第五晶体管的栅极连接至所述第一时钟信号端，所述第五晶体管的第一端连接至所述第三晶体管的第二端，所述第五晶体管的第二端连接至所述第二节点。
6.根据权利要求5所述的移位寄存器单元，其特征在于，所述第三信号端与第一信号端相连。
7.根据权利要求5或6所述的移位寄存器单元，其特征在于，所述上拉模块还包括：第六晶体管和第七晶体管；
所述第六晶体管的栅极连接至所述第一输出端，所述第六晶体管的第一端连接至所述第一电平端，所述第六晶体管的第二端连接至所述第七晶体管的第一端；所述第七晶体管的栅极连接至所述第二时钟信号端，所述第七晶体管的第二端连接至所述第二节点。
8.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括：第八晶体管、第九晶体管、第十晶体管和第十一晶体管；
所述第八晶体管的栅极连接至所述第一节点，所述第八晶体管的第一端连接至所述第二电平端，所述第八晶体管的第二端连接至所述第一输出端；所述第九晶体管的栅极连接至第一节点，所述第九晶体管的第一端连接至所述第一电平端，所述第九晶体管的第二端连接至所述第二输出端；
以及，所述第十晶体管的栅极连接至所述第二节点，所述第十晶体管的第一端连接至所述第一电平端，所述第十晶体管的第二端连接至所述第一输出端；所述第十一晶体管的栅极连接至所述第二节点，所述第十一晶体管的第一端连接至所述第二时钟信号端，所述第十一晶体管的第二端连接至所述第二输出端。
9.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一耦合模块包括第一电容，所述第一电容的第一极板连接至所述第二时钟信号端，所述第一电容的第二极板连接至所述第一节点。
10.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二耦合模块包括第二电容，所述第二电容的第一极板连接至所述第一输出端，所述第二电容的第二极板连接至所述第二节点。
11.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：连接至所述上拉模块和第一节点之间的第十二晶体管；
所述第十二晶体管的栅极连接至所述第二电平端，所述第十二晶体管的第一端连接至所述上拉模块，所述第十二晶体管的第二端连接至所述第一节点。
12.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：连接至所述上拉模块和第二节点之间、且所述输入模块和第二节点之间的第十三晶体管；
所述第十三晶体管的第一端连接至所述第二电平端，所述第十三晶体管的第一端连接至所述上拉模块和输入模块，所述第十三晶体管的第二端连接至所述第二节点。
13.一种移位寄存电路，其特征在于，包括权利要求1～12任意一项所述的移位寄存电路单元的级联结构。
14.一种显示装置，其特征在于，包括权利要求13所述的移位寄存电路。
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