CN106710511A - 单级扫描电路、双级扫描电路、栅极驱动电路及显示装置 - Google Patents
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Abstract
本发明公开了一种单级扫描电路、双级扫描电路、栅极驱动电路及显示装置，所述单级扫描电路包括：输入模块、上拉节点、上拉控制模块、第一下拉节点、第一下拉控制模块、第二下拉节点、第二下拉控制模块、第一耦合模块、第二耦合模块、输出模块和输出端，通过上述组成结构之间的相互配合，进而完成扫描栅极线的功能；以及，通过第一耦合模块和第二耦合模块分别将反相的第一时钟信号端和第二时钟信号端的信号，耦合至第一下拉节点和第二下拉节点，进而通过第一下拉节点和第二下拉节点分别控制的所述第一下拉控制模块和第二下拉控制模块交替工作，使得单级扫描电路的下拉功能全周期工作，保证单级扫描电路的稳定性高，保证栅极驱动电路的稳定性高。
Description
技术领域
本发明涉及显示扫描技术领域，更为具体的说，涉及一种单级扫描电路、双级扫描电路、栅极驱动电路及显示装置。
背景技术
随着电子技术的发展，显示装置已被广泛应用于各行领域和各种电子产品中，成为人们生活和工作不可或缺的一部分，如电视、手机、电脑、个人数字助理等。现有的显示装置中，显示装置包括有栅极驱动电路，栅极驱动电路主要用于扫描多级栅极线，以通过扫描栅极线而对与栅极线电连接的像素阵列进行扫描，进而配合其他线路结构而进行画面的显示。由于人们对栅极驱动电路的高稳定性的需求，因此栅极驱动电路的设计成为开发者现今主要研究趋势之一。
发明内容
有鉴于此，本发明提供了一种单级扫描电路、双级扫描电路、栅极驱动电路及显示装置，通过第一耦合模块和第二耦合模块分别将反相的第一时钟信号端和第二时钟信号端的信号，耦合至第一下拉节点和第二下拉节点，进而通过第一下拉节点和第二下拉节点分别控制的所述第一下拉控制模块和第二下拉控制模块交替工作，使得单级扫描电路的下拉功能全周期工作，保证单级扫描电路的稳定性高，进而保证栅极驱动电路的稳定性高。
为实现上述目的，本发明提供的技术方案如下：
一种单级扫描电路，所述单级扫描电路包括：输入模块、上拉节点、上拉控制模块、第一下拉节点、第一下拉控制模块、第二下拉节点、第二下拉控制模块、第一耦合模块、第二耦合模块、输出模块和输出端；
所述输入模块响应于第一控制信号端的信号，而控制第一电压端与所述上拉节点之间的接通状态，以及响应于第二控制端的信号，而控制第二电压端与所述上拉节点之间的接通状态，其中，所述第一电压端和第二电压端输出的信号的电平相反；
所述上拉控制模块响应于所述上拉节点的信号，而控制所述第一下拉节点和第二下拉节点分别与所述第三电压端之间的接通状态；
所述第一下拉控制模块响应于所述第一下拉节点的信号，而控制所述上拉节点和输出端分别与所述第三电压端之间的接通状态；
所述第二下拉控制模块响应于所述第二下拉节点的信号，而控制所述上拉节点和输出端分别与所述第三电压端之间的接通状态；
所述第一耦合模块用于将第一时钟信号端的时钟信号耦合至所述第一下拉节点，所述第二耦合模块用于将第二时钟信号端的时钟信号耦合至所述第二下拉节点，在所述上拉控制模块控制所述第一下拉节点和第二下拉节点均与所述第三电压端之间接通时，所述第一下拉节点和第二下拉节点的信号为所述第三电压端输出的信号；以及，所述第一时钟信号端与所述第二时钟信号端的时钟信号相位差为180度，以通过所述第一下拉节点和第二下拉节点分别控制的所述第一下拉控制模块和第二下拉控制模块交替工作，而控制所述上拉节点和输出端均与所述第三电压端之间接通；
以及，所述输出模块响应于所述上拉节点的信号，而控制所述第一时钟信号端与所述输出端之间的接通状态。
相应的，本发明还提供了一种双级扫描电路，所述双级扫描电路包括第一单级扫描电路和第二单级扫描电路，所述第一单级扫描电路和第二单级扫描电路均为上述的单级扫描电路；
其中，所述第一单级扫描电路的第二耦合模块复用所述第二单级扫描单元的第一耦合模块，以及，所述第二单级扫描电路的第二耦合模块复用所述第一单级扫描电路的第一耦合模块。
相应的，本发明还提供了一种栅极驱动电路，所述栅极驱动电路包括多级上述的单级扫描电路，或者，所述栅极驱动电路包括多级上述的双级扫描电路。
相应的，本发明还提供了一种显示装置，所述显示装置包括上述的栅极驱动电路。
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供了一种单级扫描电路、双级扫描电路、栅极驱动电路及显示装置，所述单级扫描电路包括：输入模块、上拉节点、上拉控制模块、第一下拉节点、第一下拉控制模块、第二下拉节点、第二下拉控制模块、第一耦合模块、第二耦合模块、输出模块和输出端，通过上述组成结构之间的相互配合，进而完成扫描栅极线的功能；以及，通过第一耦合模块和第二耦合模块分别将反相的第一时钟信号端和第二时钟信号端的信号，耦合至第一下拉节点和第二下拉节点，进而通过第一下拉节点和第二下拉节点分别控制的所述第一下拉控制模块和第二下拉控制模块交替工作，使得单级扫描电路的下拉功能全周期工作，保证单级扫描电路的稳定性高，进而保证栅极驱动电路的稳定性高。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例提供的一种单级扫描电路的结构示意图；
图2为本申请实施例提供的另一种单级扫描电路的结构示意图；
图3为本申请实施例提供的一种单级扫描电路相应时序图；
图4为本申请实施例提供的一种双级扫描电路的结构示意图；
图5为本申请实施例提供的另一种双级扫描电路的结构示意图；
图6为本申请实施例提供的一种双级扫描电路相应时序图；
图7为本申请实施例提供的一种栅极驱动电路的结构示意图；
图8为本申请实施例提供的另一种栅极驱动电路的结构示意图；
图9为本申请实施例提供的一种显示装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，随着电子技术的发展，显示装置已被广泛应用于各行领域和各种电子产品中，成为人们生活和工作不可或缺的一部分，如电视、手机、电脑、个人数字助理等。现有的显示装置中，显示装置包括有栅极驱动电路，栅极驱动电路主要用于扫描多级栅极线，以通过扫描栅极线而对与栅极线电连接的像素阵列进行扫描，进而配合其他线路结构而进行画面的显示。由于人们对栅极驱动电路的高稳定性的需求，因此栅极驱动电路的设计成为开发者现今主要研究趋势之一。
基于此，本申请实施例提供了一种单级扫描电路、双级扫描电路、栅极驱动电路及显示装置，通过第一耦合模块和第二耦合模块分别将反相的第一时钟信号端和第二时钟信号端的信号，耦合至第一下拉节点和第二下拉节点，进而通过第一下拉节点和第二下拉节点分别控制的所述第一下拉控制模块和第二下拉控制模块交替工作，使得单级扫描电路的下拉功能全周期工作，保证单级扫描电路的稳定性高，进而保证栅极驱动电路的稳定性高。为实现上述目的，本发明提供的技术方案如下，具体结合图1至图9所示，对本申请实施例提供的技术方案进行详细的描述。
参考图1所示，为本申请实施例提供的一种单级扫描电路的结构示意图，其中，所述单级扫描电路包括：输入模块100、上拉节点P、上拉控制模块200、第一下拉节点Q1、第一下拉控制模块310、第二下拉节点Q2、第二下拉控制模块320、第一耦合模块410、第二耦合模块420、输出模块500和输出端Gout；
所述输入模块100响应于第一控制信号端Set的信号，而控制第一电压端DIR1与所述上拉节点P之间的接通状态，以及响应于第二控制端Reset的信号，而控制第二电压端DIR2与所述上拉节点P之间的接通状态，其中，所述第一电压端DIR1和第二电压端DIR2输出的信号的电平相反；
所述上拉控制模块200响应于所述上拉节点P的信号，而控制所述第一下拉节点Q1和第二下拉节点Q2分别与所述第三电压端V3之间的接通状态；
所述第一下拉控制模块310响应于所述第一下拉节点Q1的信号，而控制所述上拉节点P和输出端Gout分别与所述第三电压端V3之间的接通状态；
所述第二下拉控制模块320响应于所述第二下拉节点Q2的信号，而控制所述上拉节点P和输出端Gout分别与所述第三电压端V3之间的接通状态；
所述第一耦合模块410用于将第一时钟信号端CK1的时钟信号耦合至所述第一下拉节点Q1，所述第二耦合模块420用于将第二时钟信号端CK2的时钟信号耦合至所述第二下拉节点Q2，在所述上拉控制模块200控制所述第一下拉节点Q1和第二下拉节点Q2均与所述第三电压端V3之间接通时，所述第一下拉节点Q1和第二下拉节点Q2的信号为所述第三电压端V3输出的信号；以及，所述第一时钟信号端CK1与所述第二时钟信号端CK2的时钟信号相位差为180度，以通过所述第一下拉节点Q1和第二下拉节点Q2分别控制的所述第一下拉控制模块310和第二下拉控制模块320交替工作，而控制所述上拉节点P和输出端Gout均与所述第三电压端V3之间接通；其中，第一时钟信号端和第二时钟信号端的有效电平相同；
以及，所述输出模块500响应于所述上拉节点P的信号，而控制所述第一时钟信号端CK1与所述输出端Gout之间的接通状态。
本申请实施例提供的单级扫描电路，包括：输入模块、上拉节点、上拉控制模块、第一下拉节点、第一下拉控制模块、第二下拉节点、第二下拉控制模块、第一耦合模块、第二耦合模块、输出模块和输出端，通过上述组成结构之间的相互配合，进而完成扫描栅极线的功能；以及，通过第一耦合模块和第二耦合模块分别将反相的第一时钟信号端和第二时钟信号端的信号，耦合至第一下拉节点和第二下拉节点，进而通过第一下拉节点和第二下拉节点分别控制的所述第一下拉控制模块和第二下拉控制模块交替工作，使得单级扫描电路的下拉功能全周期工作，保证单级扫描电路的稳定性高，进而保证组成的栅极驱动电路的稳定性高。此外，该单级扫描电路的第一耦合模块和第二耦合模块分别连接第一时钟信号端和第二时钟信号端，不需要增加新的时钟信号线，有利于节约移位寄存器的制作空间。
结合图2所示，对本申请实施例提供的一种具体的单级扫描电路进行详细的描述。其中，图2为本申请实施例提供的另一种单级扫描电路的结构示意图。
参考图2所示，本申请实施例提供的所述输入模块100包括：第一晶体管T1和第二晶体管T2；
所述第一晶体管T1的栅极连接至所述第一控制信号端Set，所述第一晶体管T1的第一端连接至所述第一电压端DIR1，所述第一晶体管T1的第二端连接至所述上拉节点P；所述第二晶体管T2的栅极连接至所述第二控制信号端Reset，所述第二晶体管T2的第一端连接至所述第二电压端DIR2，所述第二晶体管T2的第二端连接至所述上拉节点P。
需要说明的是，本申请实施例提供的第一晶体管T1和第二晶体管T2的导通类型相同。另外，由于需要将上拉节点P的信号明确，故而，对于输入模块而言，在第一控制信号端Set控制上拉节点P与第一电压端DIR1之间接通时，第二控制信号端Reset不能同时控制上拉节点P与第二电压端DIR2之间接通；同样的，在第二控制信号端Reset控制上拉节点P与第二电压端DIR2之间接通时，第一控制信号端Set不能同时控制上拉节点P与第一电压端DIR1之间接通；即，第一晶体管T1和第二晶体管T2不能同时导通。
参考图2所示，本申请实施例提供的所述上拉控制模块200包括：第三晶体管T3和第四晶体管T4；
所述第三晶体管T3和第四晶体管T4的栅极均连接至所述上拉节点P，所述第三晶体管T3和第四晶体管T4的第一端均连接至所述第三电压端V3，所述第三晶体管T3的第二端连接至所述第一下拉节点Q1，所述第四晶体管T4的第二端连接至所述第二下拉节点Q2。
其中，在本申请一实施例中，第三晶体管T3和第四晶体管T4的导通类型相同。
参考图2所示，本申请实施例提供的所述第一下拉控制模块310包括：第五晶体管T5和第六晶体管T6；
所述第五晶体管T5和第六晶体管T6的栅极均连接至所述第一下拉节点Q1，所述第五晶体管T5和第六晶体管T6的第一端均连接至所述第三电压端V3，所述第五晶体管T5的第二端连接至所述上拉节点P，所述第六晶体T6的第二端连接至所述输出端Gout。
其中，在本申请一实施例中，第五晶体管T5和第六晶体管T6的导通类型相同。
参考图2所示，本申请实施例提供的所述第二下拉控制模块320包括：第七晶体管T7和第八晶体管T8；
所述第七晶体管T7和第八晶体管T8的栅极均连接至所述第二下拉节点Q2，所述第七晶体管T7和第八晶体管T8的第一端均连接至所述第三电压端V3，所述第七晶体管T7的第二端连接至所述上拉节点P，所述第八晶体管T8的第二端连接至所述输出端Gout。
其中，在本申请一实施例中，第七晶体管T7和第八晶体管T8的导通类型相同。
参考图2所示，本申请实施例提供的所述第一耦合模块410包括第一电容C1，所述第二耦合模块420包括第二电容C2；
所述第一电容C1的第一极板连接至所述第一时钟信号端CK1，所述第一电容C1的第二极板连接至所述第一下拉节点Q1；所述第二电容C2的第一极板连接至所述第二时钟信号端CK2，所述第二电容C2的第二极板连接至所述第二下拉节点Q2。
以及，参考图2所示，本申请实施例提供的所述输出模块500包括：第九晶体管T9和第三电容C3；
所述第九晶体管T9的栅极连接至所述上拉节点P，所述第九晶体管T9的第一端连接至所述第一时钟信号端CK1，所述第九晶体管T9的第二端连接至所述输出端Gout；所述第三电容C3的第一极板连接至所述输出端Gout，所述第三电容C3的第二极板连接至所述上拉节点P。
此外，图2示出的单级扫描电路中，第一下拉控制模块310和第一耦合模块410与第二下拉控制模块320和第二耦合模块420的组成元件和连接方式基本一致，有利于简化电路版图设计，降低成本。
下面结合驱动方法对本申请实施例提供的单级扫描电路的各个组成模块及组成模块的晶体管和/或电容工作过程进行进一步描述。需要说明的是，本申请实施例以第一晶体管T1至第九晶体管T9均为N型晶体管为例及以第三电压端V3输出低电平信号为例进行说明，其中，单级扫描电路输出的有效扫描信号为高电平信号。
参考图3所示，为本申请实施例提供的一种单级扫描电路对应时序图，其中，单级扫描电路在正向扫描时，其第一电压端DIR1输出高电平信号，而第二电压端DIR2输出低电平信号。其中，扫描过程分为第一阶段S1、第二阶段S2和第三阶段S3。下面结合图1至图3对本申请实施例提供的单级扫描电路进行详细说明。
在第一阶段S1时，输入模块100响应于第一控制信号端Set的信号，而控制上拉节点P与第一电压端DIR1之间接通；其中，上拉控制模块200响应于上拉节点P的信号，而控制第一下拉节点Q1和第二下拉节点Q2分别与第三电压端V3之间接通，使得第一下拉节点Q1和第二下拉节点Q2的信号均为第三电压端V3输出的低电平信号；以及，输出模块500响应于上拉节点P的信号，而控制第一时钟信号端CK1与输出端Gout之间接通，将第一时钟信号端CK1此时输出的低电平信号传输至输出端Gout。
结合图2和图3所示，在第一阶段S1时，第一控制信号端Set输出高电平信号，进而控制第一晶体管T1导通，而将第一电压端DIR1输出的高电平信号传输至上拉节点P；其中，上拉节点P的高电平信号控制第三晶体管T3和第四晶体管T4导通，进而将第三信号端V3的低电平信号传输至第一下拉节点Q1和第二下拉节点Q2；以及，上拉节点P控制第九晶体管T9导通，将第一时钟信号端CK1此时输出的低电平信号传输至输出端Gout。
在第二阶段S2时，输出模块500将第一时钟信号端CK1的信号耦合至上拉节点P，且输出模块500保持响应上拉节点P的信号，而将第一时钟信号端CK1与输出端Gout之间接通，将第一时钟信号端CK1此时输出的高电平信号传输至输出端Gout；同时，上拉模块200保持响应于上拉节点P的信号，而分别将第一下拉节点Q1和第二下拉节点Q2分别与第三电压端V3之间接通。
结合图2和图3所示，在第二阶段S2时，第九晶体管T9将第一时钟信号端CK1输出的高电平信号传输至输出端Gout和第三电容C3的一极板，其中，第三电容C3将第一时钟信号端CK1输出的高电平信号耦合至上拉节点P，使得上拉节点P的高电平信号再次被拉高，以及，此时通过输出端Gout输出的高电平信号对栅极线进行扫描；同时，上拉节点P保持控制第三晶体管T3和第四晶体管T4导通，将第三电压端V3的低电平信号传输至第一下拉节点Q1和第二下拉节点Q2。
在第三阶段S3时，输出模块100响应于第二控制信号端Reset的信号，而控制上拉节点P与第二电压端DIR2之间接通；第二耦合模块420将第二时钟信号端CK2的信号耦合至第二下拉节点Q2；第二下拉控制模块320响应于第二下拉节点Q2的信号，而控制第三电压端V3分别与上拉节点P和输出端Gout之间接通。
结合图2和图3所示，在第三阶段S3时，第二控制信号端Reset为高电平信号，进而控制第二晶体管T2导通，第二晶体管T2将第二电压端DIR2的低电平信号传输至上拉节点P，使得上拉节点P的信号为低电平信号。故而，第二电容C2将第二时钟信号端CK2此时输出的高电平信号传耦合至第二下拉节点Q2，进而第二下拉节点Q2控制第七晶体管T7和第八晶体管T8均导通，以将第三电压端V3的低电平信号分别传输至上拉节点P和输出端Gout。
结合图2和图3所示，为了保证第一下拉模块310和第二下拉模块320交替工作，在第四阶段S4、第五阶段S5及后续阶段，第一电容C1和第二电容C2交替分别将第一时钟信号端CK1和第二时钟信号端CK2输出的高电平信号，相应耦合至第一下拉节点Q1和第二下拉节点Q2，进而通过第一下拉节点Q1和第二下拉节点Q2交替控制第一下拉模块310和第二下拉模块320工作，保证单级扫描电路的上拉节点P和输出端Gout持续为低电平信号，保证的单级扫描电路的稳定性高。
需要说明的是，本申请实施例提供的单级扫描电路，还可以进行反向扫描，同样分为三个阶段，即在第一阶段时，第二控制信号端Reset首先控制输入模块100将上拉节点P和第二电压端DIR2之间接通，后续工作过程与正向扫描第一阶段工作过程相同；而在第二阶段时与正向扫描工作过程相同；以及，在第三阶段时，第一控制信号端Set控制输入模块100将上拉节点P和第一电压端DIR1之间接通，而后第一下拉控制模块或第一下拉控制模块开始工作。其中，在本申请一实施例提供的反向扫描中，在第一晶体管T1至第九晶体管T9均为N型晶体管时，此时第一电压端DIR1输出低电平信号，而第二电压端DIR2输出高电平信号；以及，在反向扫描时，第一时钟信号端和第二时钟信号端的信号均与正向扫描时反相。
本申请实施例还提供了一种双级扫描电路，所述双级扫描电路包括第一单级扫描电路和第二单级扫描电路，所述第一单级扫描电路和第二单级扫描电路均为上述任意一实施例提供的单级扫描电路；
其中，所述第一单级扫描电路的第二耦合模块复用所述第二单级扫描单元的第一耦合模块，以及，所述第二单级扫描电路的第二耦合模块复用所述第一单级扫描电路的第一耦合模块。
其中，第一单级扫描电路的第二时钟信号端即为第二单级扫描电路的第一时钟信号端，以及，第二单级扫描电路的第二时钟信号端即为第一单级扫描电路的第一时钟信号端，亦即，第一单级扫描电路的第一时钟信号端与第二单级扫描电路的第一时钟信号端输出的信号反相。此外，由于两个单级扫描电路的耦合模块相互复用，故而，在任意一单级扫描电路中的上拉控制模块控制第一下拉节点和第二下拉节点与第三电压端之间接通时，两个单级扫描电路中的第一下拉节点和第二下拉节点的信号均是第三电压输出的信号。
具体结合图4至图6所示，对本申请实施例提供的双级扫描电路进行详细描述。其中，第一单级扫描电路包括：输入模块100、上拉节点P、上拉控制模块200、第一下拉节点Q1、第一下拉控制模块310、第二下拉节点Q2、第二下拉控制模块320、第一耦合模块410、第二耦合模块420、输出模块500和输出端Gout；
以及，第二单级扫描电路包括：输入模块100’、上拉节点P’、上拉控制模块200’、第一下拉节点Q1’、第一下拉控制模块310’、第二下拉节点Q2’、第二下拉控制模块320’、第一耦合模块410’、第二耦合模块420’、输出模块500’和输出端Gout’；
其中，第一单级扫描电路的第二耦合模块420复用第二单级扫描电路的第一耦合模块410’，以及，第二单级扫描电路的第二耦合模块420’复用第一单级扫描电路的第一耦合模块410。
本申请实施例提供的双级扫描电路，包括上述任意一实施例提供的两个单级扫描电路，其中，两个单级扫描电路的耦合模块相互复用，在保证了组成双级扫描电路的单级扫描电路的稳定性高的基础上，通过复用耦合模块而实现两个单级扫描电路相互作用，进一步提高了双级扫描电路的稳定性。
结合图5所示，对本申请实施例提供的一种具体的双级扫描电路的结构进行详细说明，图5为本申请实施例提供的另一种双级扫描电路的结构示意图。其中，在第一单级扫描电路中：
输入模块100包括第一晶体管T1和第二晶体管T2，上拉控制模块200包括第三晶体管T3和第四晶体管T4，第一下拉控制模块310包括第五晶体管T5和第六晶体管T6，第二下拉控制模块320包括第七晶体管T7和第八晶体管T8，第一耦合模块410包括第一电容C1，第二耦合模块420包括第二电容C2，以及，输出模块500包括第九晶体管T9和第三电容C3；
以及，在第二单级扫描电路中：
输入模块100’包括第一晶体管T1’和第二晶体管T2’，上拉控制模块200’包括第三晶体管T3’和第四晶体管T4’，第一下拉控制模块310’包括第五晶体管T5’和第六晶体管T6’，第二下拉控制模块320’包括第七晶体管T7’和第八晶体管T8’，第一耦合模块410’包括第一电容C1’，第二耦合模块420’包括第二电容C2’，以及，输出模块500’包括第九晶体管T9’和第三电容C3’。
需要说明的是，在双级扫描电路中第一单级扫描电路和第二单级扫描电路的晶体管和电容，与上述任意一实施例提供的单级扫描电路的晶体管和电容的连接方式相同；而在双级扫描电路中，第一单级扫描电路的第二电容C2复用第二单级扫描电路的第一电容C1’，而第二单级扫描电路的第二电容C2’复用第一单级扫描电路的第一电容C1。以及，在本申请一实施例中，第一单级扫描电路的第一电压端DIR1和第二单级扫描电路的第一电压端DIR1的信号相同(图示中均以DIR1标识)，且第一单级扫描电路的第二电压端DIR2和第二单级扫描电路的第二电压端DIR2的信号相同(图示中均以DIR2标识)，且两个单级扫描电路的第三电压端V3相同。
此外，图5示出的双级扫描电路中，只需要四个电容，即可提高双级扫描电路的稳定性，减少了电容器的使用，有利于实现窄边框的设计。
下面结合驱动方法对本申请实施例提供的双级扫描电路的各个组成模块及组成模块的晶体管和/或电容工作过程进行进一步描述。需要说明的是，本申请实施例以所有晶体管T1均为N型晶体管为例及以第三电压端V3输出低电平信号为例进行说明，其中，双级扫描电路输出的有效扫描信号为高电平信号。
参考图6所示，为本申请实施例提供的一种双级扫描电路对应时序图，其中，双级扫描电路在正向扫描(即沿第一单级扫描电路至第二单级扫描电路方向)时，其第一电压端DIR1输出高电平信号，而第二电压端DIR2输出低电平信号。其中，扫描过程分为第一阶段S1、第二阶段S2、第三阶段S3和第四阶段S4。下面结合图4至图6对本申请实施例提供的双级扫描电路进行详细说明。
在第一阶段S1时，在第一单级扫描电路中：输入模块100响应于第一控制信号端Set的信号，而控制上拉节点P与第一电压端DIR1之间接通；上拉模块200响应于上拉节点P的信号，而控制第三电压端V3分别与第一下拉节点Q1和第二下拉节点Q2之间接通；以及，输出模块500响应于上拉节点P的信号，而控制第一时钟信号端CK1与输出端Gout之间接通。
结合图5和图6所示，在第一阶段S1时，在第一单级扫描电路中：第一控制信号端Set输出高电平信号，进而控制第一晶体管T1导通，第一晶体管T1将第一电压端DIR1输出的高电平信号传输至上拉节点P；上拉节点P进而控制第三晶体管T3和第四晶体管T4导通，将第三电压端V3输出的低电平信号分别传输至第一下拉节点Q1和第二下拉节点Q2；以及，上拉节点P控制第九晶体管T9导通，第九晶体管T9将第一时钟信号端CK1此时输出的低电平信号传输至输出端Gout。
在第二阶段S2时，在第一单级扫描电路中：第九晶体管T9将第一时钟信号端CK1输出的高电平信号传输至输出端Gout和第三电容C3的一极板，其中，第三电容C3将第一时钟信号端CK1输出的高电平信号耦合至上拉节点P，使得上拉节点P的高电平信号再次被拉高，以及，此时通过输出端Gout输出的高电平信号对栅极线进行扫描；同时，上拉节点P保持控制第三晶体管T3和第四晶体管T4导通，将第三电压端V3的低电平信号传输至第一下拉节点Q1和第二下拉节点Q2；
以及，在第二单级扫描电路中：输入模块100’响应于第一控制信号端Set’的信号，而控制上拉节点P’与第一电压端DIR1之间接通；上拉模块200’响应于上拉节点P’的信号，而控制第三电压端V3分别与第一下拉节点Q1’和第二下拉节点Q2’之间接通；以及，输出模块500’响应于上拉节点P’的信号，而控制第一时钟信号端CK1’与输出端Gout’之间接通。
结合图5和图6所示，在第二阶段S2时，在第一单级扫描电路中：第九晶体管T9将第一时钟信号端CK1输出的高电平信号传输至输出端Gout和第三电容C3的一极板，其中，第三电容C3将第一时钟信号端CK1输出的高电平信号耦合至上拉节点P，使得上拉节点P的高电平信号再次被拉高，以及，此时通过输出端Gout输出的高电平信号对栅极线进行扫描；同时，上拉节点P保持控制第三晶体管T3和第四晶体管T4导通，将第三电压端V3的低电平信号传输至第一下拉节点Q1和第二下拉节点Q2；
以及，在第二单级扫描电路中：第一控制信号端Set’输出高电平信号，进而控制第一晶体管T1’导通，而将第一电压端DIR1输出的高电平信号传输至上拉节点P’；其中，上拉节点P’的高电平信号控制第三晶体管T3’和第四晶体管T4’导通，进而将第三信号端V3的低电平信号传输至第一下拉节点Q1’和第二下拉节点Q2’；以及，上拉节点P’控制第九晶体管T9’导通，将第一时钟信号端CK1’此时输出的低电平信号传输至输出端Gout’。
在第三阶段S3时，在第一单级扫描电路中：输出模块100响应于第二控制信号端Reset的信号，而控制上拉节点P与第二电压端DIR2之间接通；
以及，在第二单级扫描电路中：输出模块500’将第一时钟信号端CK1’的信号耦合至上拉节点P’，且输出模块500’保持响应上拉节点P’的信号，而将第一时钟信号端CK1’与输出端Gout’之间接通，将第一时钟信号端CK1’此时输出的高电平信号传输至输出端Gout’；同时，上拉模块200’保持响应于上拉节点P’的信号，而分别将第一下拉节点Q1’和第二下拉节点Q2’分别与第三电压端V3之间接通。
结合图5和图6所示，在第三阶段S3时，在第一单级扫描电路中：第二控制信号端Reset为高电平信号，进而控制第二晶体管T2导通，第二晶体管T2将第二电压端DIR2的低电平信号传输至上拉节点P，使得上拉节点P的信号为低电平信号；
以及，在第二单级扫描电路中：第九晶体管T9’将第一时钟信号端CK1’输出的高电平信号传输至输出端Gout’和第三电容C3’的一极板，其中，第三电容C3’将第一时钟信号端CK1’输出的高电平信号耦合至上拉节点P’，使得上拉节点P’的高电平信号再次被拉高，以及，此时通过输出端Gout’输出的高电平信号对栅极线进行扫描；同时，上拉节点P’保持控制第三晶体管T3’和第四晶体管T4’导通，将第三电压端V3的低电平信号传输至第一下拉节点Q1’和第二下拉节点Q2’。
在第四阶段S4时，在第二单级扫描电路中：输出模块100’响应于第二控制信号端Reset’的信号，而控制上拉节点P’与第二电压端DIR2之间接通；第二耦合模块420’将第二时钟信号端CK2’的信号耦合至第二下拉节点Q2’；第二下拉控制模块320’响应于第二下拉节点Q2’的信号，而控制第三电压端V3分别与上拉节点P’和输出端Gout’之间接通(亦即，在第一单级扫描电路中：第一耦合模块410将第一时钟信号端CK1的信号耦合至第一下拉节点Q1；第一下拉控制模块310响应于第一下拉节点Q1的信号，而控制第三电压端V3分别与上拉节点P和输出端Gout之间接通)。
结合图5和图6，在第四阶段S4时，在第二单级扫描电路中：第二控制信号端Reset’为高电平信号，进而控制第二晶体管T2’导通，第二晶体管T2’将第二电压端DIR2的低电平信号传输至上拉节点P’，使得上拉节点P’的信号为低电平信号。故而，第二电容C2’将第二时钟信号端CK2’此时输出的高电平信号传耦合至第二下拉节点Q2’，进而第二下拉节点Q2’控制第七晶体管T7’和第八晶体管T8’均导通，以将第三电压端V3的低电平信号分别传输至上拉节点P’和输出端Gout’；
以及，在第一单级扫描电路中：第一电容C1将第一时钟信号端CK1此时输出的高电平信号传耦合至第一下拉节点Q1，进而第一下拉节点Q1控制第五晶体管T5和第六晶体管T6均导通，以将第三电压端V3的低电平信号分别传输至上拉节点P和输出端Gout；
结合图5和图6所示，为了保证第一单级扫描电路中第一下拉模块310和第二下拉模块320交替工作，及保证第二单级扫描电路中第一下拉模块310’和第二下拉模块320’交替工作，在第五阶段S5及后续阶段，第一单级扫描电路中的第一电容C1和第二电容C2交替分别将第一时钟信号端CK1和第二时钟信号端CK2输出的高电平信号，相应耦合至第一下拉节点Q1和第二下拉节点Q2，进而通过第一下拉节点Q1和第二下拉节点Q2交替控制第一下拉模块310和第二下拉模块320工作；亦即，第二单级扫描电路中的第一电容C1’和第二电容C2’交替分别将第一时钟信号端CK1’和第二时钟信号端CK2’输出的高电平信号，相应耦合至第一下拉节点Q1’和第二下拉节点Q2’，进而通过第一下拉节点Q1’和第二下拉节点Q2’交替控制第一下拉模块310’和第二下拉模块320’工作，进而保证双级扫描电路的两个上拉节点和两个输出端持续为低电平信号，保证的双级扫描电路的稳定性高。
需要说明的是，本申请实施例提供的双级扫描电路，还可以进行反向扫描(即沿第二单级扫描电路至第一单级扫描电路方向扫描)，同样分为四个阶段，即在第一阶段时，第二单级扫描电路的第二控制信号端Reset’首先控制输入模块100’将上拉节点P’和第二电压端DIR2之间接通，后续工作过程与正向扫描中第二阶段的第二单级扫描电路的工作过程相同；在第二阶段时，第二单级扫描电路的工作过程与正向扫描中第三阶段的第二单级扫描电路的工作过程相同，且第一单级扫描电路的第二控制信号端Reset控制输入模块100将上拉节点P和第二电压端DIR2之间接通，第一单级扫描电路的后续工作过程与正向扫描中第一阶段的第一单级扫描电路的工作过程相同；在第三阶段时，第二单级扫描电路的第一控制信号端Set’控制输入模块100’将上拉节点P’和第一电压端DIR1之间接通，且第一单级扫描电路工作过程与正向扫描中第一阶段的第一单级扫描电路的工作过程相同；在第四阶段时，第一单级扫描电路的第一控制信号端Set控制输入模块100将上拉节点P和第一电压端DIR1之间接通，而后第一单级扫描电路中第一下拉控制模块或第二下拉控制模块开始工作，且相应第二单级扫描电路中第二下拉控制模块或第一下拉控制模块开始工作。其中，在本申请一实施例提供的反向扫描中，在晶体管均为N型晶体管时，此时第一电压端DIR1输出低电平信号，而第二电压端DIR2输出高电平信号；以及，在反向扫描时，第一时钟信号端和第二时钟信号端的信号均与正向扫描时反相。
本申请实施例还提供了一种栅极驱动电路，其中，所述栅极驱动电路包括多级上述任意一实施例提供的单级扫描电路，或者，所述栅极驱动电路包括多级上述任意一实施例提供的双级扫描电路。
参考图7所示，为本申请实施例提供的一种栅极驱动电路的结构示意图，其中，所述栅极驱动电路包括多级上述任意一实施例提供的单级扫描电路10；
其中，上一级所述单级扫描电路10的输出端Gout连接至下一级所述单级扫描电路10的第一控制端Set，下一级所述单级扫描电路10的输出端Gout连接至上一级所述单级扫描电路10的第二控制端Reset。
在本申请一实施例中，上一级单级扫描电路的第一时钟信号端CK1可以与下一级单级扫描电路的第二时钟信号端CK2连接同一端口，而上一级单级扫描电路的第二时钟信号端CK2可以与下一级单级扫描电路的第一时钟信号端CK1连接同一端口。
以及，参考图8所示，为本申请实施例提供的另一种栅极驱动电路的结构示意图，其中，所述栅极驱动电路包括多级上述任意一实施例提供的双级扫描电路；
其中，上一级所述双级扫描电路(如图中第i双级扫描电路10i，i为正整数)的第一单级扫描电路的输出端Gout，连接至下一级所述双级扫描电路(如图中第i+1双级扫描电路10(i+1))的第一单级扫描电路的第一控制端Set，上一级所述双级扫描电路10i的第二单级扫描电路的输出端Gout’，连接至下一级所述双级扫描电路10(i+1)的第二单级扫描电路的第一控制端Set’；
下一级所述双级扫描电路10(i+1)的第一单级扫描电路的输出端Gout，连接至上一级所述双级扫描电路10i的第一单级扫描电路的第二控制端Reset，下一级所述双级扫描电路10(i+1)的第二单级扫描电路的输出端Gout’，连接至上一级所述双级扫描电路10i的第二单级扫描电路的第二控制端Reset’。
在本申请一实施例中，奇数级的双级扫描电路中，所有第一单级扫描电路的第一时钟信号端可以连接同一端口，所有第二单级扫描电路的第一时钟信号端可以连接同一端口；以及，偶数级的双级扫描电路中，所有第一单级扫描电路的第一时钟信号端可以连接同一端口，所有第二单级扫描电路的第一时钟信号端可以连接同一端口。
本申请实施例还提供了一种显示装置，所述显示装置包括上述任意一实施例所述的栅极驱动电路。参考图9所示，为本申请实施例提供的一种显示装置的结构示意图，其中，显示装置可以为液晶显示装置，显示装置包括：
包括上述任意一实施例所述的栅极驱动电路的显示面板1000；
以及，为显示面板1000提供背光源(如箭头所示光源)的背光源模块2000。
需要说明的是，本申请对于显示装置的类型不做具体限制，其可以为液晶显示装置，还可以为有机致发光显示装置，或者其他类型显示装置。
本申请实施例提供了一种单级扫描电路、双级扫描电路、栅极驱动电路及显示装置，所述单级扫描电路包括：输入模块、上拉节点、上拉控制模块、第一下拉节点、第一下拉控制模块、第二下拉节点、第二下拉控制模块、第一耦合模块、第二耦合模块、输出模块和输出端，通过上述组成结构之间的相互配合，进而完成扫描栅极线的功能；以及，通过第一耦合模块和第二耦合模块分别将反相的第一时钟信号端和第二时钟信号端的信号，耦合至第一下拉节点和第二下拉节点，进而通过第一下拉节点和第二下拉节点分别控制的所述第一下拉控制模块和第二下拉控制模块交替工作，使得单级扫描电路的下拉功能全周期工作，保证单级扫描电路的稳定性高，进而保证栅极驱动电路的稳定性高。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (12)
1.一种单级扫描电路，其特征在于，所述单级扫描电路包括：输入模块T1T2、上拉节点P、上拉控制模块T3T4、第一下拉节点Q1、第一下拉控制模块T5T6、第二下拉节点Q2、第二下拉控制模块T7T8、第一耦合模块C1、第二耦合模块C2、输出模块T9C3和输出端；
所述输入模块响应于第一控制信号端的信号，而控制第一电压端与所述上拉节点之间的接通状态，以及响应于第二控制端的信号，而控制第二电压端与所述上拉节点之间的接通状态，其中，所述第一电压端和第二电压端输出的信号的电平相反；
所述上拉控制模块响应于所述上拉节点的信号，而控制所述第一下拉节点和第二下拉节点分别与所述第三电压端之间的接通状态；
所述第一下拉控制模块响应于所述第一下拉节点的信号，而控制所述上拉节点和输出端分别与所述第三电压端之间的接通状态；
所述第二下拉控制模块响应于所述第二下拉节点的信号，而控制所述上拉节点和输出端分别与所述第三电压端之间的接通状态；
所述第一耦合模块用于将第一时钟信号端的时钟信号耦合至所述第一下拉节点，所述第二耦合模块用于将第二时钟信号端的时钟信号耦合至所述第二下拉节点，在所述上拉控制模块控制所述第一下拉节点和第二下拉节点均与所述第三电压端之间接通时，所述第一下拉节点和第二下拉节点的信号为所述第三电压端输出的信号；以及，所述第一时钟信号端与所述第二时钟信号端的时钟信号相位差为180度，以通过所述第一下拉节点和第二下拉节点分别控制的所述第一下拉控制模块和第二下拉控制模块交替工作，而控制所述上拉节点和输出端均与所述第三电压端之间接通；
以及，所述输出模块响应于所述上拉节点的信号，而控制所述第一时钟信号端与所述输出端之间的接通状态。
2.根据权利要求1所述的单级扫描电路，其特征在于，所述输入模块包括：第一晶体管和第二晶体管；
所述第一晶体管的栅极连接至所述第一控制信号端，所述第一晶体管的第一端连接至所述第一电压端，所述第一晶体管的第二端连接至所述上拉节点；所述第二晶体管的栅极连接至所述第二控制信号端，所述第二晶体管的第一端连接至所述第二电压端，所述第二晶体管的第二端连接至所述上拉节点。
3.根据权利要求1所述的单级扫描电路，其特征在于，所述上拉控制模块包括：第三晶体管和第四晶体管；
所述第三晶体管和第四晶体管的栅极均连接至所述上拉节点，所述第三晶体管和第四晶体管的第一端均连接至所述第三电压端，所述第三晶体管的第二端连接至所述第一下拉节点，所述第四晶体管的第二端连接至所述第二下拉节点。
4.根据权利要求1所述的单级扫描电路，其特征在于，所述第一下拉控制模块包括：第五晶体管和第六晶体管；
所述第五晶体管和第六晶体管的栅极均连接至所述第一下拉节点，所述第五晶体管和第六晶体管的第一端均连接至所述第三电压端，所述第五晶体管的第二端连接至所述上拉节点，所述第六晶体的第二端连接至所述输出端。
5.根据权利要求1所述的单级扫描电路，其特征在于，所述第二下拉控制模块包括：第七晶体管和第八晶体管；
所述第七晶体管和第八晶体管的栅极均连接至所述第二下拉节点，所述第七晶体管和第八晶体管的第一端均连接至所述第三电压端，所述第七晶体管的第二端连接至所述上拉节点，所述第八晶体管的第二端连接至所述输出端。
6.根据权利要求1所述的单级扫描电路，其特征在于，所述第一耦合模块包括第一电容，所述第二耦合模块包括第二电容；
所述第一电容的第一极板连接至所述第一时钟信号端，所述第一电容的第二极板连接至所述第一下拉节点；所述第二电容的第一极板连接至所述第二时钟信号端，所述第二电容的第二极板连接至所述第二下拉节点。
7.根据权利要求1所述的单级扫描电路，其特征在于，所述输出模块包括：第九晶体管和第三电容；
所述第九晶体管的栅极连接至所述上拉节点，所述第九晶体管的第一端连接至所述第一时钟信号端，所述第九晶体管的第二端连接至所述输出端；所述第三电容的第一极板连接至所述输出端，所述第三电容的第二极板连接至所述上拉节点。
8.一种双级扫描电路，其特征在于，所述双级扫描电路包括第一单级扫描电路和第二单级扫描电路，所述第一单级扫描电路和第二单级扫描电路均为权利要求1～7任意一项所述的单级扫描电路；
其中，所述第一单级扫描电路的第二耦合模块复用所述第二单级扫描单元的第一耦合模块，以及，所述第二单级扫描电路的第二耦合模块复用所述第一单级扫描电路的第一耦合模块。
9.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多级权利要求1～7任意一项所述的单级扫描电路，或者，所述栅极驱动电路包括多级权利要求8所述的双级扫描电路。
10.根据权利要求9所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括多级单级扫描电路；
其中，上一级所述单级扫描电路的输出端连接至下一级所述单级扫描电路的第一控制端，下一级所述单级扫描电路的输出端连接至上一级所述单级扫描电路的第二控制端。
11.根据权利要求9所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括多级双级扫描电路；
其中，上一级所述双级扫描电路的第一单级扫描电路的输出端，连接至下一级所述双级扫描电路的第一单级扫描电路的第一控制端，上一级所述双级扫描电路的第二单级扫描电路的输出端，连接至下一级所述双级扫描电路的第二单级扫描电路的第一控制端；
下一级所述双级扫描电路的第一单级扫描电路的输出端，连接至上一级所述双级扫描电路的第一单级扫描电路的第二控制端，下一级所述双级扫描电路的第二单级扫描电路的输出端，连接至上一级所述双级扫描电路的第二单级扫描电路的第二控制端。
12.一种显示装置，其特征在于，所述显示装置包括权利要求9～11任意一项所述的栅极驱动电路。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170524 |