CN101303896A - 可降低频率偶合效应的移位缓存器及移位缓存器单元 - Google Patents
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Abstract
本发明公开了一种可降低频率偶合效应的移位缓存器及移位缓存器单元，其中每一级移位缓存器单元包括：至少一提升驱动模块、一提升模块、至少一下拉模块及至少一下拉驱动模块，其中当提升模块使用的第一频率信号波形或第二频率信号波形形成上升边缘时，该下拉驱动模块已先依据第一周期信号，导通下拉模块一段特定时间，及/或当提升模块使用的第一频率信号波形或第二频率信号波形形成下降边缘时，该下拉驱动模块已先依据第二周期信号，关闭下拉模块的导通一段特定时间，藉此当时该频率信号的偶合效应出现时，该下拉模块本身即具有足够的能力抵抗，进而改善移位缓存器单元的输出波形。
Description
技术领域
本发明是关于一种移位缓存器及移位缓存器单元，特别是关于一种可降低频率偶合效应的移位缓存器及移位缓存器单元。
背景技术
现有液晶显示器(LCD)是利用驱动模块(Driving Circuit)来控制该液晶显示器的面板上多个像素(Pixel)的灰阶信号。该驱动模块包括一栅极驱动器(GateDriver)电性连接数条扫瞄线(或称栅极线)以分别输出栅极脉冲信号(Gate PulseSignal)至每一对应像素，以及一源极驱动器(Source Driver)电性连接数条数据线(或称源极线)以分别传送数据信号(Data Signal)至每一对应像素，且每一条扫瞄线与每一条数据线的交会处还分别连接一对应像素的主动元件的两极性端(如薄膜晶体管(TFT)的栅极与源极)。当该栅极驱动器依序输出栅极脉冲信号以逐一开启每一条扫瞄在线的晶体管时，该源极驱动器会同时输出对应的数据信号以对该等数据在线的晶体管的电容充电至所需的电压准位，藉以显示不同的灰阶。
为了降低栅极驱动器的芯片成本，一些现有液晶显示器(LCD)面板如低温多晶硅(Low Temperature Poly-Silicon，LTPS)工艺面板采用一种整合驱动模块的设计，即将原本位在栅极驱动器芯片内的移位缓存器(Shift Register)改作在玻璃基板上，形成多级串接的移位缓存器(Shift Register Stages)模块以实现GOA(Gate on Array)，且其功能等同于原本栅极驱动器的移位缓存器。因为目前低温多晶硅(LTPS)制程大多采用多晶硅，使其拥有的晶体管载子迁移率(Mobility)可较非晶硅工艺高出两百倍以上。然而，为了降低面板的制作成本，拥有较低载子迁移率(Mobility)的非晶硅工艺也逐渐将模块设计制作于玻璃上。
目前整合驱动模块的移位缓存器设计中多设有一下拉模块(Pull-downModule)或类似的装置来避免该移位缓存器输出的栅极脉冲信号波形被其它信号提升(Pull up)而失真，但是驱动该等下拉模块的信号多半是采用一种频率信号(如CK)或是一反相频率信号(如XCK)。如图1A所示，为美国专利公告第7310402B2号所揭的第N级移位缓存器210的电路图，其包含一提升晶体管Q2与下拉模块1及2皆采用一第一频率信号(CK1)如图所示的理想第一频率信号(CK1-ideal)波形，但实际上在运作时，易受该提升晶体管Q2的泄极(Drain)与门极(Gate)之间形成的一电容(Cgd)偶合效应(Coupling Effect)影响，造成如图1B所示的实际第一频率信号(CK1-real)的波形上升速度较慢(如曲线边缘E1)，导致栅极脉冲信号的输出波形(Out)出现数个周期性向上的突升点B1；同时，因为图1A的下拉模块1及2也受到第一频率信号(CK1)的延迟驱动，连带造成提升模块的输出节点或输入节点(如P2)的位准未被及时下拉，以致下拉效果不佳。此外，虽然该下拉模块2使用理想上的第二频率信号(CK2-ideal)，但实际上的第二频率信号(CK2-real)也有可能出现与第一频率信号相同的偶合效应问题，故如图1B所示的栅极脉冲信号输出波形(Out)亦出现数个周期性的向下突升点B2。
发明内容
本发明之目的在于提供一种可降低频率偶合效应的移位缓存器及移位缓存器单元，是利用其它周期信号来驱动下拉模块(Pull-down Module)，且该周期信号与频率信号之间维持一小于180度的相位差(Phase shift)，藉此当时该频率信号的偶合效应出现时，该下拉模块本身即具有足够的能力抵抗，进而改善移位缓存器的输出波形。
为达成本发明目的，本发明提供一种移位缓存器，具有多个奇数级与偶数级移位缓存单元，其中每一级移位缓存器单元包括：至少一提升驱动模块、一提升模块、至少一下拉模块及至少一下拉驱动模块。
该提升驱动模块，用于依据一脉冲信号，提供一驱动信号。该提升模块，其受该驱动信号触发而导通时，基于一第一信号与一第二信号两者其中之一，输出一输出信号。该下拉模块，提供一第一电源电压至提升模块。该下拉驱动模块，在该第一信号波形或第二信号波形形成上升边缘时，该下拉驱动模块已先依据第三信号，导通下拉模块一段特定时间，及/或在该第一信号波形或第二信号波形形成下降边缘时，该下拉驱动模块已先依据第四信号，关闭下拉模块的导通一段特定时间。
在本实施例中，奇数级移位缓存器单元的第一信号为一第一频率信号、第二信号为一第二频率信号并与该第一频率信号互为反相、第三信号为一第一周期信号，以及第四信号为一第二周期信号并与该第一周期信号互为反相，且奇数级移位缓存器单元的提升驱动模块依据前一个奇数级移位缓存器单元产生的设定信号或一初始设定信号以导通该提升模块，使该提升模块产生一脉冲信号予下一个奇数级移位缓存器单元的提升驱动模块，并依据下一个奇数级移位缓存器单元产生的设定信号，提供第一电源电压以关闭提升模块的导通。而偶数级移位缓存器单元的第一信号为前述第一周期信号、第二信号为前述第二周期信号、第三信号为前述第一频率信号，以及第四信号为前述第二频率信号；且偶数级移位缓存器单元的提升驱动模块依据前一个偶数级移位缓存器单元产生的设定信号或另一初始设定信号，提供该驱动信号以导通该提升模块，使该提升模块产生一脉冲信号予下一个偶数级移位缓存器单元的提升驱动模块，并依据下一个偶数级移位缓存器单元产生的设定信号，提供第一电源电压以关闭提升模块。
在本实施例中，第一周期信号波形维持领先第一频率信号波形约小于180度的相差，以及该第二周期信号波形维持落后第一频率信号波形约小于180度的相差。在其它实施例中，该第一周期信号波形的波峰宽度小于该第二周期信号波形的波谷宽度，以及该第一频率信号波形的波峰宽度小于该第二频率信号波形的波谷宽度，或者是第一周期信号、第二周期信号、第一频率信号及第二频率信号的每一信号波形的波峰宽度皆小于波谷宽度。
在其它实施例中，移位缓存器单元的各下拉驱动模块改接至一第二电源电压，以利用该第二电源电压的位准低于第一电源电压，及时关闭各下拉模块的导通。
在其它实施例中，当第一频率信号由低位准状态变成高位准状态之前，利用电容使第二周期信号预先维持一高位准状态以导通下拉模块，藉此抵抗电容偶合效应。
附图说明
图1A为显示一现有移位缓存器单元的电路图；
图1B为显示图1中现有移位缓存器单元中数个不同信号的波形图；
图2为一种根据本发明的第一较佳实施例的移位缓存器的功能方块图；
图3A为本发明的第一较佳实施例的移位缓存器中每一移位缓存器单元的电路图；
图3B为本发明的第二较佳实施例的移位缓存器中每一移位缓存器单元的电路图；
图3C为本发明的第三较佳实施例的移位缓存器中每一移位缓存器单元的电路图；
图4A为本发明的第一较佳实施例的移位缓存器单元中数个不同信号的波形图；
图4B为本发明的第一较佳实施例的移位缓存器单元的信号仿真示意图；
图4C为本发明的第二较佳实施例的移位缓存器单元中数个不同信号的波形图；
图4D为本发明的第三较佳实施例的移位缓存器单元中数个不同信号的波形图；以及
图4E为本发明的第三较佳实施例的移位缓存器单元的信号仿真示意图。
【主要组件符号说明】
200 移位缓存器
203a，203b，203c移位缓存器单元
220 数组像素
300a 第一提升驱动模块
300b 第二提升驱动模块
310 提升模块
320 下拉模块
320a 第一下拉模块
320b 第二下拉模块
330 下拉驱动模块
330a 第一下拉驱动模块
330b 第二下拉驱动模块
Q，Q3 提升模块的输入节点
Q-1 上一级移位缓存器单元的提升模块的输入节点
K 下拉模块的第一输入节点
P 下拉模块的第二输入节点
OUT，OUT3 提升模块的输出节点
STN-1 上一级移位缓存器单元的设定信号
STN 给下一级移位缓存器单元的设定信号
STN+1 下一级移位缓存器单元的设定信号
GOA1～GOAN 移位缓存器单元
STO，STE 初始设定信号
ST1～STN 设定信号
OUT1～OUTN 栅极脉冲信号
CKO 第一频率信号
XCKO 第二频率信号
CKE 第一周期信号
XCKE 第二周期信号
CK 第一信号
XCK 第二信号
P_CK 第三信号
P_XCK 第四信号
VSS1 第一电源电压
VSS2 第二电源电压
Vh 高位准
E1 上升边缘
E2 下降边缘
P1，P2 相位差
W1 波峰宽度
W2 波谷宽度
T1，T2，T3，T4，T5，T6，T7，T8，T9，T10，T11，T12，T13，T14，T15，T16，T17，T18：晶体管
C1，C2，C3：电容
具体实施方式
以下将就图示详细说明本发明的技术内容。
请先参阅图2，为一种根据本发明中第一较佳实施例的移位缓存器200，包括多个串接的奇数级移位缓存器单元(GOA1、GOA3～GOAN)203a与多个串接的偶数级移位缓存器单元(GOA1、GOA3～GOAN)203a，其特征在于，该等奇数级及偶数级移位缓存器单元203a皆经由数条栅极线或扫瞄线依序输出栅极脉冲信号(Out1～OutN+1)以分别触发一液晶显示器(LCD)面板中构成数组像素(Pixel)220的各薄膜晶体管(TFT)的栅极(Gate)，以储存相关数据线(未显示)传来的灰阶数据。在该等串接的奇数级移位缓存器单元(GOA1、GOA3～GOAN)203a中，除了第一级移位缓存器单元(GOA1)是依据一初始设定信号STO以产生其栅极脉冲信号(Out1)外，其余奇数级移位缓存器单元(GOA3、GOA5～GOAN)皆是依据上一奇数级移位缓存器单元203a传出的设定信号以产生栅极脉冲信号。例如第三级奇数级移位缓存器单元(GOA3)接收第一级移位缓存器单元(GOA1)传出的第一设定信号(ST1)以产生其栅极脉冲信号(Out3)。类似的，在该等串接的偶数级移位缓存器单元(GOA2、GOA4～GOAN)中，除了第二级移位缓存器单元(GOA2)是依据另一初始设定信号STE以产生其栅极脉冲信号(Out2)外，其余偶数级移位缓存器单元(GOA4～GOAN+1)皆是依据其接收到的上一偶数级移位缓存器单元传出的设定信号以其产生栅极脉冲信号。例如第四级奇数级移位缓存器单元(GOA4)接收第二级移位缓存器单元(GOA2)传出的第二设定信号(ST2)以产生其栅极脉冲信号(Out4)。
每一移位缓存器单元203a皆分别电性连接一第一频率信号(CKO)、一第二频率信号(XCKO)、一第一周期信号(CKE)及一第二周期信号(XCKE)，但依偶数级或偶数级的不同，信号的连接方式也有所不同(待后详述)，其中第一频率信号(CKO)与第二频率信号(XCKO)互为反相，且第一周期信号(CKE)与第二周期信号(XCKE)互为反相。
请进一步参考图2及图3A，显示前述的一级移位缓存器单元203a的电路图，主要包括：一第一提升驱动模块300a、一第二提升驱动模块300b、一提升模块310、一第一下拉模块320a、一第二下拉模块320b、一第一下拉驱动模块330a及一第二下拉驱动模块330b。其特征在于，该第一提升驱动模块300a，包括一第一晶体管T1，其泄极(Drain)与栅极(Gate)共同连接初始设定信号(如STO或STE)或由上一级移位缓存器单元203a传来的设定信号。举例而言，一第三级移位缓存器单元203a的第一提升驱动模块300a依据第一级移位缓存器单元203a产生的设定信号(如ST1)或初始设定信号STO，提供该驱动信号以导通该提升模块310，使该提升模块310经由一输出点产生一设定信号STN予第五级移位缓存器单元的第一提升驱动模块300a，且第二提升驱动模块300b依据第五级移位缓存器单元回传的设定信号(如ST5)，提供第一电源电压VSS1以关闭提升模块310的导通。反之，例如，第四级移位缓存器单元203a的第一提升驱动模块300a依据第二级移位缓存器单元产生的设定信号(如ST2)或初始设定信号STE，提供该驱动信号以导通该提升模块310，使该提升模块310经由其输出点产生一设定信号ST4予第六级移位缓存器单元203a的第一提升驱动模块300a，且第四级移位缓存器单元203a的第二提升驱动模块300b依据第六级移位缓存器单元传回的设定信号(如ST6)，提供第一电源电压VSS1以关闭提升模块310。
该提升模块310具有一第二晶体管T2、一第三晶体管T3、一输入节点Q及一输出节点OUT，其特征在于，第二晶体管T2的泄极用于连接一第一信号(CK)或一第二信号(XCK)两者其中之一(于本实施例仅使用第一信号(CK)作说明)，其栅极用于连接该提升模块310的输入节点Q，以及源极用于连接该输出节点OUT以产生栅极脉冲信号(Out1～OutN+1)。而该第三晶体管T3的泄极连接第一信号(CK)，其栅极连接该提升模块310的输入节点Q，以及源极连接该该级移位缓存器单元203a的设定信号STN的输出点。该输入节点Q连接至该第一提升驱动模块300a的第一晶体管T1的源极，以连接该驱动信号至第二晶体管T2的栅极与第三晶体管T3的栅极。该输出节点OUT用于输出前述栅极脉冲信号。
是以，当该第一提升驱动模块300a的第一晶体管T1的泄极与栅极依据该设定信号的位准而导通时，于其源极产生驱动信号并经由该输入节点Q触发该提升模块310的第二晶体管T2的栅极与第三晶体管T3的栅极，使第二晶体管T2导通并基于第一信号(CK)的位准，输出栅极脉冲信号(Out1～OutN+1)，以及使第三晶体管T3导通并基于第一信号(CK)的位准于输出点产生设定信号STN予下一级移位缓存器单元203a。
该第一下拉驱动模块330a包含一第四晶体管T4及一第五晶体管T5，其特征在于，该第四晶体管T4的泄极与栅极共同连接至一第三信号(P_CK)，而该第五晶体管T5的泄极连接该第四晶体管T4的源极，且其栅极连接一第四信号(P_XCK)，以及源极连接至一第一电源电压VSS1。
该第一下拉模块320a，具有一第一输入节点K、一第六晶体管T6、一第七晶体管T7、一第八晶体管T8。其特征在于，该第一输入节点K连接第四晶体管T4的源极与该第五晶体管T5的泄极。而该第六晶体管T6的泄极连接至提升模块310的输入节点Q，且其栅极连接至第一输入节点K，以及源极连接第一电源电压VSS1。该第七晶体管T7的泄极连接至该提升模块310的设定信号STN的输出点，且其栅极连接至第一输入节点K，以及源极连接至第一电源电压VSS1。该第八晶体管T8的泄极连接该提升模块310的输出节点OUT，且其栅极连接第一输入节点K，以及源极连接至第一电源电压VSS1。
藉此，当该第一下拉驱动模块330a的第四晶体管T4依据第三信号(P_CK)的高位准Vh而导通后，会经由第一输入节点K分别触发该第一下拉模块320a的第六晶体管T6、第七晶体管T7及第八晶体管T8而使其导通，以分别提供第一电源电压VSS1至提升模块310的输入节点Q、设定信号STN的输出点及输出节点OUT，其特征在于，因为该第一电源电压VSS1为低位准，故可下拉该提升模块310的输入节点Q、设定信号STN的输出点及输出节点OUT的信号位准。反之，因为该第四信号(P_XCK)是与第三信号(P_CK)互为反相，故当该第一下拉驱动模块330a的第五晶体管T5依据第四信号(P_XCK)的高位准而导通时，第四晶体管T4会因第三信号(P_CK)为反相而不导通，且第五晶体管T5经由第一输入节点K提供第一电源电压VSS1予该第一下拉模块320a的第六晶体管T6、第七晶体管T7及第八晶体管T8的栅极而使三者皆不导通。
此外，该第二下拉驱动模块330b包含：一第九晶体管T9、一第十晶体管T10、一第十一晶体管T11及一第十二晶体管T12。该第九晶体管T9的泄极连接至第一下拉模块320a的第一输入节点K，且其栅极连接该提升模块310的输入节点Q，以及源极连接至第一电源电压VSS1。第十晶体管T10的栅极连接该提升模块310的输入节点Q，以及源极连接至第一电源电压VSS1。该第十一晶体管T11的泄极与栅极共同连接至第四信号(P_XCK)。而第十二晶体管T12的泄极连接第十晶体管T10的泄极与该第十一晶体管T11的源极，且其栅极连接第三信号(P_CK)，以及源极连接至第一电源电压VSS1。
该第二下拉模块320b包含：一第二输入节点P、一第十三晶体管T13、一第十四晶体管T14及一第十五晶体管T15。其中，该第二输入节点P分别连接第十晶体管T10的泄极、第十一晶体管T11的源极及第十二晶体管T12的泄极。该第十三晶体管T13的泄极连接提升模块310的输入节点Q，且其栅极分别连接第二输入节点P、第二下拉驱动模块330b的第十二晶体管T12的泄极与第十一晶体管T11的源极，以及其源极连接第一电源电压VSS1。该第十四晶体管T14的泄极连接至提升模块310的设定信号STN的输出点，进而连接至下一级移位缓存器单元203a，且其栅极连接第二输入节点P，以及其源极连接第一电源电压VSS1。该第十五晶体管T15的泄极连接该提升模块310的输出节点OUT，且其栅极连接第二输入节点P，以及源极连接第一电源电压VSS1。
藉此，当该第二下拉驱动模块330b的第十一晶体管T11依据第四信号(P_XCK)的高位准Vh而导通后，会经由第二输入节点P分别触发该第二下拉模块320b的第十三晶体管T13、第十四晶体管T14及第十五晶体管T15而使三者皆导通，以分别提供第一电源电压VSS1至提升模块310的输入节点Q、设定信号STN的输出点及输出节点OUT，因该第一电源电压VSS1为低位准，故可下拉该提升模块310的输入节点Q、设定信号STN的输出点及输出节点OUT的信号位准。反之，当该第二下拉驱动模块330b的第十二晶体管T12依据第三信号(P_CK)的位准而导通时，第十一晶体管T11会因第四信号(P_XCK)为反相而不导通，且第十二晶体管T12经由第二输入节点P提供第一电源电压VSS1予该第二下拉模块320b的第十三晶体管T13、第十四晶体管T14及第十五晶体管T15的栅极而使三者皆不导通。当提升模块310的输入节点Q的信号达到一高位准Vh以触发该第二下拉驱动模块330b的第九晶体管T9的栅极与第十一晶体管T11的栅极时，会将第一电源电压VSS1连接至第一及第二下拉模块320a及320b中的各晶体管的栅极，即可关闭第一及第二下拉模块320a及320b的导通，以避免下拉该提升模块310的输入节点Q、设定信号STN的输出点及输出节点OUT的信号位准。
该第二提升驱动模块330b包括：一第十六晶体管T16及一第十七晶体管T17。该第十六晶体管T16的泄极分别连接该提升模块310的输入节点Q、第二晶体管T2的栅极及第二晶体管T3的栅极，且其栅极连接一输入点，该输入点为下一级移位缓存器单元203a所产生的一设定信号STN+1，以及源极连接第一电源电压VSS1。该第十七晶体管T17的泄极连接至该提升模块310的输出节点OUT，且其栅极连接该下一级移位缓存器单元203a的设定信号STN+1的输入点，以及源极连接第一电源电压VSS1。
为了对抗频率偶合效应(CK Coupling Effect)，确保该提升模块310的输出位准被及时下拉，以获得较佳栅极脉冲信号的输出波形，不同于现有技术完全是以频率信号(CK及XCK)各占50％的工作周期(Duty Cycle)来驱动其下拉驱动电路(Pull-down driving circuit)，本发明改采第三信号(P_CK)及第四信号(P_XCK)分占不同比例(待后详述)的工作周期(Duty Cycle)来分别驱动第一及第二下拉驱动模块330a及330b，且设定第三信号(P_CK)的波形是维持领先该第一信号(CK)或第二信号(XCK)波形大约小于180度的相位差，以及设定第四信号(P_XCK)波形是维持落后该第一信号(CK)或第二信号(XCK)波形大约小于180度的相位差，或者也可设定第四信号(P_XCK)的波形维持领先该第一信号(CK)或第二信号(XCK)波形大约小于180度的相位差，以及设定第三信号(P_CK)波形维持落后该第一信号(CK)或第二信号(XCK)波形大约小于180度的相位差。
利用第三信号(P_CK)及第四信号(P_XCK)领先或落后该第一信号(CK)或第二信号(XCK)波形一特定相位差，即可解决习知技术中因频率偶合而造成驱动下拉驱动电路的信号能力不足的问题。例如，当该提升模块310连接的第一信号(CK)波形(亦可使用第二信号(XCK))在形成上升边缘时(即由LOW变成HIGH时)，因为该第一下拉驱动模块330a的第四晶体管T4已先依据第三信号(P_CK)的高位准Vh，触发第一下拉模块320a的各晶体管T6，T7及T8的栅极，即已预先导通该第一下拉模块330a一段特定时间，故能确保该提升模块310的输入节点Q、设定信号STN的输出点及输出节点OUT的信号波形处于下拉位准；同时，该第二下拉驱动模块330b的第十二晶体管T12也已先依据第三信号(P_CK)的高位准Vh，连接第一电源电压VSS1至第二下拉模块320b的各晶体管T13，T14及T15的栅极，故已关闭第二下拉模块320b的导通一段特定时间。反之，当该提升模块310连接的第一信号(CK)波形(亦可使用第二信号(XCK))在形成下降边缘时(即由HIGH变成LOW时)，因为该第一下拉驱动模块330a的第五晶体管T5已先依据第四信号(P_XCK)的高位准Vh，连接第一电源电压VSS1至第一下拉模块320a的各晶体管T6，T7及T8的栅极，故已预先关闭第一下拉模块320a的导通一段特定时间；同时，该第二下拉驱动模块330b的第十一晶体管T11已先依据第四信号(P_XCK)的高位准Vh，触发第二下拉模块320b的各晶体管T13，T14及T15的栅极，即已预先导通该第二下拉模块320b一段特定时间，确保该提升模块310的输入节点Q、设定信号STN的输出点及输出节点OUT的信号波形处于下拉位准。
但如图2所示，本发明将移位缓存器200分成多个奇数级移位缓存器单元(GOA1、GOA3～GOAN)与多个偶数级移位缓存器单元(GOA2、GOA4～GOAN+1)并分别连接第一频率信号(CKO)、第一周期信号(CKE)、第二频率信号(XCKO)及第二周期信号(XCKE)进行驱动。对应于图3A所示的本实施例中，各奇数级移位缓存器单元203a的第一信号(CK)可为第一频率信号(CKO)、第二信号(XCK)可为第二频率信号(XCKO)、第三信号(P_CK)可为第一周期信号(CKE)以及第四信号(P_XCK)可为第二周期信号(XCKE)；反之，各偶数级移位缓存器单元203a的第一信号(CK)为前述第一周期信号(CKE)、第二信号(XCK)为前述第二周期信号(XCKE)、第三信号(P_CK)为前述第一频率信号(CKO)，以及第四信号(P_XCK)为前述第二频率信号(XCKO)。同时，第一频率信号(CKO)、第一周期信号(CKE)、第二频率信号(XCKO)及第二周期信号(XCKE)的间可设定固定的相位差，藉此消除频率偶合以获得较佳的输出信号OUT的波形。例如，如图4A所示，设计该第二周期信号(XCKE)波形维持领先第一频率信号(CKO)波形的上升边缘E1一大约小于180度的相位差(Phase shift)P1，而该第一周期信号(CKE)波形维持落后第一频率信号(CKO)波形的下降边缘E2一大约小于180度的相差P2。此外，为了使输出波形OUT能自行下拉而更趋近完美，还可进一步设定该第一周期信号(CKE)波形的波峰宽度小于该第二周期信号(XCKE)波形的波谷宽度，以及该第一频率信号(CKO)波形的波峰宽度小于该第二频率信号(XCKO)波形的波谷宽度，或者设定第一周期信号(CKE)、第二周期信号(XCKE)、第一频率信号(CKO)及第二频率信号(XCKO)的每一信号波形的波峰宽度W1皆小于其波谷宽度W2。例如，将第一频率信号(CKO)、第一周期信号(CKE)、第二频率信号(XCKO)、第二周期信号(XCKE)的每一信号的波峰与波谷(HIGH/LOW)在一工作周期(Duty Cycle)中所占的时间比例设计成45比55，即可得到如图4B所示一代表各信号的仿真波形坐标图，其特征在于，横轴为时间(S)，纵轴为电压(V)，从该模拟波形坐标图中显示在第二周期信号(XCKE)波形维持领先第一频率信号(CKO)波形一大约小于180度的相位差的状态下，一第三级移位缓存器单元产生较佳的第一输入节点Q3的信号波形，以及较佳的输出波形OUT3的上升边缘与下降边缘，故能成功消除频率偶合。
需注意的是，该第一及第二周期信号(CKE及XCKE)并不限于必须是一种频率信号，只要能设计成能与该第一或第二频率信号(CKO或XCKO)保持一特定相位差的信号源即可。
请先参阅图3B，为根据本发明中第二较佳实施例的移位缓存器单元203b，其同样分成多个串接的奇数级移位缓存器单元203b与多个串接的偶数级移位缓存器单元203b，但不同于第一实施例的移位缓存器单元203a的处为：该第二较佳实施例的移位缓存器单元203b的第一下拉驱动模块330a的第五晶体管T5的源极改接至一第二电源电压VSS2，以及该移位缓存器单元203b的第二下拉驱动模块330b的第九晶体管T9的源极、第十晶体管T10的源极及第十二晶体管T12的源极亦改接至第二电源电压VSS2，其特征在于，利用该第二电源电压VSS2(如-10V至-15V)的位准低于第一电源电压VSS1(如-6V至0)，藉此可及时关闭第一下拉模块320a的各晶体管T6、T7及T8的导通与关闭第二下拉模块320b的各晶体管T13、T14及T15的导通。至于第二实施例的其余各元件因为皆同于第一实施例，故在此不再述赘述。
请进一步参考图4B，显示依据本发明第二实施例的移位缓存器单元203b的第一频率信号(CKO)、第二频率信号(XCKO)、一设定信号STN-1的输入点、提升模块310的输入节点Q等各信号的最低位准相同于第一电源电压VSS1，而该第一周期信号(CKE)、第二周期信号(XCKE)、第一下拉模块320a的第一输入节点K及第一下拉模块320a的第二输入节点P的最低位准相同于第二电源电压VSS2。
请先参阅图3C，为一种根据本发明的第三较佳实施例的移位缓存器，其同样分成多个奇数级与偶数级移位缓存器单元203c分别连接第一信号(CK)、第二信号(XCK)及第四信号(P_XCK)，其特征在于，每一移位缓存器单元203c具有第一提升驱动模块300a、第二提升驱动模块300b、提升模块310、下拉模块320及下拉驱动模块330。
该第一提升驱动模块300a具有第一晶体管T1经由前述输入点受到上一级移位缓存器单元203b的设定信号STN-1触发而产生一驱动信号。
该提升模块310包括：一输入节点Q、一第二晶体管T2、一第一电容C1、第二电容C2、第三晶体管T3及一输出节点OUT。其特征在于，第二晶体管T2的泄极连接第一信号(CK)，且其栅极连接输入节点Q用于接收第一提升驱动模块300a产生的驱动信号，以及源极连接输出节点OUT以产生该栅极脉冲信号。该第一电容C1具有一极性端连接第一信号(CK)(第二信号(XCK)亦可)，以及另一极性端连接输入节点Q及驱动信号。该第二电容C2具有一极性端连接第一信号(CK)，以及另一极性端连接该第二晶体管T2的源极。该第三晶体管T3的泄极连接第一信号(CK)，且其栅极连接该提升模块310的输入节点Q及该驱动信号，以及源极经由一输出点产生设定信号STN予下一级移位缓存器单元203c。
该下拉驱动模块330包括：一第三电容C3及一第四晶体管T4，其特征在于，该第三电容C3具有一极性端连接第四信号(P_XCK)，以及另一极性端连接下拉模块320的第一输入节点K。第四晶体管T4的泄极连接下拉模块320的第一输入节点K，且其栅极连接上一级移位缓存器单元203c产生的输入节点信号(Q-1)，以及源极连接第一电源电压VSS1。利用第三电容C3连接第四信号(P_XCK)和第四晶体管T4组成下拉驱动模块330，能提高系统可靠度。
该下拉模块320包括：一第五晶体管T5、一第六晶体管T6、一第七晶体管T7、一第八晶体管T8及一第九晶体管T9，其特征在于，第五晶体管T5的泄极连接提升模块310的输入节点Q、栅极连接第一输入节点K，以及源极连接第一电源电压VSS1。该第六晶体管T6的泄极连接该提升模块310的设定信号STN的输出点、栅极连接第一输入节点K，以及源极连接第一电源电压VSS1。该第七晶体管T7的泄极连接至提升模块310的输出节点OUT、栅极连接第一输入节点K，以及源极连接第一电源电压VSS1。该第八晶体管T8的泄极连接至提升模块310的输出节点OUT、栅极连接第二信号(XCK)，以及源极连接第一电源电压VSS1。该第九晶体管T9的泄极连接至该提升模块310的设定信号STN的输出点、栅极连接第二信号(XCK)，以及源极连接第一电源电压VSS1。
该第二提升驱动模块300b包括：一第十晶体管T10、一第十一晶体管T11及一第十二晶体管T12。其特征在于，该第十晶体管T10的泄极连接第一提升驱动模块300a的第一晶体管T1的源极、栅极连接下一级移位缓存器单元203c产生的一设定信号，以及源极连接第一电源电压VSS1。该第十一晶体管T11的泄极连接至提升模块310的输出节点OUT、栅极连接下一级移位缓存器单元203c的设定信号，以及源极连接第一电源电压VSS1。该第十二晶体管T12的泄极连接至提升模块310的设定信号STN的输出点、栅极连接下一级移位缓存器单元203c的设定信号，以及源极连接第一电源电压VSS1。相同于第一实施例中，各奇数级移位缓存器单元203c的第一信号(CK)可为第一频率信号(CKO)、第二信号(XCK)可为第二频率信号(XCKO)、第三信号(P_CK)可为第一周期信号(CKE)及第四信号(P_XCK)可为第二周期信号(XCKE)；反之，各偶数级移位缓存器单元203c的第一信号(CK)为前述第一周期信号(CKE)、第二信号(XCK)为前述第二周期信号(XCKE)、第三信号(P_CK)为前述第一频率信号(CKO)，以及第四信号(P_XCK)为前述第二频率信号(XCKO)。
如图4C及图4D所示，当第四晶体管T4受到上一级移位缓存器单元203c产生的输入节点信号(Q-1)的高位准Vh而触发并导通时，会连接第一电源电压VSS1至下拉模块320的第一输入节点K以下拉第一输入节点K的信号位准至VSS1，使下拉模块320不导通，藉以维持Q点的信号位准上升至高位准Vh。反之，当第一频率信号(CKO)由低位准VSS1状态变成高位准Vh状态时，利用第三电容C3使第二周期信号(XCKE)已预先维持高位准Vh状态以导通下拉模块320来下拉Q点的信号位准至VSS1，藉此抵抗电容偶合效应；同时，利用第一及第二电容C1、C2及第一频率信号(CKO)本身的电容偶合效应亦将提升模块310的输入节点Q点的信号位准拉低至低位准VSS1，而不让Q点的信号位准高起，故可确保输出波形OUT的稳定状态。
图4E显示第三实施例的移位缓存器单元203c的信号仿真波形坐标图，其中，第二周期信号(XCKE)波形维持领先第一频率信号(CKO)波形一大约小于180度的相位差的状态下，第三级移位缓存器单元203c产生较佳的第一输入节点Q3的信号波形，以及较佳的输出波形OUT3的上升边缘与下降边缘以消除频率偶合。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (30)
1、一种移位缓存器，具有多极移位缓存单元，其特征在于，每一级移位缓存器包括：
至少一提升驱动模块，用于依据一脉冲信号，提供一驱动信号；
一提升模块，其受该驱动信号触发而导通时，基于一第一信号与一第二信号两者其中之一，输出一输出信号；
至少一下拉模块，提供一第一电源电压至提升模块；以及
至少一下拉驱动模块，在该第一信号波形或第二信号波形形成上升边缘或下降边缘两者其中之一时，已依据一第三信号或一第四信号，先触发下拉模块一段特定时间。
2、如权利要求1所述的移位缓存器，其特征在于，当该第一信号波形或第二信号波形形成上升边缘时，该下拉驱动模块已先依据第三信号，导通下拉模块一段特定时间，以及当该第一信号波形或第二信号波形形成下降边缘时，该下拉驱动模块已先依据第四信号，关闭下拉模块的导通一段特定时间。
3、如权利要求2所述的移位缓存器，其特征在于，该多极移位缓存器单元进一步包括：
至少一奇数级移位缓存器单元，其提升驱动模块依据前一个奇数级移位缓存器单元产生的设定信号或一初始设定信号以导通该提升模块，使该提升模块产生一设定信号予下一个奇数级移位缓存器单元的提升驱动模块，并依据下一个奇数级移位缓存器单元产生的设定信号，提供第一电源电压以关闭提升模块的导通；以及
至少一偶数级移位缓存器单元，其提升驱动模块依据前一个偶数级移位缓存器单元产生的设定信号或另一初始设定信号，提供该驱动信号以导通该提升模块，使该提升模块产生一设定信号予下一个偶数级移位缓存器单元的提升驱动模块，并依据下一个偶数级移位缓存器单元产生的设定信号，提供第一电源电压以关闭提升模块。
4、如权利要求3所述的移位缓存器，其特征在于，该多极移位缓存器单元进一步包括：
每一奇数级移位缓存器单元的第一信号为一第一频率信号、第二信号为一第二频率信号并与该第一频率信号互为反相、第三信号为一第一周期信号，以及第四信号为一第二周期信号并与该第一周期信号互为反相；以及
每一偶数级移位缓存器单元的第一信号为前述第一周期信号、第二信号为前述第二周期信号、第三信号为前述第一频率信号，以及第四信号为前述第二频率信号。
5、如权利要求4所述的移位缓存器，其特征在于，该第一周期信号波形维持领先第一频率信号波形小于180度的相差，以及该第二周期信号波形维持落后第一频率信号波形小于180度的相差。
6、如权利要求4所述的移位缓存器，其特征在于，该第一周期信号波形的波峰宽度小于该第二周期信号波形的波谷宽度，以及该第一频率信号波形的波峰宽度小于该第二频率信号波形的波谷宽度。
7、如权利要求4所述的移位缓存器，其特征在于，第一周期信号、第二周期信号、第一频率信号及第二频率信号的每一信号波形的波峰宽度皆小于波谷宽度。
8、如权利要求4所述的移位缓存器，其特征在于，该提升模块具有一输入节点连接该驱动信号，以及一输出节点用于输出该输出信号；该下拉模块，具有一第一输入节点并提供第一电源电压至提升模块的输出节点；以及一下拉驱动模块，连接下拉模块的第一输入节点以导通下拉模块。
9、如权利要求8所述的移位缓存器，其特征在于，该提升驱动模块包括一第一晶体管，其泄极与栅极共同连接该脉冲信号，以及源极连接提升模块的输入节点以提供驱动信号。
10、如权利要求9所述的移位缓存器，其特征在于，该提升模块进一步包括：
一第二晶体管，其泄极连接第一信号与第二信号两者其中之一、栅极连接提升模块的输入节点及该驱动信号，以及源极连接至输出节点以产生该输出信号；以及
一第三晶体管，其泄极连接第一信号与第二信号两者其中之一、栅极连接提升模块的输入节点及该驱动信号，以及源极产生设定信号予下一级移位缓存器单元。
11、如权利要求10所述的移位缓存器，其特征在于，该下拉驱动模块包含：
一第四晶体管，其泄极与栅极共同连接至第三信号，以及源极连接至下拉模块的第一输入节点；以及
一第五晶体管，其泄极连接至下拉模块的第一输入节点、栅极连接第四信号，以及源极连接至第一电源电压或一第二电源电压，其特征在于，该第二电源电压的位准高于第一电源电压。
12、如权利要求11所述的移位缓存器，其特征在于，该下拉模块包含：
一第六晶体管，其泄极连接至提升模块的输入节点、栅极连接至下拉模块的第一输入节点，以及源极连接第一电源电压；
一第七晶体管，其泄极连接至给下一级移位缓存器单元的设定信号、栅极连接至下拉模块的第一输入节点，以及源极连接至第一电源电压；以及
一第八晶体管，其泄极连接输出节点、栅极连接下拉模块的第一输入节点，以及源极连接至第一电源电压。
13、如权利要求12所述的移位缓存器，其特征在于，该下拉驱动模块还包含：
一第九晶体管，其泄极连接至下拉模块的第一输入节点、栅极连接提升模块的输入节点，以及源极连接至第一电源电压或第二电源电压两者其中之一；
一第十晶体管，其泄极连接下拉模块的一第二输入节点、栅极连接提升模块的输入节点，以及源极连接至第一电源电压或第二电源电压两者其中之一；
一第十一晶体管，其泄极与栅极共同连接至第四信号，以及源极连接下拉模块的第二输入节点；以及
一第十二晶体管，其泄极连接至下拉模块的第二输入节点、栅极连接第三信号，以及源极连接至第一电源电压或第二电源电压两者其中之一。
14、如权利要求13所述的移位缓存器，其特征在于，该下拉模块包含：
一第十三晶体管，其泄极连接提升模块的输入节点、栅极连接下拉模块的第二输入节点，以及源极连接第一电源电压；
一第十四晶体管，其泄极连接至给下一级移位缓存器单元的设定信号、栅极连接下拉模块的第二输入节点，以及源极连接第一电源电压；以及
一第十五晶体管，其泄极连接输出节点、栅极连接下拉模块的第二输入节点，以及源极连接第一电源电压。
15、如权利要求14所述的移位缓存器，其特征在于，该提升驱动模块包括：
一第十六晶体管，其泄极连接提升模块的输入节点、栅极连接下一级移位缓存器单元产生的一设定信号，以及源极连接第一电源电压；以及
一第十七晶体管，其泄极连接至输出节点、栅极连接下一级移位缓存器单元的设定信号，以及源极连接第一电源电压。
16、如权利要求9所述的移位缓存器，其特征在于，该提升模块进一步包括：
一第二晶体管，其泄极连接第一信号与第二信号两者其中之一、栅极连接提升模块的输入节点及该驱动信号，以及源极连接输出节点以产生该输出信号；
一第一电容，具有一极性端连接第一信号与第二信号两者其中之一，以及另一极性端连接提升模块的输入节点及驱动信号；
一第二电容，具有一极性端连接第一信号与第二信号两者其中之一，以及另一极性端连接该第二晶体管的源极；以及
一第三晶体管，其泄极连接第一信号与第二信号两者其中之一、栅极连接提升模块的输入节点及该驱动信号，以及源极产生设定信号予下一级移位缓存器单元。
17、如权利要求16所述的移位缓存器，其特征在于，该下拉驱动模块包括：
一第三电容，具有一极性端连接第四信号，以及另一极性端连接下拉模块的第一输入节点；以及
一第四晶体管，其泄极连接下拉模块的第一输入节点、栅极连接上一级移位缓存器单元产生的输出节点的信号，以及源极连接第一电源电压。
18、如权利要求17所述的移位缓存器，其特征在于，该下拉模块包括：
一第五晶体管，其泄极连接提升模块的输入节点、栅极连接下拉模块的第一输入节点，以及源极连接第一电源电压；
一第六晶体管，其泄极连接至给下一级移位缓存器单元的设定信号、栅极连接下拉模块的第一输入节点，以及源极连接第一电源电压；
一第七晶体管，其泄极连接至输出节点、栅极连接下拉模块的第一输入节点，以及源极连接第一电源电压；
一第八晶体管，其泄极连接至输出节点、栅极连接第一信号与第二信号两者其中之一，以及源极连接第一电源电压；以及
一第九晶体管，其泄极连接至给下一级移位缓存器单元的设定信号、栅极连接第一信号与第二信号两者其中之一，以及源极连接第一电源电压。
19、如权利要求18所述的移位缓存器，其特征在于，该提升驱动模块包括：
一第十晶体管，其泄极连接第一晶体管的源极、栅极连接下一级移位缓存器单元产生的一设定信号，以及源极连接第一电源电压；
一第十一晶体管，其泄极连接至输出节点、栅极连接下一级移位缓存器单元产生的设定信号，以及源极连接第一电源电压；以及
一第十二晶体管，其泄极连接至提供给下一级移位缓存器单元的设定信号、栅极连接下一级移位缓存器单元产生的设定信号，以及源极连接第一电源电压。
20、一种移位缓存器，具有多极移位缓存器单元，其特征在于，每一级移位缓存器单元包括：
一提升模块，依据一第一信号与一第二信号两者其中之一，提供一输出信号；
至少一提升驱动模块，响应上一级移位缓存器单元产生的输出信号或一初始信号，导通提升模块，以及响应其下一级移位缓存器单元产生的输出信号，关闭提升模块的导通；
至少一下拉模块，提供第一电源电压至提升模块以拉低输出信号的位准；以及
至少一下拉驱动模块，在该第一信号波形或第二信号波形形成上升边缘时，已先依据一第三信号，导通下拉模块一段特定时间，以及在该第一信号波形或第二信号波形形成下降边缘时，已先依据一第四信号，关闭下拉模块的导通一段特定时间。
21、如权利要求20所述的移位缓存器，其特征在于，该多极移位缓存器单元进一步包括：
至少一奇数级移位缓存器单元，其提升驱动模块依据上一个奇数级移位缓存器单元产生的输出信号或初始信号以导通该提升模块，使该提升模块产生一输出信号予下一个奇数级移位缓存器单元的提升驱动模块，并依据下一个奇数级移位缓存器单元产生的输出信号，提供第一电源电压以关闭提升模块的导通；以及
至少一偶数级移位缓存器单元，其提升驱动模块依据前一个偶数级移位缓存器单元产生的输出信号或另一初始信号以导通该提升模块，使该提升模块产生一输出信号予下一个偶数级移位缓存器单元的提升驱动模块，并依据下一个偶数级移位缓存器单元产生的输出信号，提供第一电源电压以关闭提升模块的导通。
22、如权利要求21所述的移位缓存器，其特征在于，该多极移位缓存器单元进一步包括：
每一奇数级移位缓存器单元的第一信号为一第一频率信号、第二信号为一第二频率信号并与该第一频率信号互为反相、第三信号为一第一周期信号，以及第四信号为一第二周期信号并与该第一周期信号互为反相；以及
每一偶数级移位缓存器单元的第一信号为前述第一周期信号、第二信号为前述第二周期信号、第三信号为前述第一频率信号，以及第四信号为前述第二频率信号。
23、如权利要求22所述的移位缓存器，其特征在于，该第一周期信号波形维持领先第一频率信号波形小于180度的相差，以及该第二周期信号波形维持落后第一频率信号波形小于180度的相差。
24、如权利要求22所述的移位缓存器，其特征在于，该第一周期信号波形的波峰宽度小于该第二周期信号波形的波谷宽度，以及该第一频率信号波形的波峰宽度小于该第二频率信号波形的波谷宽度。
25、如权利要求22所述的移位缓存器，其特征在于，第一周期信号、第二周期信号、第一频率信号及第二频率信号的每一信号波形的波峰宽度皆小于波谷宽度。
26、一种可降低频率偶合效应的移位缓存器单元，其特征在于，包括：
一提升模块，基于一第一信号与一第二信号两者其中之一，在该输出节点输出一输出信号；
至少一提升驱动模块，用于依据一脉冲信号，导通提升模块；
至少一下拉模块，提供第一电源电压至提升模块以拉低输出信号的位准；以及
至少一下拉驱动模块，在该第一信号波形或第二信号波形形成上升边缘或下降边缘两者其中之一时，该下拉驱动模块已依据一第三信号或一第四信号，先触发下拉模块一段特定时间。
27、如权利要求26所述的移位缓存器单元，其特征在于，当该第一信号波形或第二信号波形形成上升边缘时，该下拉驱动模块已先依据第三信号，导通下拉模块一段特定时间，以及当该第一信号波形或第二信号波形形成下降边缘时，该下拉驱动模块已先依据第四信号，关闭下拉模块的导通一段特定时间。
28、如权利要求27所述的移位缓存器单元，其特征在于，该第三信号波形维持领先第一信号波形或第二信号波形小于180度的相差，以及该第四信号波形维持落后第一信号波形或第二信号波形小于180度的相差。
29、如权利要求27所述的移位缓存器单元，其特征在于，该第一信号波形的波峰宽度小于该第二信号波形的波谷宽度，以及该第三信号波形的波峰宽度小于该第四信号波形的波谷宽度。
30、如权利要求第27项所述的移位缓存器单元，其特征在于，第一信号、第二信号、第三信号及第四信号的每一信号波形的波峰宽度皆小于波谷宽度。
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