CN101615431B

CN101615431B - 移位寄存器

Info

Publication number: CN101615431B
Application number: CN2009101606681A
Authority: CN
Inventors: 苏国彰; 蔡宗廷; 陈勇志; 刘俊欣
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2009-07-29
Filing date: 2009-07-29
Publication date: 2012-06-27
Anticipated expiration: 2029-07-29
Also published as: CN101615431A

Abstract

本发明实施例提供一种移位寄存器，其包括第一及第二移位寄存单元，第一移位寄存单元在第一输出端产生第一触发信号且包括第一下拉电路；第二移位寄存单元接收第一触发信号并在第二输出端产生第二触发信号；第一触发信号与第二触发信号依序地被激活，且第二移位寄存单元包括第二下拉电路，第一下拉电路与第二下拉电路不同时地执行电压下拉操作，且当第一下拉电路不执行电压下拉操作时，第二下拉电路对第一输出端执行电压下拉操作。本发明实施例通过简化移位寄存器中每一级移位寄存单元内的下拉电路，从而能够更弹性地设计电路布局并减少功率消耗。

Description

移位寄存器

技术领域

本发明涉及静态存储器，特别涉及一种移位寄存器。

背景技术

图1A-1B为现有移位寄存器。参阅图1A-1B，移位寄存器1包括多级移位寄存单元。在图1A-1B中，以六级移位寄存单元1₁-1₆为例来说明。每一移位寄存单元具有相同的电路架构，举例来说，移位寄存单元1₁包括上拉控制电路10、上拉电路11、以及两个下拉电路12及13。每一移位寄存单元接收一触发信号并产生一输出信号。除了最后一级的移位寄存单元1₆以外，其余的移位寄存单元1₁-1₅都输出各自的输出信号OUT₁-OUT₅以作为下一级移位寄存单元的触发信号。第一级的移位寄存单元1₁则是接收外部输入的信号TS。移位寄存单元1₆则输出其输出信号OUT₆以作为一触发信号给后端电路使用。

参阅图1A-1B，奇数级的移位寄存单元1₁、1₃、1₅的上拉电路11受控于频率信号CK1，而偶数级的移位寄存单元1₂、1₄、及1₆的上拉电路11则受控于频率信号CK1的反相信号，即频率信号XCK1，以进行移位暂存的操作。此外，在奇数级的移位寄存单元1₁、1₃、1₅中，下拉电路12受控于频率信号CK2，而下拉电路13则受控于频率信号CK2的反相信号，即频率信号XCK2；在偶数级的移位寄存单元1₂、1₄、及1₆中，下拉电路12受控于频率信号XCK2，而下拉电路13则受控于频率信号CK2。对于每一移位寄存单元而言，通过互为反相的频率信号CK2与XCK2，使得下拉电路12及13交互地工作，以对移位寄存器中的节点进行电压下拉操作。

然而，受限于有限的电路布局空间，在同一级移位寄存单元内设置两组下拉电路占用了太大的空间，且移位寄存器使用大量的薄膜晶体管，进而影响移位寄存器的功率消耗。

因此，人们期待出现一种移位寄存器，其能简化每一级移位寄存单元内的下拉电路，以便能更弹性地设计电路布局并减少功率消耗。

发明内容

本发明提供一种移位寄存器，其能简化每一级移位寄存单元内的下拉电路，以使便能更弹性地设计电路布局并减少功率消耗。

为实现上述目的，本发明提供一种移位寄存器，其包括第一及第二移位寄存单元。第一移位寄存单元在第一输出端产生第一触发信号且包括第一下拉电路。第二移位寄存单元接收第一触发信号并在第二输出端产生第二触发信号。第一触发信号与第二触发信号依序地被激活，且第二移位寄存单元包括第二下拉电路。第一下拉电路与第二下拉电路不同时地执行电压下拉操作，且当第一下拉电路不执行电压下拉操作时，第二下拉电路对第一输出端执行电压下拉操作。

在本实施例中，移位寄存器还包括第三移位寄存单元，其接收第二触发信号且在第三输出端产生第三触发信号。第一触发信号、第二触发信号、以及第三触发信号依序地被激活，且第三移位寄存单元包括第三下拉电路。第一下拉电路与第三下拉电路同时地执行与同时地不执行电压下拉操作。

在本实施例中，移位寄存器还包括第四移位寄存单元，其接收第三触发信号且在第四输出端产生第四触发信号。第一触发信号、第二触发信号、第三触发信号、以及第四触发信号依序地被激活。第四移位寄存单元包括第四下拉电路。第二下拉电路与第四下拉电路同时地执行与同时地不执行电压下拉操作。

本发明实施例所提供的移位寄存器，其每一级移位寄存单元仅具有一下拉电路，且一组相邻的移位寄存单元内的下拉电路交替动作，通过简化移位寄存器中每一级移位寄存单元内的下拉电路，从而能够更弹性地设计电路布局并减少功率消耗。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1A-1B为现有移位寄存器的结构示意图；

图2A-2B为本发明实施例的移位寄存器的结构示意图；

图3为图2的移位寄存器中移位寄存单元的详细电路图；

图4为图3中移位寄存单元的信号波形图。

附图标号：

1～移位寄存器 1₁-1₆～移位寄存单元

10～上拉控制电路 11～上拉电路

12、13～下拉电路 2～移位寄存器

2₁-2₆～移位寄存单元 20～上拉控制电路

21～上拉电路 22～下拉电路

23～状态切换电路 TO₁-TO₆～输出端

TS、TT～外部输入信号 OUT₁-OUT₆～输出信号

CK1、XCK1、CK2、XCK2～频率信号

N30、N31～节点 T1-T8～晶体管

C1、C2～电容器 W1、W2～突波

T1-T4～时间点

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，以下特举一较佳实施例，并配合附图，作详细说明如下。

图2A-2B为本发明实施例提供的移位寄存器2。移位寄存器2包括多级移位寄存单元。在本实施例中，为了方便说明，将以六个移位寄存单元2₁-2₆为例来说明。在实际应用上，移位寄存单元的数量将根据系统需求来决定。

参阅图2A-2B，移位寄存器2包括六个移位寄存单元2₁-2₆。每一移位寄存单元具有相同的电路架构，举例来说，移位寄存单元2₁包括上拉控制电路20、上拉电路21、单一下拉电路22、以及状态切换电路23。每一移位寄存单元接收一触发信号并于其输出端产生一输出信号。除了最后一级的移位寄存单元2₆以外，其余的移位寄存单元2₁-2₅分别于输出端TO₁-TO₅输出各自的输出信号OUT₁-OUT₅以作为下一级移位寄存单元2₂-2₆的触发信号。第一级的移位寄存单元2₁则是接收外部输入的信号TS以作为其触发信号。移位寄存单元2₆则于输出端TO₆输出其输出信号OUT₆以作为一触发信号给后端电路使用。输出信号OUT₁-OUT₆依序地被激活。因此可得知，移位寄存单元2₂-2₆及后端电路所接收的触发信号依序地被激活。

参阅图2A-2B，奇数级的移位寄存单元2₁、2₃、2₅的上拉电路21受控于频率信号CK1，而偶数级的移位寄存单元2₂、2₄、及2₆的上拉电路21则受控于频率信号CK1的反相信号，即频率信号XCK1，以进行移位暂存操作。此外，在奇数级的移位寄存单元2₁、2₃、2₅中，下拉电路22受控于频率信号CK2；在偶数级的移位寄存单元2₂、2₄、及2₆中，下拉电路22受控于频率信号CK2的反相信号，即频率信号XCK2。因此，奇数级的移位寄存单元2₁、2₃、2₅的下拉电路22与偶数级的移位寄存单元2₂、2₄、及2₆的下拉电路22交错地执行电压下拉操作。在本实施例中，与频率信号CK1与XCK1比较起来，频率信号CK2与XCK2的频率较低。

例如，当偶数级的移位寄存单元2₂、2₄、及2₆的下拉电路22根据频率信号XCK2执行电压下拉操作时，奇数级的移位寄存单元2₁、2₃、2₅的下拉电路22则根据频率信号CK2不执行电压下拉操作。此时，偶数级的移位寄存单元2₂、2₄、及2₆的下拉电路22除了分别对输出端TO₂、TO₄、及TO₆执行电压下拉操作，也分别对奇数级的移位寄存单元2₁、2₃、及2₅的输出端TO₁、TO₃、及TO₅执行电压下拉操作。

相反地，当奇数级的移位寄存单元2₁、2₃、2₅的下拉电路22根据频率信号CK2执行电压下拉操作时，偶数级的移位寄存单元2₂、2₄、及2₆的下拉电路22则根据频率信号XCK2不执行电压下拉操作。此时，奇数级的移位寄存单元2₃及2₅的下拉电路22除了分别对输出端TO₃及TO₅执行电压下拉操作，也分别对偶数级的移位寄存单元2₂及2₄的输出端TO₂及TO₄执行电压下拉操作。在本实施例中，可通过外部电路来对移位寄存单元2₆的输出端TO₆执行电压下拉操作。根据上述可得知，在移位寄存器2中，在下拉电路不执行电压下拉操作的移位寄存单元中，其输出端的电压下拉操作是由下一级的移位寄存单元的下拉电路来执行。

参阅图2A-2B，每一级的移位寄存单元的状态切换电路23耦接对应的输出端且接收后一级的移位寄存单元所产生的输出信号。举例来说，移位寄存单元2₁的状态切换电路23接收后一级的移位寄存单元2₂所产生的输出信号OUT₂，以使得当输出信号OUT₂被激活时，输出信号OUT₁能切换至非激活状态。而移位寄存单元2₆的状态切换电路23则是接收外部输入的信号TT。

以下将详细说明每一移位寄存单元的电路。为了简洁说明，图3仅表示移位寄存单元2₁-2₂的详细电路。移位寄存单元2₁-2₆则具有相同的电路。以下将以移位寄存单元2₁为例来说明每一移位寄存单元的电路。参阅图3，移位寄存单元2₁的上拉控制电路20包括晶体管T1。晶体管T1的输入端与控制端耦接在一起并接收触发信号，且晶体管T1的输出端耦接节点N30。需注意，移位寄存单元2₁的晶体管T1所接收的触发信号即是外部输入的信号TS，而其它移位寄存单元2₂-2₆的晶体管T1所接收的触发信号则分别是前一级移位寄存单元2₁-2₅所产生的输出信号OUT₁-OUT₅。

移位寄存单元2₁的上拉电路21包括晶体管T2及电容器C1及C2。晶体管T2的控制端耦接节点N30，其输入端接收对应的频率信号CK1，且其输出端耦接对应的输出端TO₁。电容器C1耦接于晶体管T2的控制端与输入端之间，而电容器C2耦接于晶体管T2的控制端与输出端TO₁之间。输出端TO₁耦接下一级移位寄存单元2₂的晶体管T1的控制端。参阅图3，在奇数级的移位寄存单元2₁、2₃、及2₅中，晶体管T2的输入端接收频率信号CK1；在偶数级的移位寄存单元2₂、2₄、及2₆中，晶体管T2的输入端接收频率信号XCK1。移位寄存单元2₁-2₅的上拉电路21分别于输出端TO₁-TO₅产生输出信号OUT₁-OUT₆，以作为移位寄存单元2₂-2₆所接收的触发信号。

移位寄存单元2₁的下拉电路22包括晶体管T3-T6。参阅图3，晶体管T3的控制端与输入端接收对应的频率信号CK2。在本实施例中，在奇数级的移位寄存单元2₁、2₃、2₅中，晶体管T3的控制端与输入端接收频率信号CK2；在偶数级的移位寄存单元2₂、2₄、及2₆中，晶体管T3的控制端与输入端接收频率信号XCK2。晶体管T4的控制端耦接晶体管T3的输出端于节点N31，其输入端耦接节点N30，且其输出端耦接对应的输出端TO₁。晶体管T5的控制端耦接节点N31，其输入端耦接对应的输出端TO₁，且其输出端耦接参考电源VSS。晶体管T6的控制端耦接节点N30，其输入端耦接节点N31，且其输出端耦接参考电源VSS。在此实施例中，晶体管T6的尺寸大于晶体管T3的尺寸。

移位寄存单元2₁的状态切换电路23包括晶体管T7及T8。晶体管T7的控制端接收下一级移位寄存单元2₂所产生的输出信号OUT₂，其输入端耦接节点N30，且其输出端耦接参考电源VSS。晶体管T8的控制端接收输出信号OUT₂，其输入端耦接输出端TO₁，且其输出端耦接参考电源VSS。

图4为图3中移位寄存单元的信号时序图。以下将结合图3及图4，以移位寄存单元2₁与2₂为例来说明移位寄存单元的操作，并假设偶数级的移位寄存单元2₂、2₄、及2₆的下拉电路22根据高位准(H)的频率信号XCK2执行电压下拉操作，而奇数级的移位寄存单元2₁、2₃、2₅的下拉电路22则根据低位准(L)的频率信号CK2不执行电压下拉操作。

在时间点T1-T2中，移位寄存单元2₁的晶体管T1根据高位准的信号TS而导通，且节点N30处于高位准以导通晶体管T2。由于晶体管T2接收频率信号CK1，因此输出端TO1的输出信号OUT1处于低位准。

在时间点T2-T3中，由于移位寄存单元2₁的电容器C1与C2的储存作用，节点N30仍处于高位准以导通晶体管T2。此时，频率信号CK1切换为高位准，使得输出端TO₁的输出信号OUT₁变为高位准。此外，由于输出信号OUT₁是作为移位寄存单元2₂所接收的触发信号，因此，移位寄存单元2₂的晶体管T1根据高位准的输出信号OUT₁而导通。移位寄存单元2₂的节点N30则处于高位准以导通晶体管T2。由于移位寄存单元2₂的晶体管T2接收频率信号XCK1，因此输出端TO₂的输出信号OUT₂处于低位准。

在时间点T3-T4中，由于移位寄存单元2₂的电容器C1与C2的储存作用，节点N30仍处于高位准以导通晶体管T2。此时，频率信号XCK1切换为高位准，使得输出端TO₂的输出信号OUT₂变为高位准。此外，由于输出信号OUT₂变为高位准，移位寄存单元2₁的晶体管T7及T8因此导通，使得输出信号OUT₁变为低位准(处于非激活状态)。

在上述时间点T2-T4中，移位寄存单元2₂的节点N30处于高位准，因此其晶体管T6导通。此外，移位寄存单元2₂的晶体管T3根据高位准的频率信号XCK2而导通。由于晶体管T6的尺寸大于晶体管T3的尺寸，因此，移位寄存单元2₂的节点N31处于低位准以关闭晶体管T4及T5，使得移位寄存单元2₂所产生的输出信号OUT₂可传递至下一级移位寄存单元2₃以作为其触发信号。

在时间点T2-T4以外的时间中，由于频率信号CK1仍周期性地在高位准与低位准之间切换，因此当频率信号CK1处于高位准时，频率信号CK1通过移位寄存单元2₁电容器C1与C2之耦合作用而在输出信号OUT₁上产生突波，例如W1及W2。接着，突波W1及W2再通过下一级移位寄存单元2₂的晶体管T1的寄生电容耦合作用而传递至移位寄存单元2₂的节点N30。然而，根据本实施例的移位寄存器2，突波W1与W2的位准太低而不足以导通移位寄存单元2₂的晶体管T6。此时，移位寄存单元2₂的晶体管T3根据高位准的频率信号XCK2而导通，使得节点N31处于高位准以导通晶体管T4及T5。因此，在输出端TO₁的输出信号OUT₁与在移位寄存单元2₂的节点N30上的电压信号通过移位寄存单元2₂中导通的晶体管T4及T5而下拉至参考电源VSS的位准，以消除突波W1及W2。

同样地，移位寄存单元2₃及2₄执行上述相同的操作，由移位寄存单元2₄的下拉电路22来对移位寄存单元2₃的输出端TO₃及移位寄存单元2₄的节点N30执行电压下拉操作，以消除由移位寄存器2₃的电容器C1与C2所导致的突波影响；以及，移位寄存单元2₅及2₆执行上述相同的操作，由移位寄存单元2₆的下拉电路22来对移位寄存单元2₅的输出端TO₅及移位寄存器2₆的节点N30执行电压下拉操作，以消除由移位寄存器2₅的电容器C1与C2所导致的突波影响。

假设奇数级的移位寄存单元2₁、2₃、2₅的下拉电路22根据频率信号CK2执行电压下拉操作，且偶数级的移位寄存单元2₂、2₄、及2₆的下拉电路22则根据频率信号XCK2而不执行电压下拉操作。移位寄存单元2₁-2₆则执行上述相同的操作，以使得移位寄存单元2₂及2₄的电压下拉操作由各自的下一级移位寄存单元2₃及2₅的下拉电路22来执行。详细来说，由移位寄存单元2₃的下拉电路22来对移位寄存单元2₂的输出端TO₂及移位寄存单元2₃的节点N30执行电压下拉操作，以消除由移位寄存器2₂的电容器C1与C2所导致的突波影响；由移位寄存单元2₅的下拉电路22来对移位寄存单元2₄的输出端TO₄及移位寄存单元2₅的节点N30执行电压下拉操作，以消除由移位寄存器2₄的电容器C1与C2所导致的突波影响。在此实施例中，可通过外部电路来对最后一级移位寄存单元2₆的输出端TO₆来执行电压下拉操作。

根据上述，每一移位寄存器仅具有单一下拉电路，且奇数级移位寄存单元的下拉电路与偶数级移位寄存单元的下拉电路交错地执行电压下拉操作。其下拉电路正执行电压下拉操作的移位寄存单元，同时也会对前一级移位寄存单元(其本身下拉电路不执行电压下拉操作)的输出端执行电压下拉操作。因此，在上述实施例的移位寄存器中，虽然每一移位寄存单元仅具有单一下拉电路，但仍可输出稳定的输出信号。具有单一下拉电路的移位寄存单元使用较少量的薄膜晶体管，进而降低移位寄存器的功率消耗。

在上述实施例中，每一级的单一组下拉电路的晶体管T4及T5因需要同时对上一级及本级的突波作下拉稳压的动作，故晶体管T4与T5的尺寸可设计约为晶体管T2的尺寸的8/100～10/100之间，例如，晶体管T2的宽长比W/L大小为5000um/5.5um，而晶体管T4及T5的宽长比W/L可设计在400um/5.5um～500um/5.5um之间。这样便可确保晶体管T4及T5对上一级及本级的突波作下拉稳压的能力足够。虽然这两颗晶体管的尺寸需设计较大，但单一级移位寄存器使用的晶体管数量可以得到简化，可降低整体的布局空间作更有效率的应用。

基于以上理由，在上述实施例中，频率信号CK2与XCK2的高位准可设定为处于较高的电压(例如，原先CK2与XCK2的高位准为25V，可提升至27V)。在此情况下，对一移位寄存单元而言，在时间点T2-T4以外的时间中，当晶体管T4及T5根据高位准的频率信号CK2或XCK2而导通时，晶体管T4及T5的闸-源极电压增加，进而增加晶体管T4及T5的闸极电流使得晶体管T4及T5的下拉能力提升。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims

1.一种移位寄存器，其特征在于，所述移位寄存器包括：

一第一移位寄存单元，用以在一第一输出端产生一第一触发信号，其中，该第一移位寄存单元包括一第一下拉电路；以及

一第二移位寄存单元，用以接收所述第一触发信号并在一第二输出端产生一第二触发信号，其中，所述第一触发信号与所述第二触发信号依序地被激活，且该第二移位寄存单元包括一第二下拉电路；

其中，所述第一下拉电路与所述第二下拉电路不同时地执行电压下拉操作，且当所述第一下拉电路不执行电压下拉操作时，所述第二下拉电路对所述第一输出端执行电压下拉操作。

2.如权利要求1所述的移位寄存器，其特征在于，当所述第一下拉电路不执行电压下拉操作时，所述第二下拉电路对所述第一输出端与第二输出端执行电压下拉操作。

3.如权利要求1所述的移位寄存器，其特征在于，所述第一下拉电路受控于一第一频率信号，且所述第二下拉电路受控于一第二频率信号，该第一频率信号与该第二频率信号互为反相。

4.如权利要求1所述的移位寄存器，其特征在于，所述第一移位寄存单元与所述第二移位寄存单元中均包括：

一上拉控制电路；以及

一上拉电路，耦接所述上拉控制电路于一第一节点且受控于该上拉控制电路，用以接收一第一频率信号且产生一输出信号；

其中，所述第一移位寄存单元的所述上拉电路在所述第一输出端产生对应的所述输出信号以作为所述第一触发信号，且所述第二移位寄存单元的所述上拉控制电路接收所述第一触发信号。

5.如权利要求4所述的移位寄存器，其特征在于，所述第一移位寄存单元的所述上拉电路所接收的所述第一频率信号与所述第二移位寄存单元的所述上拉电路所接收的所述第一频率信号互为反相。

6.如权利要求4所述的移位寄存器，其特征在于，当所述第一下拉电路不执行电压下拉操作时，所述第二下拉电路通过所述第二移位寄存单元来对所述第一输出端执行电压下拉操作。

7.如权利要求4所述的移位寄存器，其特征在于，对于所述第一移位寄存单元与所述第二移位寄存单元，所述第一下拉电路与所述第二下拉电路中均包括：

一第一晶体管，具有耦接一第二频率信号的控制端与输入端，以及输出端；

一第二晶体管，具有耦接所述第一晶体管的输出端的控制端，耦接对应的所述第一节点的输入端，以及耦接对应的所述第一或第二输出端的输出端；

一第三晶体管，具有耦接所述第一晶体管的输出端的控制端，耦接对应的所述第一或第二输出端的输入端，以及耦接一参考电源的输出端；以及

一第四晶体管，具有耦接对应的所述第一节点的控制端，耦接所述第一晶体管的输出端的输入端，以及耦接所述参考电源的输出端。

8.如权利要求7所述的移位寄存器，其特征在于，所述第四晶体管的尺寸大于所述第一晶体管的尺寸。

9.如权利要求7所述的移位寄存器，其特征在于，所述第一下拉电路的所述第二频率信号与所述第二下拉电路的所述第二频率信号互为反相。

10.如权利要求7所述的移位寄存器，其特征在于，所述第一频率信号的频率大于所述第二频率信号的频率。

11.如权利要求7所述的移位寄存器，其特征在于，与所述第一移位寄存单元或所述第二移位寄存单元对应的所述上拉控制电路包括：

一第五晶体管，具有控制端、输入端、以及耦接所述第一节点的输出端；

其中，所述第一移位寄存单元的所述第五晶体管的控制端及输入端接收一外部输入信号；以及

其中，所述第二移位寄存单元的所述第五晶体管的控制端及输入端接收所述第一触发信号。

12.如权利要求7所述的移位寄存器，其特征在于，与所述第一移位寄存单元或该第二移位寄存单元对应的所述上拉电路包括：

一第五晶体管，具有耦接所述第一节点的控制端，接收所述第一频率信号的输入端，以及耦接对应的所述第一或第二输出端的输出端。

13.如权利要求4所述的移位寄存器，其特征在于，所述第二移位寄存单元的所述上拉电路在所述第二输出端产生对应的所述输出信号以作为所述第二触发信号。

14.如权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：

一第三移位寄存单元，用以接收所述第二触发信号且在一第三输出端产生一第三触发信号，其中，所述第一触发信号、第二触发信号、以及第三触发信号依序地被激活，且该第三移位寄存单元包括一第三下拉电路；

其中，所述第一下拉电路与该第三下拉电路同时地执行与同时地不执行电压下拉操作。

15.如权利要求14所述的移位寄存器，其特征在于，当所述第二下拉电路不执行电压下拉操作时，所述第三下拉电路对所述第二输出端执行电压下拉操作。

16.如权利要求15所述的移位寄存器，其特征在于，当所述第二下拉电路不执行电压下拉操作时，所述第三下拉电路对所述第二输出端与所述第三输出端执行电压下拉操作。

17.如权利要求14所述的移位寄存器，其特征在于，所述移位寄存器还包括：

一第四移位寄存单元，用以接收所述第三触发信号且于一第四输出端产生一第四触发信号，其中，所述第一触发信号、第二触发信号、第三触发信号、以及该第四触发信号依序地被激活，且该第四移位寄存单元包括一第四下拉电路；

其中，所述第二下拉电路与该第四下拉电路同时地执行与同时地不执行电压下拉操作。

18.如权利要求17所述的移位寄存器，其特征在于，当所述第三下拉电路不执行电压下拉操作时，所述第四下拉电路对所述第三输出端执行电压下拉操作。

19.如权利要求18所述的移位寄存器，其特征在于，当所述第三下拉电路不执行电压下拉操作时，所述第四下拉电路同时对所述第三输出端与所述第四输出端执行电压下拉操作。