KR20220156738A - 게이트 구동 회로 및 디스플레이 패널 - Google Patents
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Abstract
본 출원은 게이트 구동 회로 및 디스플레이 패널을 개시한다. 본 출원에 의해 제공되는 게이트 구동 회로는 제어 모듈을 풀다운하여 제2 노드의 전위에 대해 간헐적으로 풀업과 풀다운을 진행하여, 제2 노드의 전위가 간헐적으로 고전위가 되도록 한다. 제2 노드의 고전위 시간을 효과적으로 감소하였으며, 제2 노드에 전기적으로 연결되는 박막 트랜지스터가 정방향 바이어스를 받은 후, 충족한 회복 시간이 있을 수 있으며, 이로써 회로가 더욱 안정적이게 하고, 회로의 신뢰 능력을 높인다.
Description
본 출원은 디스플레이 기술분야에 관한 것으로, 구체적으로 게이트 구동 회로 및 디스플레이 패널에 관한 것이다.
액정 디스플레이 장치는 전자 기기의 디스플레이 부품으로써 이미 다양한 전자 제품에 널리 적용되고 있으며, GOA(Gate Driver On Array, GOA) 회로는 액정 디스플레이 장치에서의 하나의 중요한 구성 부분이다. 즉, 기존의 박막 트랜지스터 액정 디스플레이 장치 어레이(Array) 제조 공정을 이용하여 어레이 기판 상에 게이트(Gate) 행 스캔 구동 신호 회로를 제작하여, 게이트에 대해 행별 스캐닝하는 구동 방식을 구현하는 하나의 기술이다.
패널 내에 사용되는 박막 트랜지스터(Thin Film Transistor, TFT) 유형에 따라, N형 금속 산화물 반도체(Negative channel-Metal-Oxide-Semiconductor, NMOS)형, P형 금속 산화물 반도체(Positive channel-Metal-Oxide-Semiconductor, PMOS)형 및 NMOS와 PMOS TFT가 모두 구비된 상보성 금속 산화물 반도체(Complementary Metal Oxide Semiconductor, CMOS)이다. 유사하게, 게이트 구동 회로는 NMOS 회로, PMOS 회로 및 CMOS 회로로 나뉜다. CMOS 회로에 비해, NMOS 회로는 공정을 줄일 수 있어, 수율 향상 및 비용 절감에 큰 이점이 있으므로, 안정적인 NMOS 회로의 개발은 현실적인 산업 필요성을 구비한다. NMOS TFT의 캐리어는 전자이고, 이동도(푭移率)가 비교적 높으며, 소자는 PMOS(캐리어는 홀임)에 비해 손상되기 쉽다.
본 출원의 발명자는 종래 기술의 연구 및 실천 과정에서, 정상적인 디스플레이를 보장하기 위해, 회로를 풀다운 유지하는 경우, TFT 게이트 레벨(准位)이 장시간 고전위 상태에 놓임으로써, TFT의 바이어스를 과도하게 크게 하여 소자를 파괴하는 것을 발견하였다. 패널 상에 표현된 것으로는 제품의 고온 신뢰성이 부족하고, 게이트 구동 회로의 실효, 화면 분할, 화면 이상 등 현상이 발생하기 쉽다.
본 출원은 게이트 구동 회로 및 디스플레이 패널을 제공하고, 트랜지스터가 장시간 바이어스 상태에 놓이는 것을 방지할 수 있고, 이로써 회로 안정성을 향상하고, 게이트 구동 회로가 실효되는 것을 방지한다.
본 출원에 의해 제공되는 게이트 구동 회로는, 다중 스테이지로 캐스케이드 설치되는 게이트 구동 유닛을 포함하며, 여기서, 각 스테이지의 상기 게이트 구동 유닛은 모두,
제1 노드에 전기적으로 연결되고, 상기 제1 노드의 전위를 제어하기 위한 풀업 제어 모듈;
상기 제1 노드 및 상기 현재 스테이지의 스캔 신호 출력단에 전기적으로 연결되고, 상기 제1 노드의 전위의 제어하에, 상기 현재 스테이지의 스캔 신호 출력단의 전위를 풀업하기 위한 풀업 모듈;
상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결되고, 상기 현재 스테이지 스캔 신호 출력단의 전위를 풀다운하기 위한 풀다운 모듈; 및
제2 노드, 상기 제1 노드, 제1 클럭 신호단 및 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결되고, 상기 제1 클럭 신호단이 입력하는 신호의 제어하에, 상기 제2 노드의 전위를 간헐적으로 풀다운하고, 상기 제1 노드의 전위 및 상기 현재 스테이지 스캔 신호 출력단의 전위를 유지하기 위한 풀다운 제어 모듈을 포함한다.
선택적으로, 본 출원의 일부 실시예에 있어서, 상기 풀업 제어 모듈은 제1 트랜지스터 및 부트스트랩 커패시터를 포함하고, 상기 제1 트랜지스터의 게이트는 제2 클럭 신호단에 전기적으로 연결되며, 상기 제1 트랜지스터의 소스 또는 드레인 중의 하나는 상위 스테이지 스캔 신호 출력단에 전기적으로 연결되고, 상기 제1 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제1 노드에 전기적으로 연결되며; 상기 부트스트랩 커패시터의 일단은 상기 제1 노드에 전기적으로 연결되고, 상기 부트스트랩 커패시터의 타단은 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결된다.
선택적으로, 본 출원의 일부 실시예에 있어서, 상기 풀업 모듈은 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되며, 상기 제2 트랜지스터의 소스 또는 드레인 중의 하나는 제3 클럭 신호단에 전기적으로 연결되고, 상기 제2 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결된다.
선택적으로, 본 출원의 일부 실시예에 있어서, 상기 풀다운 모듈은 제3 트랜지스터를 포함하고, 상기 제3 트랜지스터의 게이트는 제2 클럭 신호단에 전기적으로 연결되며, 상기 제3 트랜지스터의 소스 또는 드레인 중의 하나에는 정전압 로우 레벨 신호가 접속되고, 상기 제3 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결된다.
선택적으로, 본 출원의 일부 실시예에 있어서, 상기 풀다운 제어 모듈은 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터를 포함하고;
상기 제4 트랜지스터의 게이트는 상기 제1 클럭 신호단에 전기적으로 연결되며, 상기 제4 트랜지스터의 소스 또는 드레인 중의 하나에는 정전압 로우 레벨 신호가 접속되고, 상기 제4 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제2 노드에 전기적으로 연결되며;
상기 제5 트랜지스터의 게이트는 상기 제2 노드에 전기적으로 연결되고, 상기 제5 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제5 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제1 노드에 전기적으로 연결되고;
상기 제6 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되고, 상기 제6 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제6 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제2 노드에 전기적으로 연결되고;
상기 제7 트랜지스터의 게이트와 소스 또는 드레인 중의 하나는 모두 제4 클럭 신호단에 전기적으로 연결되고, 상기 제7 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제2 노드에 전기적으로 연결되며;
상기 제8 트랜지스터의 게이트는 상기 제2 노드에 전기적으로 연결되고, 상기 제8 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제8 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결된다.
선택적으로, 본 출원의 일부 실시예에 있어서, 리셋 신호 및 정전압 로우 레벨 신호가 접속되며, 상기 제1 노드 및 상기 제2 노드에 전기적으로 연결되고, 상기 제1 노드 및 상기 제2 노드의 전위를 리셋하기 위한 리셋 모듈을 더 포함한다.
선택적으로, 본 출원의 일부 실시예에 있어서, 상기 리셋 모듈은 제9 트랜지스터와 제10 트랜지스터를 포함하고;
상기 제9 트랜지스터의 게이트에는 상기 리셋 신호가 접속되며, 상기 제9 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되고, 상기 제9 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제2 노드에 전기적으로 연결되고;
상기 제10 트랜지스터의 게이트에는 상기 리셋 신호가 접속되며, 상기 제10 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되고, 상기 제10 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제1 노드에 전기적으로 연결된다.
선택적으로, 본 출원의 일부 실시예에 있어서, 풀 스위치 제어 신호, 정전압 로우 레벨 신호가 접속되고, 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결되며; 상기 풀 스위치 제어 신호 및 상기 정전압 로우 레벨 신호에 기초하여 각각의 상기 게이트 구동 유닛의 스캔 신호 출력단의 전위를 동시에 제어하기 위한 풀 스위치 제어 모듈을 더 포함한다.
선택적으로, 본 출원의 일부 실시예에 있어서, 상기 풀 스위치 제어 모듈은 제11 트랜지스터를 포함하고, 상기 제11 트랜지스터의 게이트에는 상기 풀 스위치 제어 신호가 접속되며, 상기 제11 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되고, 상기 제11 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결된다.
선택적으로, 본 출원의 일부 실시예에 있어서, 상기 게이트 구동 회로에는 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호, 제4 클럭 신호, 제5 클럭 신호, 제6 클럭 신호, 제7 클럭 신호 및 제8 클럭 신호가 접속되고;
상기 게이트 구동 회로는 다수의 캐스케이드 설치되는 홀수 스테이지 게이트 구동 유닛 및 다수의 캐스케이드 설치되는 짝수 스테이지 게이트 구동 유닛을 포함하며; 여기서,
상기 다수의 캐스케이드 설치되는 홀수 스테이지 게이트 구동 유닛에는 상기 제1 클럭 신호, 상기 제3 클럭 신호, 상기 제5 클럭 신호 및 상기 제7 클럭 신호가 접속되고;
상기 다수의 캐스케이드 설치되는 짝수 스테이지 게이트 구동 유닛에는 상기 제2 클럭 신호, 상기 제4 클럭 신호, 상기 제6 클럭 신호 및 상기 제8 클럭 신호가 접속된다.
선택적으로, 본 출원의 일부 실시예에 있어서, 각 스테이지의 상기 게이트 구동 유닛은 또한 제2 클럭 신호단, 제3 클럭 신호단 및 제4 클럭 신호단에 전기적으로 연결되고;
상기 다중 스테이지로 캐스케이드 설치되는 홀수 스테이지 게이트 구동 유닛에서, 제1+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제3 클럭 신호가 접속되고, 상기 제1+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제5 클럭 신호가 접속되며, 상기 제1+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제1 클럭 신호가 접속되고, 상기 제1+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제7 클럭 신호가 접속되며;
제3+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제5 클럭 신호가 접속되고, 상기 제3+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제7 클럭 신호가 접속되며, 상기 제3+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제3 클럭 신호가 접속되고, 상기 제3+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제1 클럭 신호가 접속되며;
제5+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제7 클럭 신호가 접속되고, 상기 제5+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제1 클럭 신호가 접속되며, 상기 제5+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제5 클럭 신호가 접속되고, 상기 제5+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제3 클럭 신호가 접속되며;
제7+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제1 클럭 신호가 접속되고, 상기 제7+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제3 클럭 신호가 접속되며, 상기 제7+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제7 클럭 신호가 접속되고, 상기 제7+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제5 클럭 신호가 접속되며;
상기 다중 스테이지로 캐스케이드 설치되는 짝수 스테이지 게이트 구동 유닛에서, 제2+8k 스테이지 구동 유닛의 제1 클럭 신호단에는 상기 제4 클럭 신호가 접속되고, 상기 제2+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제6 클럭 신호가 접속되며, 상기 제2+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제2 클럭 신호가 접속되고, 상기 제2+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제8 클럭 신호가 접속되며;
제4+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제6 클럭 신호가 접속되고, 상기 제4+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제8 클럭 신호가 접속되며, 상기 제4+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제4 클럭 신호가 접속되며, 상기 제4+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제2 클럭 신호가 접속되고;
제6+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제8 클럭 신호가 접속되고, 상기 제6+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제2 클럭 신호가 접속되며, 상기 제6+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제6 클럭 신호가 접속되고, 상기 제6+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제4 클럭 신호가 접속되며;
제8+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제2 클럭 신호가 접속되고, 상기 제8+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제4 클럭 신호가 접속되며, 상기 제8+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제8 클럭 신호가 접속되고, 상기 제8+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제6 클럭 신호가 접속되며; 여기서, k는 0보다 크거나 같은 정수이다.
선택적으로, 본 출원의 일부 실시예에 있어서, 상기 게이트 구동 회로에는 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호 및 제4 클럭 신호가 접속된다.
선택적으로, 본 출원의 일부 실시예에 있어서, 각 스테이지의 상기 게이트 구동 유닛은 또한 제2 클럭 신호단, 제3 클럭 신호단 및 제4 클럭 신호단에 전기적으로 연결되고;
제1+4k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제12 클럭 신호가 접속되고, 상기 제1+4k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제43 클럭 신호가 접속되며, 상기 제1+4k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제21 클럭 신호가 접속되고, 상기 제1+4k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제34 클럭 신호가 접속되며;
제2+4k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제23 클럭 신호가 접속되고, 상기 제2+4k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제14 클럭 신호가 접속되며, 상기 제2+4k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제32 클럭 신호가 접속되고, 상기 제2+4k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제41 클럭 신호가 접속되며;
제3+4k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제34 클럭 신호가 접속되고, 상기 제3+4k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제21 클럭 신호가 접속되며, 상기 제3+4k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제43 클럭 신호가 접속되고, 상기 제3+4k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제12 클럭 신호가 접속되며;
제4+4k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제41 클럭 신호가 접속되고, 상기 제4+4k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제32 클럭 신호가 접속되며, 상기 제4+4k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제14 클럭 신호가 접속되고, 상기 제4+4k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제23 클럭 신호가 접속되며; 여기서, k는 0보다 크거나 같은 정수이다.
선택적으로, 본 출원의 일부 실시예에 있어서, 상기 게이트 구동 회로의 구동 타임 시퀀스는,
상기 제1 노드를 충전하는 충전 단계;
상기 현재 스테이지 스캔 신호 출력단이 현재 스테이지 스캔 신호를 출력하는 출력 단계;
상기 제1 노드의 전위 및 상기 현재 스테이지 스캔 신호 출력단의 전위를 풀다운하는 풀다운 단계;
상기 제1 노드의 전위 및 상기 현재 스테이지 스캔 신호 출력단의 전위를 유지하고, 상기 제2 노드의 전위를 간헐적으로 풀다운하는 유지 단계를 포함한다.
선택적으로, 본 출원의 일부 실시예에 있어서, 상기 유지 단계는 제1 유지 단계와 제2 유지 단계를 포함하고, 상기 게이트 구동 회로는 또한 제4 클럭 신호단에 연결되며;
상기 제1 유지 단계에서, 상기 제4 클럭 신호단에는 하이 레벨 신호가 접속되고, 상기 제2 노드의 전위를 풀업하기 위한 것이며;
상기 제2 유지 단계에서, 상기 제1 클럭 신호단에는 하이 레벨 신호가 접속되고, 상기 제2 노드의 전위를 풀다운하여, 상기 제2 노드의 전위를 간헐적으로 풀다운하기 위한 것이다.
선택적으로, 본 출원의 일부 실시예에 있어서, 다중 스테이지로 캐스케이드 설치되는 게이트 구동 유닛을 포함하며, 여기서, 각 스테이지의 상기 게이트 구동 유닛은 모두 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터를 포함하고;
상기 제1 트랜지스터의 게이트는 제2 클럭 신호단에 전기적으로 연결되고, 상기 제1 트랜지스터의 소스 또는 드레인 중의 하나는 상위 스테이지 스캔 신호 출력단에 전기적으로 연결되며, 상기 제1 트랜지스터의 소스 또는 드레인 중의 다른 하나는 제1 노드에 전기적으로 연결되고;
상기 제2 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되며, 상기 제2 트랜지스터의 소스 또는 드레인 중의 하나는 제3 클럭 신호단에 전기적으로 연결되고, 상기 제2 트랜지스터의 소스 또는 드레인 중의 다른 하나는 현재 스테이지 스캔 신호 출력단에 전기적으로 연결되며;
상기 제3 트랜지스터의 게이트는 상기 제2 클럭 신호단에 전기적으로 연결되고, 상기 제3 트랜지스터의 소스 또는 드레인 중의 하나에는 정전압 로우 레벨 신호가 접속되며, 상기 제3 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결되고;
상기 제4 트랜지스터의 게이트는 상기 제1 클럭 신호단에 전기적으로 연결되고, 상기 제4 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제4 트랜지스터의 소스 또는 드레인 중의 다른 하나는 제2 노드에 전기적으로 연결되고;
상기 제5 트랜지스터의 게이트는 상기 제2 노드에 전기적으로 연결되고, 상기 제5 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제5 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제1 노드에 전기적으로 연결되고;
상기 제6 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되고, 상기 제6 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제6 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제2 노드에 전기적으로 연결되고;
상기 제7 트랜지스터의 게이트와 소스 또는 드레인 중의 하나는 모두 제4 클럭 신호단에 전기적으로 연결되고, 상기 제7 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제2 노드에 전기적으로 연결되며;
상기 제8 트랜지스터의 게이트는 상기 제2 노드에 전기적으로 연결되고, 상기 제8 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제8 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결된다.
선택적으로, 본 출원의 일부 실시예에 있어서, 상기 게이트 구동 회로는 제9 트랜지스터와 제10 트랜지스터를 더 포함하고;
상기 제9 트랜지스터의 게이트에는 리셋 신호가 접속되며, 상기 제9 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되고, 상기 제9 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제2 노드에 전기적으로 연결되며;
상기 제10 트랜지스터의 게이트에는 상기 리셋 신호가 접속되고, 상기 제10 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제10 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제1 노드에 전기적으로 연결된다.
선택적으로, 본 출원의 일부 실시예에 있어서, 상기 게이트 구동 회로의 구동 타임 시퀀스는,
상기 제1 노드를 충전하는 충전 단계;
상기 현재 스테이지 스캔 신호 출력단이 현재 스테이지 스캔 신호를 출력하는 출력 단계;
상기 제1 노드의 전위 및 상기 현재 스테이지 스캔 신호 출력단의 전위를 풀다운하는 풀다운 단계;
상기 제1 노드의 전위 및 상기 현재 스테이지 스캔 신호 출력단의 전위를 유지하고, 상기 제2 노드의 전위를 간헐적으로 풀다운하는 유지 단계를 포함한다.
선택적으로, 본 출원의 일부 실시예에 있어서, 상기 유지 단계는 제1 유지 단계와 제2 유지 단계를 포함하고,
상기 제1 유지 단계에서, 상기 제4 클럭 신호단에는 하이 레벨 신호가 접속되고, 상기 제2 노드의 전위를 풀업하기 위한 것이며;
상기 제2 유지 단계에서, 상기 제1 클럭 신호단에는 하이 레벨 신호가 접속되고, 상기 제2 노드의 전위를 풀다운하여, 상기 제2 노드의 전위를 간헐적으로 풀다운하기 위한 것이다.
상응하게, 본 출원은 디스플레이 패널을 더 제공하고, 상술한 게이트 구동 회로를 포함한다.
본 출원에 의해 제공되는 게이트 구동 회로는 풀다운 제어 모듈을 통해 제2 노드의 전위에 대해 간헐적으로 풀업과 풀다운을 진행하여, 제2 노드의 전위가 간헐적으로 고전위가 되도록 하고, 제2 노드가 하이 레벨에 놓이는 시간을 효과적으로 감소하였으며, 제2 노드에 전기적으로 연결되는 박막 트랜지스터가 정방향 바이어스를 받은 후, 충족한 회복 시간이 있을 수 있도록 한다. 해당 방안은 풀다운 제어 모듈 중 박막 트랜지스터의 바이어스 상황을 효과적으로 개선하였고, 회로가 더욱 안정적이게 하며, 회로의 신뢰 능력을 향상하였다. 또한, 본 출원에 의해 제공되는 디스플레이 패널은 게이트 구동 유닛 중 박막 트랜지스터의 수량을 감소하였고, 디스플레이 패널의 베젤 폭을 감소할 수 있으며, 좁은 베젤 디스플레이 패널을 더욱 용이하게 실현한다.
본 출원의 실시예에서의 기술적 해결수단을 더 명확하게 설명하기 위해, 이하 실시예를 설명함에 있어서 필요한 도면들을 간략히 소개할 것이며, 하기의 설명에서 도면은 본 출원의 일부 실시예일 뿐임은 자명한 것이다. 당업자는 진보성 노동없이 이러한 도면에 따라 다른 도면을 얻을 수 있다.
도1은 본 출원에 의해 제공되는 게이트 구동 회로에서 하나의 게이트 구동 유닛의 제1종 회로 모식도이다.
도2는 본 출원에 의해 제공되는 게이트 구동 회로에서 하나의 게이트 구동 유닛의 제2종 회로 모식도이다.
도3은 본 출원에 의해 제공되는 게이트 구동 회로의 제1종 구조 모식도이다.
도4는 본 출원에 의해 제공되는 게이트 구동 회로의 제2종 구조 모식도이다.
도5는 본 출원에 의해 제공되는 게이트 구동 회로에 대응되는 제3 스테이지 게이트 구동 유닛의 회로 모식도이다.
도6은 본 출원에 의해 제공되는 게이트 구동 회로에 대응되는 제3 스테이지 게이트 구동 유닛의 타임 시퀀스 모식도이다.
도7은 본 출원에 의해 제공되는 디스플레이 패널의 구조 모식도이다.
도1은 본 출원에 의해 제공되는 게이트 구동 회로에서 하나의 게이트 구동 유닛의 제1종 회로 모식도이다.
도2는 본 출원에 의해 제공되는 게이트 구동 회로에서 하나의 게이트 구동 유닛의 제2종 회로 모식도이다.
도3은 본 출원에 의해 제공되는 게이트 구동 회로의 제1종 구조 모식도이다.
도4는 본 출원에 의해 제공되는 게이트 구동 회로의 제2종 구조 모식도이다.
도5는 본 출원에 의해 제공되는 게이트 구동 회로에 대응되는 제3 스테이지 게이트 구동 유닛의 회로 모식도이다.
도6은 본 출원에 의해 제공되는 게이트 구동 회로에 대응되는 제3 스테이지 게이트 구동 유닛의 타임 시퀀스 모식도이다.
도7은 본 출원에 의해 제공되는 디스플레이 패널의 구조 모식도이다.
이하, 본 출원 실시예의 도면을 결부하여, 본 출원 실시예에서의 기술적 해결수단에 대하여 명확하고 완전하게 설명한다. 명백하게, 설명된 실시예는 본 출원의 일부 실시예일 뿐이고, 전부의 실시예가 아니다. 본 출원의 실시예에 기초하여, 본 기술분야의 통상의 기술자가 진보성 노동없이 획득한 모든 기타 실시예는 모두 본 출원이 보호하는 범위에 속한다.
본 출원의 모든 실시예에서 사용되는 트랜지스터는 박막 트랜지스터거나 전계 효과 트랜지스터거나 기타 특성이 동일한 소자일 수 있으며, 여기서 사용되는 트랜지스터의 소스 또는 드레인 중의 하나, 소스 또는 드레인 중의 다른 하나는 대칭되므로, 그 소스 또는 드레인 중의 하나, 소스 또는 드레인 중의 다른 하나는 상호 교환이 가능하다. 본 출원 실시예에서, 트랜지스터의 게이트를 제외한 양극(좃섐)을 구분하기 위해, 그중 일극을 소스 또는 드레인 중의 하나로 칭하고, 다른 일극을 소스 또는 드레인 중의 다른 하나로 칭한다. 도면 중의 형태에 따라 스위칭 트랜지스터의 중간단을 게이트로, 신호 출력단을 소스 또는 드레인 중의 하나로, 출력단을 소스 또는 드레인 중의 다른 하나로 규정한다. 이 밖에 본 출원 실시예에서 사용되는 트랜지스터는 P형 트랜지스터 및/또는 N형 트랜지스터 두 가지를 포함할 수 있다. 여기서, P형 트랜지스터는 게이트가 로우 레벨일 경우 도통되고, 게이트가 하이 레벨일 경우 오프(쌔岺)되며, N형 트랜지스터는 게이트가 하이 레벨일 경우 도통되고, 게이트가 로우 레벨일 경우 오프된다.
본 출원은 게이트 구동 회로 및 디스플레이 패널을 제공한다. 이하 각각 상세히 설명한다. 설명해야 할 것은, 이하 실시예의 설명 순서는 실시예의 바람직한 순서에 대해 한정하는 것이 아니다.
본 출원은 게이트 구동 회로를 제공하고, 다중 스테이지로 캐스케이드 설치되는 게이트 구동 유닛을 포함한다. 여기서, 제n 스테이지 게이트 구동 유닛은 제n 스테이지 스캔 구동 신호를 출력하여 디스플레이 영역에서 대응되는 n번째 스캐닝 라인을 충전함으로써, 디스플레이 패널의 정상적인 디스플레이를 실현한다.
도1을 참조하면, 도1은 본 출원에 의해 제공되는 게이트 구동 회로에서 하나의 게이트 구동 유닛의 제1종 회로 모식도이다. 여기서, 각 스테이지 게이트 구동 유닛(100)은 모두 풀업 제어 모듈(101), 풀업 모듈(102), 풀다운 모듈(103) 및 풀다운 제어 모듈(104)을 포함한다. 풀업 제어 모듈(101)은 제1 노드(Q)에 전기적으로 연결된다. 풀업 제어 모듈(101)은 제1 노드(Q)의 전위를 제어하기 위한 것이다. 풀업 모듈(102)은 제1 노드(Q) 및 현재 스테이지 스캔 신호 출력단(Gn)에 전기적으로 연결된다. 풀업 모듈(102)은 제1 노드(Q)의 전위의 제어하에, 현재 스테이지 스캔 신호 출력단(Gn)의 전위를 풀업하기 위한 것이다. 풀다운 모듈(103)은 현재 스테이지 스캔 신호 출력단(Gn)에 전기적으로 연결된다. 풀다운 모듈(103)은 현재 스테이지 스캔 신호 출력단(Gn)에 전기적으로 연결된다. 풀다운 모듈(103)은 현재 스테이지 스캔 신호 출력단(Gn)의 전위를 풀다운하기 위한 것이다. 풀다운 제어 모듈(104)은 제2 노드(P), 제1 노드(Q), 제1 클럭 신호단(CKa) 및 현재 스테이지 스캔 신호 출력단(Gn)에 전기적으로 연결된다. 풀다운 제어 모듈(104)은 제1 클럭 신호단(CKa)이 입력하는 신호의 제어하에서, 제2 노드(P)의 전위를 간헐적으로 풀다운하고, 제1 노드(Q)의 전위 및 현재 스테이지 스캔 신호 출력단(Gn)의 전위를 유지한다.
본 출원에서 제공하는 게이트 구동 유닛(100) 중의 풀다운 제어 모듈(104)은 제1 클럭 신호단(CKa)이 입력하는 신호의 제어하에서, 제2 노드(P)의 전위를 간헐적으로 풀다운한다. 이로써 제2 노드(P)의 고전위 지속 시간을 낮추고, 풀다운 제어 모듈(104) 중 박막 트랜지스터가 받는 바이어스를 약화한다. 나아가 게이트 구동 회로의 안정성을 향상시킨다.
구체적으로, 풀업 제어 모듈(101)은 제1 트랜지스터(T1) 및 부트스트랩 커패시터(C)를 포함한다. 여기서, 제1 트랜지스터(T1)의 게이트는 제2 클럭 신호단(CKb)에 전기적으로 연결된다. 제1 트랜지스터(T1)의 소스 또는 드레인 중의 하나는 상위 스테이지 스캔 신호 출력단(Gn-2)에 전기적으로 연결된다. 제1 트랜지스터(T1)의 소스 또는 드레인 중의 다른 하나는 제1 노드(Q)에 전기적으로 연결된다. 부트스트랩 커패시터(C)의 일단은 제1 노드(Q)에 전기적으로 연결된다. 부트스트랩 커패시터(C)의 타단은 현재 스테이지 스캔 신호 출력단(Gn)에 전기적으로 연결된다. 설명해야 할 것은, 게이트 구동 유닛(100)이 제1 스테이지 게이트 구동 유닛일 경우, 상위 스테이지 스캔 신호 출력단(Gn-2)에는 하나의 스타트 신호가 접속되어, 게이트 구동 유닛을 트리거링하며, 해당 GOA 유닛(100)은 스캔 구동 신호를 출력한다.
구체적으로, 풀업 모듈(102)은 제2 트랜지스터(T2)를 포함한다. 여기서, 제2 트랜지스터(T2)의 게이트는 제1 노드(Q)에 전기적으로 연결된다. 제2 트랜지스터(T2)의 소스 또는 드레인 중의 하나는 제3 클럭 신호단(CKc)에 전기적으로 연결된다. 제2 트랜지스터(T2)이 소스 또는 드레인 중의 다른 하나는 현재 스테이지 스캔 신호 출력단(Gn)에 전기적으로 연결된다.
구체적으로, 풀다운 모듈(103)은 제3 트랜지스터(T3)를 포함한다. 여기서, 제3 트랜지스터(T3)의 게이트는 제2 클럭 신호단(CKb)에 전기적으로 연결된다. 제3 트랜지스터(T3)의 소스 또는 드레인 중의 하나에는 정전압 로우 레벨 신호(VGL)가 접속된다. 제3 트랜지스터(T3)의 소스 또는 드레인 중의 다른 하나는 현재 스테이지 스캔 신호 출력단(Gn)에 전기적으로 연결된다.
구체적으로, 풀다운 제어 모듈(104)은 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)를 포함한다.
여기서, 제4 트랜지스터(T4)의 게이트는 제1 클럭 신호단(CKa)에 전기적으로 연결된다. 제4 트랜지스터(T4)의 소스 또는 드레인 중의 하나에는 정전압 로우 레벨 신호(VGL)가 접속된다. 제4 트랜지스터(T4)의 소스 또는 드레인 중의 다른 하나는 제2 노드(P)에 전기적으로 연결된다. 제5 트랜지스터(T5)의 게이트는 제2 노드(P)에 전기적으로 연결된다. 제5 트랜지스터(T5)의 소스 또는 드레인 중의 하나에는 정전압 로우 레벨 신호(VGL)가 접속된다. 제5 트랜지스터(T5)의 소스 또는 드레인 중의 다른 하나는 제1 노드(Q)에 전기적으로 연결된다. 제6 트랜지스터(T6)의 게이트는 제1 노드(Q)에 전기적으로 연결된다. 제6 트랜지스터(T6)의 소스 또는 드레인 중의 하나에는 정전압 로우 레벨 신호(VGL)가 접속된다. 제6 트랜지스터(T6)의 소스 또는 드레인 중의 다른 하나는 제2 노드(P)에 전기적으로 연결된다. 제7 트랜지스터(T7)의 게이트와 소스 또는 드레인 중의 하나는 모두 제4 클럭 신호단(CKd)에 전기적으로 연결된다. 제7 트랜지스터(T7)의 소스 또는 드레인 중의 다른 하나는 제2 노드(P)에 전기적으로 연결된다. 제8 트랜지스터(T8)의 게이트는 제2 노드(P)에 전기적으로 연결된다. 제8 트랜지스터(T8)의 소스 또는 드레인 중의 하나에는 정전압 로우 레벨 신호(VGL)가 접속된다. 제8 트랜지스터(T8)의 소스 또는 드레인 중의 다른 하나는 현재 스테이지 스캔 신호 출력단(Gn)에 전기적으로 연결된다.
설명해야 할 것은, 본 출원에서 제공하는 게이트 구동 유닛(100)은, 풀다운 제어 모듈(104)에 제1 클럭 신호단(CKa)을 증가하여 제2 노드(P)의 전위를 제어하고, 제2 노드(P)의 고전위 지속 시간을 감소하며, 나아가 제5 트랜지스터(T5)와 제8 트랜지스터(T8)가 작업시 받는 바이어스를 약화시키고, 나아가 회로의 안정성을 향상시킨다.
도2를 참조하면, 도2는 본 출원에 의해 제공되는 게이트 구동 회로에서 하나의 게이트 구동 유닛의 제2종 회로 모식도이다. 도2에 도시된 게이트 구동 유닛(100)에는 리셋 모듈(105)이 더 포함되고, 리셋 모듈(105)에는 리셋 신호(RE) 및 정전압 로우 레벨 신호(VGL)가 접속되며, 제1 노드(Q) 및 제2 노드(P)에 전기적으로 연결되고, 제1 노드(Q) 및 제2 노드(P)의 전위를 리셋하기 위한 것이다.
구체적으로, 리셋 모듈(105)은 제9 트랜지스터(T9)와 제10 트랜지스터(T10)를 포함한다.
여기서, 제9 트랜지스터(T9)의 게이트에는 리셋 신호(RE)가 접속된다. 제9 트랜지스터(T9)의 소스 또는 드레인 중의 하나에는 정전압 로우 레벨 신호(VGL)가 접속된다. 제9 트랜지스터(T9)의 소스 또는 드레인 중의 다른 하나는 제2 노드(P)에 전기적으로 연결된다. 제10 트랜지스터(T10)의 게이트에는 리셋 신호(RE)가 접속된다. 제10 트랜지스터(T10)의 소스 또는 드레인 중의 하나에는 정전압 로우 레벨 신호(VGL)가 접속된다. 제10 트랜지스터(T10)의 소스 또는 드레인 중의 다른 하나는 제1 노드(Q)에 전기적으로 연결된다.
도2를 계속하여 참조하면, 도2에 도시된 게이트 구동 유닛(100)에는 풀 스위치 제어 모듈(106)이 더 포함된다. 풀 스위치 제어 모듈(106)에는 풀 스위치 제어 신호(GAS), 정전압 로우 레벨 신호(VGL)가 접속되고, 현재 스테이지 스캔 신호 출력단(Gn)에 전기적으로 연결된다. 풀 스위치 제어 모듈(106)은 풀 스위치 제어 신호(GAS) 및 정전압 로우 레벨 신호(VGL)에 기초하여 각각의 게이트 구동 유닛(100)의 스캔 신호 출력단의 전위를 동시에 제어한다.
구체적으로, 풀 스위치 제어 모듈(106)은 제11 트랜지스터(T11)를 포함한다. 제11 트랜지스터(T11)의 게이트에는 풀 스위치 제어 신호(GAS)가 접속된다. 제11 트랜지스터(T11)의 소스 또는 드레인 중의 하나에는 정전압 로우 레벨 신호(VGL)가 접속된다. 제11 트랜지스터(T11) 의 소스 또는 드레인 중의 다른 하나는 현재 스테이지 스캔 신호 출력단(Gn)에 전기적으로 연결된다.
본 출원에 의해 제공되는 게이트 구동 회로는 듀얼 에지 구동을 사용할 수 있고, 단일 에지 구동을 사용할 수도 있으며, 본 출원은 이에 대해 제한하지 않는다.
도3을 참조하면, 도3은 본 출원에 의해 제공되는 게이트 구동 회로의 제1종 구조 모식도이다. 게이트 구동 회로에는 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 제3 클럭 신호(CK3), 제4 클럭 신호(CK4), 제5 클럭 신호(CK5), 제6 클럭 신호(CK6), 제7 클럭 신호(CK7) 및 제8 클럭 신호(CK8)가 접속된다.
구체적으로, 게이트 구동 회로는 다수의 캐스케이드 설치되는 홀수 스테이지 게이트 구동 유닛 및 다수의 캐스케이드 설치되는 짝수 스테이지 게이트 구동 유닛을 포함한다. 여기서, 다수의 캐스케이드 설치되는 홀수 스테이지 게이트 구동 유닛에는 제1 클럭 신호(CK1), 제3 클럭 신호(CK3), 제5 클럭 신호(CK5), 제7 클럭 신호(CK7)가 접속된다. 다수의 캐스케이드 설치되는 짝수 스테이지 게이트 구동 유닛에는 제2 클럭 신호(CK2), 제4 클럭 신호(CK4), 제6 클럭 신호(CK6), 및 제8 클럭 신호(CK8)가 접속된다.
여기서, 각 스테이지 게이트 구동 유닛(100)은 제1 클럭 신호단(CKa), 제2 클럭 신호단(CKb), 제3 클럭 신호단(CKc) 및 제4 클럭 신호단(CKd)에 전기적으로 연결된다.
다중 스테이지로 캐스케이드 설치되는 홀수 스테이지 게이트 구동 유닛에서, 제1+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단(CKa)에는 제3 클럭 신호(CK3)가 접속된다. 제1+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단(CKb)에는 제5 클럭 신호(CK5)가 접속된다. 제1+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단(CKc)에는 제1 클럭 신호(CK1)가 접속된다. 제1+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단(CKd)에는 제7 클럭 신호(CK7)가 접속된다.
일부 실시예에서, 제3+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단(CKa)에는 제5 클럭 신호(CK5)가 접속된다. 제3+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단(CKb)에는 제7 클럭 신호(CK7)가 접속된다. 제3+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단(CKc)에는 제3 클럭 신호(CK3)가 접속된다. 제3+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단(CKd)에는 제1 클럭 신호(CK1)가 접속된다.
일부 실시예에서, 제5+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단(CKa)에는 제7 클럭 신호(CK7)가 접속된다. 제5+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단(CKb)에는 제1 클럭 신호(CK1)가 접속된다. 제5+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단(CKc)에는 제5 클럭 신호(CK5)가 접속된다. 제5+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단(CKd)에는 제3 클럭 신호(CK3)가 접속된다.
일부 실시예에서, 제7+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단(CKa)에는 제1 클럭 신호(CK1)가 접속된다. 제7+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단(CKb)에는 제3 클럭 신호(CK3)가 접속된다. 제7+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단(CKc)에는 제7 클럭 신호(CK7)가 접속된다. 제7+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단(CKd)에는 제5 클럭 신호(CK5)가 접속된다.
다중 스테이지로 캐스케이드 설치되는 짝수 스테이지 게이트 구동 유닛에서, 제2+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단(CKa)에는 제4 클럭 신호(CK4)가 접속된다. 제2+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단(CKc)에는 제6 클럭 신호(CK6)가 접속된다. 제2+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단(CKc)에는 제2 클럭 신호(CK2)가 접속된다. 제2+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단(CKd)에는 제8 클럭 신호(CK8)가 접속된다.
일부 실시예에서 제4+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단(CKa)에는 제6 클럭 신호(CK6)가 접속된다. 제4+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단(CKb)에는 제8 클럭 신호(CK8)가 접속된다. 제4+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단(CKc)에는 제4 클럭 신호(CK4)가 접속된다. 제4+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단(CKd)에는 제2 클럭 신호(CK2)가 접속된다.
일부 실시예에서, 제6+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단(CKa)에는 제8 클럭 신호(CK8)가 접속된다. 제6+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단(CKb)에는 제2 클럭 신호(CK2)가 접속된다. 제6+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단(CKc)에는 제6 클럭 신호(CK6)가 접속된다. 제6+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단(CKd)에는 제4 클럭 신호(CK4)가 접속된다.
일부 실시예에서, 제8+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단(CKa)에는 제2 클럭 신호(CK2)가 접속된다. 제8+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단(CKb)에는 제4 클럭 신호(CK4)가 접속된다. 제8+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단(CKc)에는 제8 클럭 신호(CK8)가 접속된다. 제8+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단(CKd)에는 제6 클럭 신호(CK6)가 접속된다. 여기서, k는 0보다 크거나 같은 정수이다.
도4를 참조하면, 도4는 본 출원에 의해 제공되는 게이트 구동 회로의 제2종 구조 모식도이다. 다수의 캐스케이드 설치되는 게이트 구동 회로에는 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 제3 클럭 신호(CK3) 및 제4 클럭 신호(CK4)가 접속된다.
여기서, 각 스테이지 게이트 구동 유닛(100)은 제1 클럭 신호단(CKa), 제2 클럭 신호단(CKb), 제3 클럭 신호단(CKc) 및 제4 클럭 신호단(CKd)이 전기적으로 연결된다.
일부 실시예에서, 제1+4k 스테이지 게이트 구동 유닛의 제1 클럭 신호단(CKa)에는 제2 클럭 신호(CK2)가 접속된다. 제1+4k 스테이지 게이트 구동 유닛의 제2 클럭 신호단(CKb)에는 제3 클럭 신호(CK3)가 접속된다. 제1+4k 스테이지 게이트 구동 유닛의 제3 클럭 신호단(CKc)에는 제1 클럭 신호(CK1)가 접속된다. 제1+4k 스테이지 게이트 구동 유닛의 제4 클럭 신호단(CKd)에는 제4 클럭 신호(CK4)가 접속된다.
일부 실시예에서, 제2+4k 스테이지 게이트 구동 유닛의 제1 클럭 신호단(CKa)에는 제3 클럭 신호(CK3)가 접속된다. 제2+4k 스테이지 게이트 구동 유닛의 제2 클럭 신호단(CKb)에는 제4 클럭 신호(CK4)가 접속된다. 제2+4k 스테이지 게이트 구동 유닛의 제3 클럭 신호단(CKc)에는 제2 클럭 신호(CK2)가 접속된다. 제2+4k 스테이지 게이트 구동 유닛의 제4 클럭 신호단(CKd)에는 제1 클럭 신호(CK1)가 접속된다.
일부 실시예에서, 제3+4k 스테이지 게이트 구동 유닛의 제1 클럭 신호단(CKa)에는 제4 클럭 신호(CK4)가 접속된다. 제3+4k 스테이지 게이트 구동 유닛의 제2 클럭 신호단(CKb)에는 제1 클럭 신호(CK1)가 접속된다. 제3+4k 스테이지 게이트 구동 유닛의 제3 클럭 신호단(CKc)에는 제3 클럭 신호(CK3)가 접속된다. 제3+4k 스테이지 게이트 구동 유닛의 제4 클럭 신호단(CKd)에는 제2 클럭 신호(CK2)가 접속된다.
일부 실시예에서, 제4+4k 스테이지 게이트 구동 유닛의 제1 클럭 신호단(CKa)에는 제1 클럭 신호(CK1)가 접속된다. 제4+4k 스테이지 게이트 구동 유닛의 제2 클럭 신호단(CKb)에는 제2 클럭 신호(CK2)가 접속된다. 제4+4k 스테이지 게이트 구동 유닛의 제3 클럭 신호단(CKc)에는 제4 클럭 신호(CK4)가 접속된다. 제4+4k 스테이지 게이트 구동 유닛의 제4 클럭 신호단(CKd)에는 제3 클럭 신호(CK3)가 접속된다. 여기서, k는 0보다 크거나 같은 정수이다.
설명해야 할 것은, 본 출원에 의해 제공되는 게이트 구동 회로의 구동 타임 시퀀스는 충전 단계, 출력 단계, 풀다운 단계 및 유지 단계를 포함한다. 충전 단계에서, 제1 노드를 충전한다. 출력 단계에서, 현재 스테이지 스캔 신호 출력단은 현재 스테이지 스캔 신호를 출력한다. 풀다운 단계에서, 제1 노드의 전위 및 현재 스테이지 스캔 신호 출력단의 전위를 풀다운한다. 유지 단계에서, 제1 노드의 전위 및 현재 스테이지 스캔 신호 출력단의 전위를 유지하고, 제2 노드의 전위를 간헐적으로 풀다운한다.
여기서, 유지 단계는 제1 유지 단계와 제2 유지 단계를 포함한다. 제1 유지 단계에서, 제4 클럭 신호단에는 하이 레벨 신호가 접속되고, 제2 노드의 전위를 풀업하기 위한 것이다. 제2 유지 단계에서, 제1 클럭 신호단에는 하이 레벨 신호가 접속되고, 제2 노드의 전위를 풀다운하기 위한 것이며, 제2 노드의 전위를 간헐적으로 풀다운하기 위한 것이다.
이하 제3 스테이지 게이트 구동 유닛을 예시로 도3에 도시된 게이트 구동 회로에 대응되는 제3 스테이지 게이트 구동 유닛의 작업 원리를 설명한다. 도5와 도6을 참조하면, 도5는 본 출원에 의해 제공되는 게이트 구동 회로에 대응되는 제3 스테이지 게이트 구동 유닛의 회로 모식도이다. 도6은 본 출원에 의해 제공되는 게이트 구동 회로에 대응되는 제3 스테이지 게이트 구동 유닛의 타임 시퀀스 모식도이다. 여기서, 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 제3 클럭 신호(CK3), 제4 클럭 신호(CK4), 제5 클럭 신호(CK5), 제6 클럭 신호(CK6), 제7 클럭 신호(CK7) 및 제8 클럭 신호(CK8)는 주기가 동일하고, 위상차를 가지는 클럭 신호이다.
제3 스테이지 게이트 구동 유닛(100)에서, 제1 클럭 신호단(CKa)에는 제5 클럭 신호(CK5)가 접속된다. 제2 클럭 신호단(CKb)에는 제7 클럭 신호(CK7)가 접속된다. 제3 클럭 신호단(CKc)에는 제3 클럭 신호(CK3)가 접속된다. 제4 클럭 신호단(CKd)에는 제1 클럭 신호(CK1)가 접속된다.
충전 단계(t1)에서, 상위 스테이지 스캔 신호 출력단에는 제1 스테이지 스캔 신호(G1)가 접속되고, 제1 스테이지 스캔 신호(G1)와 제7 클럭 신호(CK7)는 모두 고전위이다. 이때 제1 트랜지스터(T1)는 개방되고, 제1 스테에지 스캔 신호(G1)는 제1 트랜지스터(T1)를 거쳐 제1 노드(Q)로 출력되며, 부트스트랩 커패시터(C)로 충전되어, 제1 노드(Q)의 전위가 고전위가 되도록 한다. 이때, 제1 노드(Q)의 전위가 고전위이기에, 제2 트랜지스터(T2)가 개방된다. 이와 동시에, 제3 클럭 신호(CK3)는 저전위이고, 나아가 제3 스테이지 스캔 신호 출력단(G3)의 전위는 저전위이다. 또한 제1 스테이지 스캔 신호(G1)는 제6 트랜지스터(T6)를 개방하고, 정전압 로우 레벨 신호(VGL)는 제6 트랜지스터(T6)를 거쳐 제2 노드(P)로 출력되며, 제2 노드(P)의 전위를 풀다운한다.
설명해야 할 것은, 충전 단계(t1)에서, 제1 클럭 신호(CK1)도 하이 레벨이다. 이때 제1 클럭 신호(CK1) 또는 제7 트랜지스터(T7)를 조절하여, 제7 트랜지스터(T7)를 흐르는 전류가 비교적 작고, 제7 트랜지스터(T7)가 개방되지 못하도록 함으로써, 회로의 작업을 보장한다.
출력 단계(t2)에서, 부트스트랩 커패시터(C)의 작용으로 인해, 이때 제1 노드(Q)의 전위는 여전히 고전위이다. 제3 클럭 신호(CK3)는 고전위이다. 제1 노드(Q)는 고전위이고 제2 트랜지스터(T2)가 개방되도록 하며, 제3 클럭 신호(CK3)는 제2 트랜지스터(T2)를 거쳐 제3 스테이지 스캔 신호 출력단(G3)으로 출력된다. 이때, 제3 스테이지 스캔 신호 출력단(G3)의 전위는 고전위이다. 이와 동시에, 부트스트랩 커패시터(C)의 커플링 작용으로 인해, 제1 노드(Q)의 전위가 더욱 풀업되도록 하여, 제2 트랜지스터(T2)가 개방되는 것을 더욱 보장할 수 있다.
풀다운 단계(t3)에서, 이때 제1 스테이지 스캔 신호(G1)는 저전위이고, 제7 클럭 신호(CK7)는 고전위이다. 제3 트랜지스터(T3)는 개방되고, 정전압 로우 레벨 신호(VGL)는 제3 트랜지스터(T3)를 거쳐 제1 노드(Q)와 제3 스테이지 스캔 신호 출력단(G3)으로 출력된다. 정전압 로우 레벨 신호(VGL)는 제1 노드(Q)의 전위를 풀다운한다. 이때, 제3 스테이지 스캔 신호 출력단(G3)의 전위는 정전압 로우 레벨 신호(VGL)의 전위로 풀다운된다.
유지 단계(t4)에서, 제1 클럭 신호(CK1)는 고전위이고, 제7 트랜지스터(T7)는 개방된다. 제1 클럭 신호(CK1)는 제7 트랜지스터(T7)를 거쳐 제2 노드(P)로 출력되고, 제2 노드(P)의 전위를 풀업한다. 동시에, 제2 노드(P)의 전위는 고전위이고, 제5 트랜지스터(T5)와 제8 트랜지스터(T8)는 개방된다. 정전압 로우 레벨 신호는 제1 노드(Q)로 출력된다. 이때, 제1 노드(Q)와 제3 스테이지 스캔 신호 출력단(G3)은 저전위를 유지한다.
여기서, 유지 단계(t4)는 제1 유지 단계(t41)와 제2 유지 단계(t42)를 포함한다. 제1 유지 단계(t41)에서, 제1 클럭 신호(CK1)는 고전위이고, 제7 트랜지스터(T7)는 개방된다. 제1 클럭 신호(CK1)는 제7 트랜지스터(T7)를 거쳐 제2 노드(P)로 출력되고, 제2 노드(P)의 전위를 풀업한다. 제2 유지 단계(t42)에서, 제5 클럭 신호(CK5)는 고전위이고, 제4 트랜지스터(T4)는 개방된다. 정전압 로우 레벨 신호(VGL)는 제4 트랜지스터(T4)를 거쳐 제2 노드(P)로 출력되고, 제2 노드(P)의 전위를 풀다운한다. 제2 유지 단계(t42)를 통해 제2 노드(P)의 전위를 풀다운하여, 제2 노드(P)의 전위가 간헐적으로 고전위가 되게 한다. 이로써 제5 트랜지스터(T5)와 제8 트랜지스터(T8)가 고전위 작용을 받는 시간을 감소하고, 제5 트랜지스터(T5)와 제8 트랜지스터(T8)의 바이어스를 약화시키며, 회로의 안정성을 향상시킨다.
설명해야 할 것은, 제1 유지 단계(t41)와 제2 유지 단계(t42)의 시간을 모두 유지 단계(t4)의 절반으로 설치한다. 이로써 회로가 정상적인 작업을 유지하도록 보장하는 경우, 제5 트랜지스터(T5)와 제8 트랜지스터(T8)의 바이어스를 약화시킨다. 물론, 제1 유지 단계(t41)와 제2 유지 단계(t42)는 기타 시간 길이 비율로 설치를 진행할 수 있고, 본 출원은 이에 대해 제한하지 않는다.
본 출원은 풀다운 제어 모듈(104)을 통해 제2 노드(P)의 전위에 대해 간헐적으로 풀업과 풀다운을 진행하여, 제2 노드(P)의 전위가 간헐적으로 고전위가 되도록 한다. 제2 노드(P)의 고전위 시간을 크게 감소했고, 제5 트랜지스터(T5)와 제8 트랜지스터(T8)가 정방향 바이어스를 받은 후 충족한 회복 시간이 있도록 한다. 풀다운 제어 모듈(104) 중 박막 트랜지스터의 바이어스 상황을 효과적으로 약화하였고, 회로가 더욱 안정적이 되도록 하며, 회로의 신뢰 능력을 높인다.
본 출원은 디스플레이 패널을 제공하고, 상술한 게이트 구동 회로를 포함한다. 구체적으로, 도7을 참조하면, 도7은 본 출원에 의해 제공되는 디스플레이 패널의 구조 모식도이다. 도7에 도시된 바와 같이, 디스플레이 패널(1000)은 디스플레이 영역(10) 및 디스플레이 영역(10)의 에지 상에 통합 설치되는 게이트 구동 회로(20)를 포함한다. 여기서, 게이트 구동 회로(20)와 상기 게이트 구동 회로의 구조와 원리는 유사하고, 여기서 더욱 설명하지 않는다.
본 출원에 의해 제공되는 디스플레이 패널(1000)은 게이트 구동 회로를 사용한다. 본 출원에 의해 제공되는 게이트 구동 회로는 풀다운 제어 모듈을 통해 제2 노드의 전위에 대해 간헐적으로 풀업과 풀다운을 진행하고, 제2 노드의 전위가 간헐적으로 고전위가 되도록 하고, 제2 노드가 고전위에 놓이는 시간을 효과적으로 감소했다. 제2 노드에 전기적으로 연결되는 박막 트랜지스터가 정방향 바이어스를 받은 후, 충족한 회복 시간이 있을 수 있도록 하고, 이로써 회로가 더욱 안정적이도록 하며, 회로의 신뢰 능력을 향상시킨다. 이 밖에, 본 출원에 의해 제공되는 디스플레이 패널(1000)은 게이트 구동 유닛 중 박막 트랜지스터의 수량을 감소하였고, 디스플레이 패널(1000)의 베젤 폭을 감소할 수 있으며, 좁은 베젤 디스플레이 패널을 더 용이하게 실현한다.
이상은 본 출원 실시예에 의해 제공되는 게이트 구동 회로 및 디스플레이 패널에 대한 상세한 소개이며, 본문에서는 구체적인 예를 적용하여 본 출원의 원리 및 실시형태에 대해 설명하며, 이상 실시예의 설명은 본 출원의 방법 및 그 핵심 사상을 이해하는 것을 돕기 위한 것일 뿐이며, 동시에, 본 기술분야의 기술자에 대하여, 본 출원의 사상에 의해, 구체적인 실시형태와 적용 범위에서 모두 변경한 부분이 있을 수 있으며, 요약하면, 본 명세서의 내용은 본 출원에 대한 제한으로 이해되어야 하는 것은 아니다.
Claims (20)
- 다중 스테이지로 캐스케이드 설치되는 게이트 구동 유닛을 포함하며, 여기서, 각 스테이지의 상기 게이트 구동 유닛은 모두,
제1 노드에 전기적으로 연결되고, 상기 제1 노드의 전위를 제어하기 위한 풀업 제어 모듈;
상기 제1 노드 및 상기 현재 스테이지의 스캔 신호 출력단에 전기적으로 연결되고, 상기 제1 노드의 전위의 제어하에, 상기 현재 스테이지의 스캔 신호 출력단의 전위를 풀업하기 위한 풀업 모듈;
현재 스테이지 스캔 신호 출력단에 전기적으로 연결되고, 상기 현재 스테이지 스캔 신호 출력단의 전위를 풀다운하기 위한 풀다운 모듈; 및
제2 노드, 상기 제1 노드, 제1 클럭 신호단 및 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결되고, 상기 제1 클럭 신호단이 입력하는 신호의 제어하에, 상기 제2 노드의 전위를 간헐적으로 풀다운하고, 상기 제1 노드의 전위 및 상기 현재 스테이지 스캔 신호 출력단의 전위를 유지하기 위한 풀다운 제어 모듈을 포함하는,
게이트 구동 회로. - 제1항에 있어서,
상기 풀업 제어 모듈은 제1 트랜지스터 및 부트스트랩 커패시터를 포함하고, 상기 제1 트랜지스터의 게이트는 제2 클럭 신호단에 전기적으로 연결되며, 상기 제1 트랜지스터의 소스 또는 드레인 중의 하나는 상위 스테이지 스캔 신호 출력단에 전기적으로 연결되고, 상기 제1 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제1 노드에 전기적으로 연결되며; 상기 부트스트랩 커패시터의 일단은 상기 제1 노드에 전기적으로 연결되고, 상기 부트스트랩 커패시터의 타단은 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결되는,
게이트 구동 회로. - 제1항에 있어서,
상기 풀업 모듈은 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되며, 상기 제2 트랜지스터의 소스 또는 드레인 중의 하나는 제3 클럭 신호단에 전기적으로 연결되고, 상기 제2 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결되는,
게이트 구동 회로. - 제1항에 있어서,
상기 풀다운 모듈은 제3 트랜지스터를 포함하고, 상기 제3 트랜지스터의 게이트는 제2 클럭 신호단에 전기적으로 연결되며, 상기 제3 트랜지스터의 소스 또는 드레인 중의 하나에는 정전압 로우 레벨 신호가 접속되고, 상기 제3 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결되는,
게이트 구동 회로. - 제1항에 있어서,
상기 풀다운 제어 모듈은 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터를 포함하고;
상기 제4 트랜지스터의 게이트는 상기 제1 클럭 신호단에 전기적으로 연결되며, 상기 제4 트랜지스터의 소스 또는 드레인 중의 하나에는 정전압 로우 레벨 신호가 접속되고, 상기 제4 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제2 노드에 전기적으로 연결되며;
상기 제5 트랜지스터의 게이트는 상기 제2 노드에 전기적으로 연결되고, 상기 제5 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제5 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제1 노드에 전기적으로 연결되고;
상기 제6 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되고, 상기 제6 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제6 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제2 노드에 전기적으로 연결되고;
상기 제7 트랜지스터의 게이트와 소스 또는 드레인 중의 하나는 모두 제4 클럭 신호단에 전기적으로 연결되고, 상기 제7 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제2 노드에 전기적으로 연결되며;
상기 제8 트랜지스터의 게이트는 상기 제2 노드에 전기적으로 연결되고, 상기 제8 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제8 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결되는,
게이트 구동 회로. - 제1항에 있어서,
리셋 신호 및 정전압 로우 레벨 신호가 접속되며, 상기 제1 노드 및 상기 제2 노드에 전기적으로 연결되고, 상기 제1 노드 및 상기 제2 노드의 전위를 리셋하기 위한 리셋 모듈을 더 포함하는,
게이트 구동 회로. - 제6항에 있어서,
상기 리셋 모듈은 제9 트랜지스터와 제10 트랜지스터를 포함하고;
상기 제9 트랜지스터의 게이트에는 상기 리셋 신호가 접속되며, 상기 제9 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되고, 상기 제9 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제2 노드에 전기적으로 연결되고;
상기 제10 트랜지스터의 게이트에는 상기 리셋 신호가 접속되며, 상기 제10 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되고, 상기 제10 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제1 노드에 전기적으로 연결되는,
게이트 구동 회로. - 제1항에 있어서,
풀 스위치 제어 신호, 정전압 로우 레벨 신호가 접속되고, 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결되며; 상기 풀 스위치 제어 신호 및 상기 정전압 로우 레벨 신호에 기초하여 각각의 상기 게이트 구동 유닛의 스캔 신호 출력단의 전위를 동시에 제어하기 위한 풀 스위치 제어 모듈을 더 포함하는,
게이트 구동 회로. - 제8항에 있어서,
상기 풀 스위치 제어 모듈은 제11 트랜지스터를 포함하고, 상기 제11 트랜지스터의 게이트에는 상기 풀 스위치 제어 신호가 접속되며, 상기 제11 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되고, 상기 제11 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결되는,
게이트 구동 회로. - 제1항에 있어서,
상기 게이트 구동 회로에는 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호, 제4 클럭 신호, 제5 클럭 신호, 제6 클럭 신호, 제7 클럭 신호 및 제8 클럭 신호가 접속되고;
상기 게이트 구동 회로는 다수의 캐스케이드 설치되는 홀수 스테이지 게이트 구동 유닛 및 다수의 캐스케이드 설치되는 짝수 스테이지 게이트 구동 유닛을 포함하며; 여기서,
상기 다수의 캐스케이드 설치되는 홀수 스테이지 게이트 구동 유닛에는 상기 제1 클럭 신호, 상기 제3 클럭 신호, 상기 제5 클럭 신호 및 상기 제7 클럭 신호가 접속되고;
상기 다수의 캐스케이드 설치되는 짝수 스테이지 게이트 구동 유닛에는 상기 제2 클럭 신호, 상기 제4 클럭 신호, 상기 제6 클럭 신호 및 상기 제8 클럭 신호가 접속되는,
게이트 구동 회로. - 제10항에 있어서,
각 스테이지의 상기 게이트 구동 유닛은 또한 제2 클럭 신호단, 제3 클럭 신호단 및 제4 클럭 신호단에 전기적으로 연결되고;
상기 다중 스테이지로 캐스케이드 설치되는 홀수 스테이지 게이트 구동 유닛에서, 제1+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제3 클럭 신호가 접속되고, 상기 제1+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제5 클럭 신호가 접속되며, 상기 제1+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제1 클럭 신호가 접속되고, 상기 제1+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제7 클럭 신호가 접속되며;
제3+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제5 클럭 신호가 접속되고, 상기 제3+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제7 클럭 신호가 접속되며, 상기 제3+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제3 클럭 신호가 접속되고, 상기 제3+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제1 클럭 신호가 접속되며;
제5+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제7 클럭 신호가 접속되고, 상기 제5+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제1 클럭 신호가 접속되며, 상기 제5+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제5 클럭 신호가 접속되고, 상기 제5+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제3 클럭 신호가 접속되며;
제7+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제1 클럭 신호가 접속되고, 상기 제7+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제3 클럭 신호가 접속되며, 상기 제7+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제7 클럭 신호가 접속되고, 상기 제7+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제5 클럭 신호가 접속되며;
상기 다중 스테이지로 캐스케이드 설치되는 짝수 스테이지 게이트 구동 유닛에서, 제2+8k 스테이지 구동 유닛의 제1 클럭 신호단에는 상기 제4 클럭 신호가 접속되고, 상기 제2+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제6 클럭 신호가 접속되며, 상기 제2+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제2 클럭 신호가 접속되고, 상기 제2+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제8 클럭 신호가 접속되며;
제4+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제6 클럭 신호가 접속되고, 상기 제4+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제8 클럭 신호가 접속되며, 상기 제4+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제4 클럭 신호가 접속되며, 상기 제4+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제2 클럭 신호가 접속되고;
제6+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제8 클럭 신호가 접속되고, 상기 제6+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제2 클럭 신호가 접속되며, 상기 제6+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제6 클럭 신호가 접속되고, 상기 제6+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제4 클럭 신호가 접속되며;
제8+8k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제2 클럭 신호가 접속되고, 상기 제8+8k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제4 클럭 신호가 접속되며, 상기 제8+8k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제8 클럭 신호가 접속되고, 상기 제8+8k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제6 클럭 신호가 접속되며; 여기서, k는 0보다 크거나 같은 정수인,
게이트 구동 회로. - 제1항에 있어서,
상기 게이트 구동 회로에는 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호 및 제4 클럭 신호가 접속되는,
게이트 구동 회로. - 제12항에 있어서,
각 스테이지의 상기 게이트 구동 유닛은 또한 제2 클럭 신호단, 제3 클럭 신호단 및 제4 클럭 신호단에 전기적으로 연결되고;
제1+4k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제2 클럭 신호가 접속되고, 상기 제1+4k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제3 클럭 신호가 접속되며, 상기 제1+4k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제1 클럭 신호가 접속되고, 상기 제1+4k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제4 클럭 신호가 접속되며;
제2+4k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제3 클럭 신호가 접속되고, 상기 제2+4k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제4 클럭 신호가 접속되며, 상기 제2+4k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제2 클럭 신호가 접속되고, 상기 제2+4k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제1 클럭 신호가 접속되며;
제3+4k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제4 클럭 신호가 접속되고, 상기 제3+4k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제1 클럭 신호가 접속되며, 상기 제3+4k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제3 클럭 신호가 접속되고, 상기 제3+4k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제2 클럭 신호가 접속되며;
제4+4k 스테이지 게이트 구동 유닛의 제1 클럭 신호단에는 상기 제1 클럭 신호가 접속되고, 상기 제4+4k 스테이지 게이트 구동 유닛의 제2 클럭 신호단에는 상기 제2 클럭 신호가 접속되며, 상기 제4+4k 스테이지 게이트 구동 유닛의 제3 클럭 신호단에는 상기 제4 클럭 신호가 접속되고, 상기 제4+4k 스테이지 게이트 구동 유닛의 제4 클럭 신호단에는 상기 제3 클럭 신호가 접속되며; 여기서, k는 0보다 크거나 같은 정수인,
게이트 구동 회로 - 제1항에 있어서,
상기 게이트 구동 회로의 구동 타임 시퀀스는,
상기 제1 노드를 충전하는 충전 단계;
상기 현재 스테이지 스캔 신호 출력단이 현재 스테이지 스캔 신호를 출력하는 출력 단계;
상기 제1 노드의 전위 및 상기 현재 스테이지 스캔 신호 출력단의 전위를 풀다운하는 풀다운 단계;
상기 제1 노드의 전위 및 상기 현재 스테이지 스캔 신호 출력단의 전위를 유지하고, 상기 제2 노드의 전위를 간헐적으로 풀다운하는 유지 단계를 포함하는,
게이트 구동 회로. - 제14항에 있어서,
상기 유지 단계는 제1 유지 단계와 제2 유지 단계를 포함하고, 상기 게이트 구동 회로는 또한 제4 클럭 신호단에 연결되며;
상기 제1 유지 단계에서, 상기 제4 클럭 신호단에는 하이 레벨 신호가 접속되고, 상기 제2 노드의 전위를 풀업하기 위한 것이며;
상기 제2 유지 단계에서, 상기 제1 클럭 신호단에는 하이 레벨 신호가 접속되고, 상기 제2 노드의 전위를 풀다운하여, 상기 제2 노드의 전위를 간헐적으로 풀다운하기 위한 것인,
게이트 구동 회로. - 다중 스테이지로 캐스케이드 설치되는 게이트 구동 유닛을 포함하며, 여기서, 각 스테이지의 상기 게이트 구동 유닛은 모두 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터를 포함하고;
상기 제1 트랜지스터의 게이트는 제2 클럭 신호단에 전기적으로 연결되고, 상기 제1 트랜지스터의 소스 또는 드레인 중의 하나는 상위 스테이지 스캔 신호 출력단에 전기적으로 연결되며, 상기 제1 트랜지스터의 소스 또는 드레인 중의 다른 하나는 제1 노드에 전기적으로 연결되고;
상기 제2 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되며, 상기 제2 트랜지스터의 소스 또는 드레인 중의 하나는 제3 클럭 신호단에 전기적으로 연결되고, 상기 제2 트랜지스터의 소스 또는 드레인 중의 다른 하나는 현재 스테이지 스캔 신호 출력단에 전기적으로 연결되며;
상기 제3 트랜지스터의 게이트는 상기 제2 클럭 신호단에 전기적으로 연결되고, 상기 제3 트랜지스터의 소스 또는 드레인 중의 하나에는 정전압 로우 레벨 신호가 접속되며, 상기 제3 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결되고;
상기 제4 트랜지스터의 게이트는 상기 제1 클럭 신호단에 전기적으로 연결되고, 상기 제4 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제4 트랜지스터의 소스 또는 드레인 중의 다른 하나는 제2 노드에 전기적으로 연결되고;
상기 제5 트랜지스터의 게이트는 상기 제2 노드에 전기적으로 연결되고, 상기 제5 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제5 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제1 노드에 전기적으로 연결되고;
상기 제6 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되고, 상기 제6 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제6 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제2 노드에 전기적으로 연결되고;
상기 제7 트랜지스터의 게이트와 소스 또는 드레인 중의 하나는 모두 제4 클럭 신호단에 전기적으로 연결되고, 상기 제7 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제2 노드에 전기적으로 연결되며;
상기 제8 트랜지스터의 게이트는 상기 제2 노드에 전기적으로 연결되고, 상기 제8 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제8 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 현재 스테이지 스캔 신호 출력단에 전기적으로 연결되는,
게이트 구동 회로. - 제16항에 있어서,
상기 게이트 구동 회로는 제9 트랜지스터와 제10 트랜지스터를 더 포함하고;
상기 제9 트랜지스터의 게이트에는 리셋 신호가 접속되며, 상기 제9 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되고, 상기 제9 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제2 노드에 전기적으로 연결되며;
상기 제10 트랜지스터의 게이트에는 상기 리셋 신호가 접속되고, 상기 제10 트랜지스터의 소스 또는 드레인 중의 하나에는 상기 정전압 로우 레벨 신호가 접속되며, 상기 제10 트랜지스터의 소스 또는 드레인 중의 다른 하나는 상기 제1 노드에 전기적으로 연결되는,
게이트 구동 회로. - 제16항에 있어서,
상기 게이트 구동 회로의 구동 타임 시퀀스는,
상기 제1 노드를 충전하는 충전 단계;
상기 현재 스테이지 스캔 신호 출력단이 현재 스테이지 스캔 신호를 출력하는 출력 단계;
상기 제1 노드의 전위 및 상기 현재 스테이지 스캔 신호 출력단의 전위를 풀다운하는 풀다운 단계;
상기 제1 노드의 전위 및 상기 현재 스테이지 스캔 신호 출력단의 전위를 유지하고, 상기 제2 노드의 전위를 간헐적으로 풀다운하는 유지 단계를 포함하는,
게이트 구동 회로. - 제18항에 있어서,
상기 유지 단계는 제1 유지 단계와 제2 유지 단계를 포함하고, 상기 게이트 구동 회로는 또한 제4 클럭 신호단에 연결되며;
상기 제1 유지 단계에서, 상기 제4 클럭 신호단에는 하이 레벨 신호가 접속되고, 상기 제2 노드의 전위를 풀업하기 위한 것이며;
상기 제2 유지 단계에서, 상기 제1 클럭 신호단에는 하이 레벨 신호가 접속되고, 상기 제2 노드의 전위를 풀다운하여, 상기 제2 노드의 전위를 간헐적으로 풀다운하기 위한 것인,
게이트 구동 회로. - 제1항에 따른 게이트 구동 회로를 포함하는,
디스플레이 패널.
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