CN114613335B - 栅极驱动电路及显示面板 - Google Patents

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Abstract

本申请公开了一种栅极驱动电路及显示面板，该栅极驱动电路包括多个级联的栅极驱动单元，栅极驱动单元包括上拉控制模块、第一下拉控制模块、第二下拉控制模块、上拉模块和下拉模块，不仅能够实现在关机断电时更快速的关闭面板内的TFT，而且通过第一下拉控制模块控制第二下拉控制模块，使输出信号更加稳定，提高了电路的稳定性。

Description

栅极驱动电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种栅极驱动电路及显示面板。
背景技术
栅极驱动电路，又可以称为GOA(Gate Driver On Array，阵列基板行驱动)电路，其利用现有薄膜晶体管显示器的阵列(Array)基板制程将栅极(Gate)行扫描驱动信号电路制作在阵列基板上，以实现对Gate逐行扫描的驱动方式。
但是，现有的栅极驱动电路存在无法实现在关机断电时更快速的关闭面板内的TFT的技术问题。
需要注意的是，上述关于背景技术的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的背景技术中，而认为上述所涉及到的技术方案为本领域所属技术人员所公知。
发明内容
本申请提供一种栅极驱动电路及显示面板，以缓解现有栅极驱动电路存在的无法实现在关机断电时更快速的关闭面板内的TFT的技术问题。
第一方面，本申请提供一种栅极驱动电路，栅极驱动电路包括多个级联的栅极驱动单元，栅极驱动单元包括上拉控制模块、第一下拉控制模块、第二下拉控制模块、上拉模块和下拉模块，上拉控制模块的输出端与第一节点电性连接；第一下拉控制模块的输入端与电源信号线电性连接，第一下拉控制模块的输出端与第一节点电性连接；第二下拉控制模块的控制节点与第一节点电性连接，第二下拉控制模块的输入端与电源信号线相连接，第二下拉控制模块的输出端与第二节点电性连接；上拉模块的控制节点与第一节点电性连接，上拉模块的输出端与栅极驱动单元的输出节点电性连接；下拉模块的控制节点与第二节点电性连接，下拉模块的输入端与电源信号线相连接，下拉模块的输出端与栅极驱动单元的输出节点电性连接。
在其中一些实施方式中，第一下拉控制模块包括第二晶体管，第二晶体管的栅极与下一级栅极驱动单元的输出节点电性连接，第二晶体管的源极/漏极中的一个与电源信号线电性连接，第二晶体管的源极/漏极中的另一个与第一节点电性连接。
在其中一些实施方式中，第二下拉控制模块包括两下拉控制支路和选通控制电路，两下拉控制支路的输入端与电源信号线相连接，两下拉控制支路的输出端与第二节点电性连接；选通控制电路的输入端与方波控制信号端相连接，选通控制电路的输出端与两下拉控制支路的控制节点电性连接，选通控制电路的控制节点与第一节点电性连接。
在其中一些实施方式中，选通控制电路包括第三晶体管，两下拉控制支路包括第四晶体管和第五晶体管；第三晶体管的栅极与第一节点电性连接，第三晶体管的源极/漏极中的一个与方波控制信号端电性连接，第三晶体管的源极/漏极中的另一个与下拉控制支路的控制节点电性连接；第四晶体管的栅极与下拉控制支路的控制节点电性连接，第四晶体管的源极/漏极中的一个与电源信号线电性连接，第四晶体管的源极/漏极中的另一个与第二节点电性连接；第五晶体管的栅极与下拉控制支路的控制节点电性连接，第五晶体管的源极/漏极中的一个与电源信号线电性连接，第五晶体管的源极/漏极中的另一个与第二节点电性连接；第四晶体管为P型晶体管，第五晶体管为N型晶体管。
在其中一些实施方式中，下拉模块包括第七晶体管，第七晶体管的栅极与第二节点电性连接，第七晶体管的源极/漏极中的一个与电源信号线电性连接，第七晶体管的源极/漏极中的另一个与栅极驱动单元的输出节点电性连接。
在其中一些实施方式中，上拉模块包括第八晶体管，第八晶体管的栅极与第一节点电性连接，第八晶体管的源极/漏极中的一个与时钟信号线电性连接，第八晶体管的源极/漏极中的另一个与栅极驱动单元的输出节点电性连接。
在其中一些实施方式中，栅极驱动电路还包括自举电容，自举电容的一端与第一节点电性连接，另一端与栅极驱动单元的输出节点电性连接。
在其中一些实施方式中，上拉控制模块包括第一晶体管，第一晶体管的栅极以及源极/漏极中的一个与上一级栅极驱动单元的输出节点电性连接，第一晶体管的源极/漏极中的另一个与第一节点电性连接。
在其中一些实施方式中，栅极驱动电路还包括反馈模块，反馈模块的控制节点与第二节点电性连接，反馈模块的输入端与电源信号线电性连接，反馈模块的输出端与第一节点电性连接。
第二方面，本申请提供一种显示面板，其包括上述任一实施方式中的栅极驱动电路和多条扫描线，其中每一级扫描线与栅极驱动电路中对应级的栅极驱动单元的输出节点电性连接。
本申请提供了一种栅极驱动电路及显示面板，该栅极驱动电路包括多个级联的栅极驱动单元，栅极驱动单元包括上拉控制模块、第一下拉控制模块、第二下拉控制模块、上拉模块和下拉模块，不仅能够实现在关机断电时更快速的关闭面板内的TFT，而且通过第一下拉控制模块控制第二下拉控制模块，使输出信号更加稳定，提高了电路的稳定性。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的栅极驱动电路的结构示意图。
图2为本申请实施例提供的栅极驱动电路的时序示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1至图2，如图1所示，本实施例提供了一种栅极驱动电路，栅极驱动电路包括多个级联的栅极驱动单元，栅极驱动单元包括上拉控制模块10、第一下拉控制模块20、第二下拉控制模块30、上拉模块40和下拉模块50，上拉控制模块10的输出端与第一节点Q电性连接；第一下拉控制模块20的输入端与电源信号线VGL电性连接，第一下拉控制模块20的输出端与第一节点Q电性连接；第二下拉控制模块30的控制节点与第一节点Q电性连接，第二下拉控制模块30的输入端与电源信号线VGL相连接，第二下拉控制模块30的输出端与第二节点P电性连接；上拉模块40的控制节点与第一节点Q电性连接，上拉模块40的输出端与栅极驱动单元的输出节点S电性连接；下拉模块50的控制节点与第二节点P电性连接，下拉模块50的输入端与电源信号线VGL相连接，下拉模块50的输出端与栅极驱动单元的输出节点S电性连接。
可以理解的是，本实施例提供的栅极驱动电路，在关机断电时，通过第一下拉控制模块20输出电源信号线VGL上的电源信号，以下拉第一节点Q的电位，进而控制第二下拉控制模块30以下拉第二节点P的电位，使得下拉模块50输出电源信号线VGL上的电源信号至栅极驱动单元的输出端，从而更快速关闭面板内的TFT；另外，通过第一下拉控制模块20控制第二下拉控制模块30，可以使输出信号更加稳定，提高了电路的稳定性。
需要进行说明的是，在本实施例中，对应的控制节点可以为对应薄膜晶体管的栅极，如第二下拉控制模块30的控制节点可以为第二下拉控制模块30中对应的第二晶体管T2的栅极，上拉模块40的控制节点可以为上拉模块40中对应的第八晶体管T8的栅极。
在其中一个实施例中，第一下拉控制模块20包括第二晶体管T2，第二晶体管T2的栅极与下一级栅极驱动单元的输出节点电性连接，第二晶体管T2的源极/漏极中的一个与电源信号线VGL电性连接，第二晶体管T2的源极/漏极中的另一个与第一节点Q电性连接。
在其中一个实施例中，第二下拉控制模块30包括两下拉控制支路301和选通控制电路302，两下拉控制支路301的输入端与电源信号线VGL相连接，两下拉控制支路301的输出端与第二节点P电性连接；选通控制电路302的输入端与方波控制信号LC相连接，选通控制电路302的输出端与两下拉控制支路301的控制节点R电性连接，选通控制电路302的控制节点与第一节点Q电性连接。
在其中一个实施例中，选通控制电路302包括第三晶体管T3，两下拉控制支路301包括第四晶体管T4和第五晶体管T5；第三晶体管T3的栅极与第一节点Q电性连接，第三晶体管T3的源极/漏极中的一个与方波控制信号LC端电性连接，第三晶体管T3的源极/漏极中的另一个与下拉控制支路301的控制节点R电性连接；第四晶体管T4的栅极与下拉控制支路301的控制节点R电性连接，第四晶体管T4的源极/漏极中的一个与电源信号线VGL电性连接，第四晶体管T4的源极/漏极中的另一个与第二节点P电性连接；第五晶体管T5的栅极与下拉控制支路301的控制节点R电性连接，第五晶体管T5的源极/漏极中的一个与电源信号线VGL电性连接，第五晶体管T5的源极/漏极中的另一个与第二节点P电性连接；第四晶体管T4为P型晶体管，第五晶体管T5为N型晶体管。
需要进行说明的是，当选通控制模块中的第三晶体管T3打开后，要根据方波控制信号LC的电位的高低，来循环打开第四晶体管T4和第五晶体管T5。第三晶体管T3受第一节点Q点控制，第二下拉控制模块30受第一下拉控制模块20控制，从而使输出信号更加稳定，提高了电路的稳定性。
在其中一个实施例中，下拉模块50包括第七晶体管T7，第七晶体管T7的栅极与第二节点P电性连接，第七晶体管T7的源极/漏极中的一个与电源信号线VGL电性连接，第七晶体管T7的源极/漏极中的另一个与栅极驱动单元的输出节点S电性连接。
在其中一个实施例中，上拉模块40包括第八晶体管T8，第八晶体管T8的栅极与第一节点Q电性连接，第八晶体管T8的源极/漏极中的一个与时钟信号线CLK电性连接，第八晶体管T8的源极/漏极中的另一个与栅极驱动单元的输出节点S电性连接。
在其中一个实施例中，栅极驱动电路还包括自举电容C(即图1中的60)，自举电容C的一端与第一节点Q电性连接，另一端与栅极驱动单元的输出节点S电性连接。
在其中一个实施例中，上拉控制模块10包括第一晶体管T1，第一晶体管T1的栅极以及源极/漏极中的一个与上一级栅极驱动单元的输出节点电性连接，第一晶体管T1的源极/漏极中的另一个与第一节点Q电性连接。
在其中一个实施例中，栅极驱动电路还包括反馈模块70，反馈模块70的控制节点与第二节点P电性连接，反馈模块70的输入端与电源信号线VGL电性连接，反馈模块70的输出端与第一节点Q电性连接。
其中，反馈模块70包括第六晶体管T6，第六晶体管T6的栅极与第二节点P电性连接，第六晶体管T6的源极/漏极中的一个与第一节点Q电性连接，第六晶体管T6的源极/漏极中的另一个与电源信号线VGL电性连接。
在其中一个实施例中，假设显示面板的有效像素行数/列数为N(一般为大于2048的整数，本申请不做限定)，那么n为大于1且小于N的整数；针对第1级栅极驱动单元可以采用常规的电路架构，其输出的扫描信号Output(1)作为第2级(即n＝2)栅极驱动单元的上拉控制信号的来源；针对第N级栅极驱动单元可以采用常规的电路架构，其输出的扫描信号Output(N)作为第N-1级(即n＝N-1)栅极驱动单元的下拉控制信号的来源。
在其中一个实施例中，假设显示面板的有效像素行数/列数为N(一般为大于2048的整数，本申请不做限定)，并且显示面板包括两个无效栅极驱动单元，即第0级栅极驱动单元和第N+1级栅极驱动单元，第0级栅极驱动单元输出的信号Output(0)和第N+1级栅极驱动单元输出的信号Output(N+1)不控制像素行的开断，无效栅极驱动单元可以采用常规的电路架构；那么n为大于0且小于N+1的整数；针对第1级栅极驱动单元，其上拉控制信号为Output(0)；针对第N级栅极驱动单元可以采用常规的电路架构，其下拉控制信号为Output(N+1)。
在其中一个实施例中，假设显示面板的有效像素行数/列数为N(一般为大于2048的整数，本申请不做限定)，并且第1级栅极驱动单元和第N级栅极驱动单元也级联在一起；那么n为大于0且小于N+1的整数；针对第1级栅极驱动单元，其上拉控制信号为Output(N)；针对第N级栅极驱动单元可以采用常规的电路架构，其下拉控制信号为Output(0)。
在其中一个实施例中，第一晶体管T1、第二晶体管T2、第五晶体管T5和第八晶体管T8为N沟道型薄膜晶体管，第三晶体管T3、第四晶体管T4、第六晶体管T6和第七晶体管T7为P沟道型薄膜晶体管。
请参考图2，本申请提供的栅极驱动电路的工作时序可以如图2所示，针对第n级栅极驱动单元来说：
在第一阶段t1，上一级栅极驱动单元工作打开对应的像素行，本级栅极驱动单元不工作(此时，CLK为低电位)，上一级栅极驱动单元所输出的扫描信号Output(n-1)为高电位信号，第一晶体管T1打开，Output(n-1)的电压传递到Q点，对Q点进行预充电至第一高电位，同时电容C进行充电；此时本级栅极驱动单元输出的扫描信号Output(n)为低电位。
在第二阶段t2：第n级栅极驱动单元需要工作(此时，CLK为高电位)，上一级栅极驱动单元停止工作，上一级栅极驱动单元所输出的扫描信号Output(n-1)变为低电平，第一晶体管T1关闭，电容C作为自举电容，此时放电使得Q点电压上升为第二高电位并维持Q点的高电位；第三晶体管T3为P沟道型薄膜晶体管，因此此时为关闭状态，第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7都是关闭状态，第八晶体管T8为N沟道型薄膜晶体管，此时T8打开，第n级栅极驱动单元输出的扫描信号Output(n)为CLK的高电位，同时Output(n)将在下一个时钟周期(即下文中的t3阶段)打开下一级栅极驱动单元，此时下一级栅极驱动单元输出的扫描信号Output(n+1)维持低电位，T2关闭，本阶段完成信号上拉。
在第三阶段t3：第n级栅极驱动单元停止工作(此时，CLK为低电位)，下一级栅极驱动单元开始工作，此时下一级栅极驱动单元输出的扫描信号Output(n+1)变为高电位，第二晶体管T2打开，电源信号线VGL拉低Q点的电位至VGL(一般为0或者小于0)，使得第三晶体管T3打开，方波控制信号LC加载到第四晶体管T4的栅极和第五晶体管T5的栅极，使得第四晶体管T4和第五晶体管T5中的一个打开，电源信号线VGL的低电位被加载到第六晶体管T6的栅极和第七晶体管T7的栅极，使得第六晶体管T6和第七晶体管T7打开；第六晶体管T6的打开，使得电源信号线VGL的低电位加载到第八晶体管T8的栅极和电容C的一个极板，关闭第八晶体管T8；第七晶体管T7的打开，使得电源信号线VGL的低电位加载到输出节点和电容C的另一个极板，使得Output(n)输出电源信号线VGL的低电位，同时控制电容C快速放电。
在其中一个实施例中，本实施例提供一种栅极驱动电路，该栅极驱动电路包括多个级联的栅极驱动单元，栅极驱动单元包括上拉控制模块、第一下拉控制模块、第二下拉控制模块、上拉模块和下拉模块，不仅能够实现在关机断电时更快速的关闭面板内的TFT，而且通过第一下拉控制模块控制第二下拉控制模块，使输出信号更加稳定，提高了电路的稳定性。
可以理解的是，第三晶体管T3受第一节点Q点控制，第二下拉控制模块30受第一下拉控制模块20控制，从而使输出信号更加稳定，提高了电路的稳定性。
在其中一个实施例中，本实施例还提供一种显示面板，其包括上述任一实施例中的栅极驱动电路和多条扫描线，其中每一级扫描线与栅极驱动电路中对应级的栅极驱动单元的输出节点电性连接。
可以理解的是，本实施例提供的显示面板，在关机断电时，通过第一下拉控制模块20输出电源信号线VGL上的电源信号，以下拉第一节点Q的电位，进而控制第二下拉控制模块30以下拉第二节点P的电位，使得下拉模块50输出电源信号线VGL上的电源信号至栅极驱动单元的输出端，从而更快速关闭面板内的TFT；另外，通过第一下拉控制模块20控制第二下拉控制模块30，可以使输出信号更加稳定，提高了电路的稳定性；同时，本实施例中的栅极驱动电路所使用的电路元件简单较少，即简化了电路元件，进而有利于实现显示面板的窄边框。
需要进行说明的是，显示面板可以包括阵列基板，阵列基板设置有多个N沟道型薄膜晶体管和多个P沟道型薄膜晶体管，每个薄膜晶体管具有至少一个有源区。
在其中一个实施例中，显示面板还包括显示区和非显示区，其中一条扫描线的至少部分位于非显示区。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的栅极驱动电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级联的栅极驱动单元，所述栅极驱动单元包括：
上拉控制模块，所述上拉控制模块的输出端与第一节点电性连接；
第一下拉控制模块，所述第一下拉控制模块的输入端与电源信号线电性连接，所述第一下拉控制模块的输出端与所述第一节点电性连接；
第二下拉控制模块，所述第二下拉控制模块的控制节点与所述第一节点电性连接，所述第二下拉控制模块的输入端与所述电源信号线相连接，所述第二下拉控制模块的输出端与第二节点电性连接；
上拉模块，所述上拉模块的控制节点与所述第一节点电性连接，所述上拉模块的输出端与所述栅极驱动单元的输出节点电性连接；
下拉模块，所述下拉模块的控制节点与所述第二节点电性连接，所述下拉模块的输入端与电源信号线相连接，所述下拉模块的输出端与所述栅极驱动单元的所述输出节点电性连接。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一下拉控制模块包括第二晶体管，所述第二晶体管的栅极与下一级所述栅极驱动单元的输出节点电性连接，所述第二晶体管的源极/漏极中的一个与所述电源信号线电性连接，所述第二晶体管的源极/漏极中的另一个与所述第一节点电性连接。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述第二下拉控制模块包括：
两下拉控制支路，两所述下拉控制支路的输入端与所述电源信号线相连接，两所述下拉控制支路的输出端与所述第二节点电性连接；
选通控制电路，所述选通控制电路的输入端与方波控制信号端相连接，所述选通控制电路的输出端与两所述下拉控制支路的控制节点电性连接，所述选通控制电路的控制节点与所述第一节点电性连接。
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述选通控制电路包括第三晶体管，两所述下拉控制支路包括第四晶体管和第五晶体管；
所述第三晶体管的栅极与所述第一节点电性连接，所述第三晶体管的源极/漏极中的一个与所述方波控制信号端电性连接，所述第三晶体管的源极/漏极中的另一个与所述下拉控制支路的所述控制节点电性连接；
所述第四晶体管的栅极与所述下拉控制支路的所述控制节点电性连接，所述第四晶体管的源极/漏极中的一个与所述电源信号线电性连接，所述第四晶体管的源极/漏极中的另一个与所述第二节点电性连接；
所述第五晶体管的栅极与所述下拉控制支路的控制节点电性连接，所述第五晶体管的源极/漏极中的一个与所述电源信号线电性连接，所述第五晶体管的源极/漏极中的另一个与所述第二节点电性连接；所述第四晶体管为P型晶体管，所述第五晶体管为N型晶体管。
5.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉模块包括第七晶体管，所述第七晶体管的栅极与所述第二节点电性连接，所述第七晶体管的源极/漏极中的一个与所述电源信号线电性连接，所述第七晶体管的源极/漏极中的另一个与所述栅极驱动单元的所述输出节点电性连接。
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉模块包括第八晶体管，所述第八晶体管的栅极与所述第一节点电性连接，所述第八晶体管的源极/漏极中的一个与时钟信号线电性连接，所述第八晶体管的源极/漏极中的另一个与所述栅极驱动单元的所述输出节点电性连接。
7.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括自举电容，所述自举电容的一端与所述第一节点电性连接，另一端与所述栅极驱动单元的所述输出节点电性连接。
8.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉控制模块包括第一晶体管，所述第一晶体管的栅极以及源极/漏极中的一个与上一级栅极驱动单元的输出节点电性连接，所述第一晶体管的源极/漏极中的另一个与所述第一节点电性连接。
9.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括反馈模块，所述反馈模块的控制节点与所述第二节点电性连接，所述反馈模块的输入端与所述电源信号线电性连接，所述反馈模块的输出端与所述第一节点电性连接。
10.一种显示面板，其特征在于，包括：
如权利要求1至9任一项所述的栅极驱动电路；
多条扫描线，其中每一级扫描线与所述栅极驱动电路中对应级的栅极驱动单元的输出节点电性连接。
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