CN109584816B - 栅极驱动电路和栅极驱动器 - Google Patents

Abstract

本发明提供一种栅极驱动电路和栅极驱动器，包括：信号控制模块、处理模块和第一调整模块；处理模块分别与信号控制模块、第一调整模块连接，信号控制模块还与第一调整模块连接；信号控制模块，用于向处理模块和第一调整模块输出控制信号；处理模块和第一调整模块，用于根据控制信号，控制栅极驱动电路的PU信号点的电压维持为预设电压，栅极驱动电路的PU信号点为处理模块和第一调整模块的连接点。本发明提供的栅极驱动电路能够使得其中的PU信号点的电压维持为预设电压，解决了栅极驱动电路中晶体管打开，泄露PU点电压的问题。

Description

栅极驱动电路和栅极驱动器

技术领域

本发明涉及液晶显示器技术领域，尤其涉及一种栅极驱动电路和栅极驱动器。

背景技术

Gate Driver On Array，简称GOA，即在薄膜晶体管阵列TFT上集成的栅极驱动电路，实现对栅极信号线(Gate线)逐行扫描的驱动方式的一项技术。GOA技术具有可以节省gate IC、实现窄边框等优势，目前已经广泛的运用于面板设计当中。随着显示面板的尺寸不断增加，栅极扫描线的负载电阻和电容值较大，栅极信号的延迟变得严重，GOA电路的驱动能力显的尤为重要。

现有技术中的GOA电路，通常包括级联的多个GOA单元，每个GOA单元可以驱动对应的一级水平扫描线，即每个GOA单元负责一行薄膜晶体管的打开和关闭。目前薄膜晶体管阵列中的金属氧化物TFT为耗尽增强型半导体器件；具体的，图1为TFT的阈值电压Vth随着负向偏置电压电压Vgs变化的曲线图，如图1所示，当Vgs为0V时，TFT存在漏电流。

现有技术中，即便通过优化TFT的制备工艺，制备的金属氧化TFT器件的初始阈值电压Vth大于0V，但是TFT在长时间工作后，其Vth容易发生偏移，特别针对铟镓锌氧化物(IGZO)TFT，当其Vth小于0V时，由于其电性的亚阈值摆幅(S因子)值一般比较小，所以当TFT的Vgs为0的时候，其TFT的漏电会非常严重，这样就导致GOA单元中的PD点电位为低电位时，泄露GOA单元中的PU点电压及该GOA单元对应的扫描线的输出电压，进一步导致该GOA单元输出电压速度慢、电压低，甚至导致该GOA单元失效。

发明内容

本发明提供一种栅极驱动电路和栅极驱动器，能够使得其中的PU信号点的电压维持为预设电压，解决了栅极驱动电路中晶体管打开，泄露PU点电压的问题。

本发明的第一方面提供一种栅极驱动电路，包括：信号控制模块、处理模块和第一调整模块；

所述处理模块分别与所述信号控制模块、所述第一调整模块连接，所述信号控制模块还与所述第一调整模块连接；

所述信号控制模块，用于向所述处理模块和所述第一调整模块输出控制信号；

所述处理模块和所述第一调整模块，用于根据所述控制信号，控制栅极驱动电路的PU信号点的电压维持为预设电压，栅极驱动电路的PU信号点为处理模块和第一调整模块的连接点。

可选的，所述栅极驱动电路还包括：第二调整模块；

所述第二调整模块分别所述第一调整模块、所述处理模块、所述信号控制模块连接；

所述信号控制模块，用于向所述第二调整模块输出所述控制信号；

所述第二调整模块，用于根据所述控制信号，控制所述栅极驱动电路的PU信号点的电压维持为预设电压。

可选的，所述处理模块包括：下拉维持电路，所述栅极驱动器还包括：低电压模块；

所述下拉维持电路与所述信号控制模块、所述第一调整模块、所述第二调整模块、所述低电压模块连接，所述第二调整模块与所述低电压模块连接；

所述低电压模块，用于输出预设低电压；

所述下拉维持电路、所述第一调整模块和所述第二调整模块，用于在所述控制信号、所述预设低电压的作用下，控制所述PU信号点的电压维持为预设电压。

可选的，所述信号控制模块包括：第一时钟信号发生器，所述下拉维持电路还包括：第一薄膜晶体管和第二薄膜晶体管；

所述第一薄膜晶体管的栅极与所述栅极驱动电路的PD信号点连接，所述第一薄膜晶体管的漏极与所述PU信号点连接，所述第一薄膜晶体管的源极与所述第一时钟信号发生器连接，所述第二薄膜晶体管的栅极与所述PD信号点连接，所述第二薄膜晶体管的漏极与所述第一薄膜晶体管的源极连接，所述第二薄膜晶体管的源极与所述低电压模块连接；

所述控制信号为高电位信号，所述第一时钟信号发生器，用于输出所述高电位信号；

所述第一薄膜晶体管，在所述高电位信号和所述预设低电压的作用下关断，使得所述PU信号点的电压为所述预设电压。

可选的，所述栅极驱动电路还包括：第一信号源，所述第一调整模块包括：第三薄膜晶体管、第四薄膜晶体管和第五薄膜晶体管；

所述第三薄膜晶体管的栅极和漏极连接，并与所述第一信号源连接，所述第三薄膜晶体管的源极与所述第四薄膜晶体管的漏极连接，所述第四薄膜晶体管的栅极与所述第一信号源连接，所述第四薄膜晶体管的源极与所述第二调整模块连接，所述第五薄膜晶体管的栅极与所述栅极驱动电路的扫描线连接，所述第五薄膜晶体管的漏极与所述第一时钟信号发生器连接，所述第五薄膜晶体管的源极与所述第三薄膜晶体管的源极连接；

所述第五薄膜晶体管，用于向所述第三薄膜晶体管和所述第四薄膜晶体管传输所述高电位信号；

所述第四薄膜晶体管，用于在所述高电位信号和所述预设低电压的作用下关断，使得所述PU信号点的电压为所述预设电压。

可选的，所述栅极驱动电路还包括：第二信号源，所述第二调整模块包括：第六薄膜晶体管和第七薄膜晶体管；

所述第六薄膜晶体管的栅极与所述第二信号源连接，所述第六薄膜晶体管的漏极分别与所述第七薄膜晶体管的源极连接，所述第六薄膜晶体管的源极与所述低电压模块连接，所述第七薄膜晶体管的栅极与所述第二信号源连接，所述第七薄膜晶体管的漏极与所述第四薄膜晶体管的源极连接；

所述第五薄膜晶体管，用于向所述第六薄膜晶体管和所述第七薄膜晶体管传输所述高电位信号；

所述第七薄膜晶体管，用于在所述高电位信号和所述预设低电压的作用下关断，使得所述PU信号点的电压为所述预设电压。

可选的，所述栅极驱动电路还包括：第八薄膜晶体管和第九薄膜晶体管；

所述第八薄膜晶体管的栅极与所述PU信号点连接，所述第八薄膜晶体管的漏极与所述第一时钟信号发生器连接，所述第八薄膜晶体管的源极与所述栅极驱动电路的传输线连接，所述第九薄膜晶体管栅极与所述PU信号点连接，所述第九薄膜晶体管的漏极与所述第一时钟信号发生器连接，所述第九薄膜晶体管的源极与所述栅极驱动电路的扫描线连接。

可选的，所述栅极驱动电路还包括：自举电容；

所述自举电容的第一端与所述第八薄膜晶体管的栅极连接，所述自举电容的第二端与所述栅极驱动电路的扫描线连接。

所述信号控制模块还包括：第二时钟信号发生器、第三时钟信号发生器；所述下拉维持电路还包括：第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、第十四薄膜晶体管、第十五薄膜晶体管、第十六薄膜晶体管、第十七薄膜晶体管和第十八薄膜晶体管；

所述第十薄膜晶体管的栅极与漏极连接，并与所述第三时钟信号发生器连接，所述第十薄膜晶体管的源极与所述PD信号点连接；所述第十一薄膜晶体管的栅极与所述PU信号点连接，所述第十一薄膜晶体管的漏极与所述PD信号点连接，所述第十一薄膜晶体管的源极与所述低电压模块连接；所述第十二薄膜晶体管的栅极与所述PD信号点连接，所述第十二薄膜晶体管的漏极与所述栅极驱动电路的扫描线连接，所述第十二薄膜晶体管的源极与所述低电压模块连接；所述第十三薄膜晶体管的栅极与所述PD信号点连接，所述第十三薄膜晶体管的漏极与所述栅极驱动电路传输线连接，所述第十三薄膜晶体管的源极与所述低电压模块连接；所述第十四薄膜晶体管的栅极与所述第二时钟信号发生器连接，所述第十四薄膜晶体管的漏极与所述PD信号点连接，所述第十四薄膜晶体管的源极与所述低电压模块连接；所述第十五薄膜晶体管的栅极与所述栅极驱动电路的复位信号点连接，所述第十五薄膜晶体管的漏极与所述PD信号点连接，所述第十五薄膜晶体管的源极与所述低电压模块连接；所述第十六薄膜晶体管的栅极与所述复位信号点连接，所述第十六薄膜晶体管的漏极与所述PU信号点连接，所述第十六薄膜晶体管的源极与所述低电压模块连接；所述第十七薄膜晶体管的栅极与所述复位信号点连接，所述第十七薄膜晶体管的漏极与所述栅极驱动电路的扫描线连接，所述第十七薄膜晶体管的源极与所述低电压模块连接；所述第十八薄膜晶体管的栅极与所述第一信号源连接，所述第十八薄膜晶体管的漏极与所述PD信号点连接，所述第十八薄膜晶体管的源极与所述低电压模块连接。

本发明的第二方面提供一种栅极驱动器，包括：多级如上述所述的栅极驱动电路。

本发明提供一种栅极驱动电路和栅极驱动器，包括：信号控制模块、处理模块和第一调整模块；处理模块分别与信号控制模块、第一调整模块连接，信号控制模块还与第一调整模块连接；信号控制模块，用于向处理模块和第一调整模块输出控制信号；处理模块和第一调整模块，用于根据控制信号，控制栅极驱动电路的PU信号点的电压维持为预设电压，栅极驱动电路的PU信号点为处理模块和第一调整模块的连接点。本发明提供的栅极驱动电路能够使得其中的PU信号点的电压维持为预设电压，解决了栅极驱动电路中晶体管打开，泄露PU点电压的问题。

附图说明

图1为TFT的阈值电压Vth随着负向偏置电压电压Vgs变化的曲线图；

图2为本发明提供的栅极驱动电路的连接示意图一；

图3为本发明提供的栅极驱动电路的连接示意图二；

图4为本发明提供的栅极驱动电路的连接示意图三；

图5为本发明提供的栅极驱动电路的脉冲序列图。

附图标记说明：

10-栅极驱动电路；

11-信号控制模块；

12-处理模块；

121-下拉维持电路；

13-第一调整模块；

14-第二调整模块；

15-低电压模块。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的实施例，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

栅极驱动电路，实现对Gate逐行扫描的驱动。GOA技术具有节省gate IC、实现窄边框等优势，目前已经广泛的运用于面板设计当中。随着显示面板的尺寸不断增加，栅极扫描线的负载电阻和电容值较大，栅极信号的延迟变得严重，GOA电路的驱动能力闲的尤为重要。由于GOA电路设计的缺陷，其输出的驱动信号容易在重负载情况下出现显著的衰减，上升和下降时间显著地增加。随着GOA电路级数的增加，GOA的输出信号容易发生逐级衰减。常见的GOA不良包括面板的分屏显示、灰阶画面下可见的栅极驱动弱线等，这些都与GOA驱动能力的退化密切相关。提高GOA电路的驱动能力并不能简单地通过增加TFT的尺寸实现，一方面是因为TFT的尺寸受限于面板可允许的边框尺寸，另一方面则在于TFT的尺寸增加还会带来寄生电容的增加，于是电压馈通效应增强将引起的输出纹波增加、功耗增加等负面效应。因此，如何提高GOA电路的驱动能力，是应用于电视面板的GOA设计中需要解决的关键问题。

如图1所示，但是耗尽增强型半导体器件TFT在长时间工作后，其阈值电压Vth容易发生偏移，当薄膜晶体管的Vth小于0V时，由于其电性的亚阈值摆幅(S因子)值一般比较小，其漏电会非常严重，这样就导致GOA单元中的PD点电位为低电位时，泄露GOA单元中的PU点电压及该GOA单元对应的扫描线的输出电压，进一步导致该GOA单元输出电压速度慢、电压低，甚至导致该GOA单元失效。

为了解决上述栅极驱动电路中PU信号点漏电、PU信号点电压改变致使栅极驱动电路输出电压速度慢、电压低的问题，本发明提供了一种栅极驱动电路，图2为本发明提供的栅极驱动电路的连接示意图一，如图2所示，本实施例提供的栅极驱动电路10包括：信号控制模块11、处理模块12和第一调整模块13。

其中，处理模块12分别与信号控制模块11、第一调整模块13连接，信号控制模块11还与第一调整模块13连接。具体的，信号控制模块11，用于向处理模块12、第一调整模块13输出控制信号。本实施例中的信号控制模块11可以为信号时钟发生器，可以通过输出高电位或低电位，使得与其连接的处理模块12、第一调整模块13呈现对应的高电位或低电位。

本实施例中，处理模块12中可以包括多个薄膜晶体管，且处理模块12可以与该栅极驱动电路10的PU信号点、PD信号点连接。具体的，本实施例中的栅极驱动电路10的PD信号点为处理模块与栅极驱动电路10的扫描线的连接点；处理模块12和第一调整模块13，用于根据控制信号，控制栅极驱动电路10的PU信号点的电压维持为预设电压。本实施例中的栅极驱动电路的PU信号点为处理模块和第一调整模块的连接点；其中，第一调整模块13与信号源连接，信号源可用于向第一调整模块13输出电压信号。

具体的，处理模块12，用于根据控制信号，控制栅极驱动电路10的PU信号点的电压维持为预设电压。其中，信号控制模块11可以输出高电位，使得处理模块12中的与信号控制模块11连接的薄膜晶体管打开，对栅极驱动电路10的PD信号点充电，进而使得与PU信号点连接的薄膜晶体管关断，进而可以使得与之连接的PU信号点维持在预设电压。

具体的，第一调整模块13，用于根据控制信号，控制栅极驱动电路10的PU信号点的电压维持为预设电压。

本实施例中，第一调整模块13可以与栅极驱动电路10中的PU信号点和信号控制模块11连接，具体的，第一调整模块13可以包括多个薄膜晶体管，其中，信号发生模块可以产生高电位，使得与之相连接的薄膜晶体管引入高电位，使得与PU信号点连接的薄膜晶体管关断，进而可以使得与之连接的PU信号点维持在预设电压。

本实施例中对栅极驱动电路10中的PU信号点的预设电压的大小不做限制，其可以是高电位或者低点位，本实施例中处理模块12和第一调整模块13的作用就是在栅极驱动电路10正常工作时，使得对应的PU信号点的电压进行维持，不漏电。

值得注意的是，本实施例中可以预先进行电位范围的划分，对高电位和低电位的定义可以与现有技术中对电位的定义相同，也可以是根据不同种类的薄膜晶体管实现对电位范围的划分，在此不做限制。

本实施例提供的栅极驱动电路10包括：信号控制模块11、处理模块12和第一调整模块13；处理模块12分别与信号控制模块11、第一调整模块13连接，信号控制模块11还与第一调整模块13连接；信号控制模块11，用于向处理模块12和第一调整模块13输出控制信号；处理模块12和第一调整模块13，用于根据控制信号，控制栅极驱动电路10的PU信号点的电压维持为预设电压。本发明提供的栅极驱动电路10能够使得其中的PU信号点的电压维持为预设电压，解决了栅极驱动电路10中晶体管打开，泄露PU点电压的问题。

在上述实施例的基础上，下面结合图3对本发明提供的栅极驱动电路10进行进一步说明，图3为本发明提供的栅极驱动电路的连接示意图二，如图3所示，本实施例提供的栅极驱动电路10还包括：第二调整模块14。

其中，第二调整模块14分别第一调整模块13、处理模块12、信号控制模块11连接；本实施例中的信号控制模块11，用于向第二调整模块14输出控制信号，且第二调整模块14，用于根据控制信号，控制栅极驱动电路10的PU信号点的电压维持为预设电压。

本实施例中的第二调整模块14与第一调整模块13控制栅极驱动电路10的PU信号点的电压维持为预设电压的原理是相同的；具体的，第二调整模块14可以与栅极驱动电路10中的PU信号点和信号控制模块11连接，具体的，第二调整模块14可以包括多个薄膜晶体管，其中，信号发生模块可以产生高电位，使得与之相连接的薄膜晶体管引入高电位，使得与PU信号点连接的薄膜晶体管关断，进而可以使得与之连接的PU信号点维持在预设电压。

本实施例中，在处理模块12、第一调整模块13的基础上，还引入进一步维持PU信号点预设电压的第二调整模块14，更为完整、准确的控制PU信号点维持在预设电压，避免了泄露PU点电压的问题的发生。

进一步的，如图3所示，本实施例中的栅极驱动器还包括：低电压模块15。具体的，该处理模块12包括：下拉维持电路121。

其中，下拉维持电路121与信号控制模块11、第一调整模块13、第二调整模块14、低电压模块15连接，第二调整模块14与低电压模块15连接。

低电压模块15，用于输出预设低电压，而下拉维持电路121、第一调整模块13和第二调整模块14，用于在控制信号、预设低低电压的作用下，控制PU信号点的电压维持为预设电压。

具体的，处理模块12还可与低电压模块15连接，本实施例中的低电压模块15对应的电压可以为晶体管的负向导通电压Vgl；信号控制模块11可以输出高电位，使得处理模块12中的与信号控制模块11连接的薄膜晶体管打开，对栅极驱动电路10的PD信号点充电，进而使得与PU信号点连接的薄膜晶体管在预设低电压Vgl的作用下关断，进而可以使得与之连接的PU信号点维持在预设电压。

本实施例中，第一调整模块13可以与栅极驱动电路10中的PU信号点和信号控制模块11连接，具体的，信号发生模块可以产生高电位，使得与之相连接的薄膜晶体管引入高电位，使得与PU信号点连接的薄膜晶体管在预设低电压Vgl的作用下关断，进而可以使得与之连接的PU信号点维持在预设电压。

对应的，第二调整模块14，与第一调整模块13中与PU信号点连接的薄膜晶体管关断的原理相同，在此不做赘述。

本实施例中，在处理模块12、第一调整模块13的基础上，引入进一步使得栅极驱动电路10中的PU信号点维持为预设电压的第二调整电路，使得更为完整、准确的控制PU信号点维持在预设电压，避免了泄露PU点电压的问题的发生。且进一步的，处理模块12、第一调整模块13和第二调整模块14在控制信号和低电压模块15的作用下，可以使得与PU信号点连接的晶体管薄膜处于绝对关断状态，进一步使得PU信号点的电压维持为预设电压，避免了泄露PU点电压的问题。

在上述实施例的基础上，下面结合图4对本发明提供的栅极驱动电路10进行详细说明，图4为本发明提供的栅极驱动电路的连接示意图三，如图4所示，本实施例提供的栅极驱动电路10中的信号控制模块11包括：第一时钟信号发生器CK1；具体的，下拉维持电路121还包括：第一薄膜晶体管T1和第二薄膜晶体管T2。

其中，第一薄膜晶体管T1的栅极与栅极驱动电路10的PD信号点连接，第一薄膜晶体管T1的漏极与PU信号点连接，第一薄膜晶体管T1的源极与第一时钟信号发生器CK1连接，具体的，其中第一时钟信号发生器CK1可以通过其他的薄膜晶体管与第一薄膜晶体管T1的源极连接；第二薄膜晶体管T2的栅极与PD信号点连接，第二薄膜晶体管T2的漏极与第一薄膜晶体管T1的源极连接，第二薄膜晶体管T2的源极与低电压模块15连接。

本实施例中的控制信号为高电位信号，第一时钟信号发生器CK1，用于输出高电位信号；第一薄膜晶体管T1，在高电位信号和预设低电压的作用下关断，使得PU信号点的电压为预设电压。

现有技术中，下拉维持电路121中采用一个薄膜晶体管对PU信号点放电，PU信号点为低电位，存在的弊端是PD信号点的低电位与预设低电压相同，这样该薄膜晶体管的负向关断电压为0V，此时由于该薄膜晶体管的阈值电压小于零，该薄膜晶体管打开，会泄露PU信号点的电位，造成栅极驱动电路10扫描线输出变慢及输出电位降低，从而影响栅极驱动电路10的输出性能。

本实施例中，图5为本发明提供的栅极驱动电路的脉冲序列图，如图5所示，设置第一薄膜晶体管T1和第二薄膜晶体管T2串联，且在第一信号发生器输出为高电位时，将该高电位引入至第一薄膜晶体管T1和第二薄膜晶体管T2的串联处，使得第一薄膜晶体管T1的负向偏置电压小于0V，进而使得第一薄膜晶体管T1关断，防止栅极驱动电路10扫描线输出阶段由于PU信号点下拉，第一薄膜晶体管T1的漏电造成的栅极驱动电路10扫描线输出过慢及输出电位低的问题。

进一步的，栅极驱动电路10还包括：第一信号源；具体的，第一调整模块13包括：第三薄膜晶体管T3、第四薄膜晶体管T4和第五薄膜晶体管T5。

其中，第三薄膜晶体管T3的栅极和漏极连接，并与第一信号源连接，第三薄膜晶体管T3的源极与第四薄膜晶体管T4的漏极连接，第四薄膜晶体管T4的栅极与第一信号源连接，第四薄膜晶体管T4的源极与第二调整模块14连接，第五薄膜晶体管T5的栅极与栅极驱动电路10的扫描线连接，第五薄膜晶体管T5的漏极与第一时钟信号发生器CK1连接，第五薄膜晶体管T5的源极与第三薄膜晶体管T3的源极连接。

具体的，第五薄膜晶体管T5，用于向第三薄膜晶体管T3和第四薄膜晶体管T4传输高电位信号；第四薄膜晶体管T4，用于在高电位信号和预设低电压的作用下关断，使得PU信号点的电压为预设电压。

本实施例中，第三薄膜晶体管T3和第四薄膜晶体管T4串联，当第一时钟信号发生器CK1输出为高电位信号时，第五薄膜晶体管T5将该高电位信号引入至第三薄膜晶体管T3和第四薄膜晶体管T4的串联处，使得第四薄膜晶体管T4工作在负向偏置电压，使得第四薄膜晶体管T4关闭，进而保证栅极驱动电路10的扫描线输出阶段不会因为第一调整模块13中的薄膜晶体管漏电，导致PU信号点的电位下降，从而影响到栅极驱动电路10的扫描线的输出。

进一步的，本实施例中的栅极驱动电路10还包括：第二信号源，第二调整模块14包括：第六薄膜晶体管T6和第七薄膜晶体管T7。

具体的，第六薄膜晶体管T6的栅极与第二信号源连接，第六薄膜晶体管T6的漏极分别与第七薄膜晶体管T7的源极连接，第六薄膜晶体管T6的源极与低电压模块15连接，第七薄膜晶体管T7的栅极与第二信号源连接，第七薄膜晶体管T7的漏极与第四薄膜晶体管T4的源极连接，第七薄膜晶体管T7的源极与第五薄膜晶体管T5的源极连接；

第五薄膜晶体管T5，用于向第六薄膜晶体管T6和第七薄膜晶体管T7传输高电位信号；第七薄膜晶体管T7，用于在高电位信号和预设低电压的作用下关断，使得PU信号点的电压为预设电压。

其中，第六薄膜晶体管T6和第七薄膜晶体管T7串联，且该串联处与第五薄膜晶体管T5连接，在栅极驱动电路10的扫描线输出阶段，第一时钟信号发生器CK1输出高电位，第五薄膜晶体管T5，用于向第六薄膜晶体管T6和第七薄膜晶体管T7的串联处引入该高电位信号；进而第七薄膜晶体管T7在负向偏置电压的作用下关断，能够防止在输出栅极驱动电路10的扫描线输出阶段，第七薄膜晶体管T7漏电。

本实施例中，通过第一薄膜晶体管T1和第二薄膜晶体管T2的串联设计，第三薄膜晶体管T3和第四薄膜晶体管T4的串联设计，以及第六薄膜晶体管T6和第七薄膜晶体管T7的串联设计，使得在栅极驱动电路10的扫描线输出阶段时，通过第一时钟信号发生器CK1引入高电位，并在负向偏置电压的作用下，使得与PU信号点连接的薄膜晶体管关断，使得PU信号点维持在预设电压，避免了泄露PU点电压造成的导致栅极驱动电路10的扫描线输出减弱等问题。

可选的，本实施例提供的本实施例中的栅极驱动电路10，还可以包括：上拉电路和自举电容C1。

其中，上拉电路主要负责将信号控制模块11输出的时钟信号输出为栅极信号；自举电容C1则负责PU信号点的二次抬升，这样有利于上拉电路的扫描线中的信号的输出。

其中，栅极驱动电路10中的上拉电路可以包括：第八薄膜晶体管T8和第九薄膜晶体管T9。

其中，第八薄膜晶体管T8的栅极与PU信号点连接，第八薄膜晶体管T8的漏极与第一时钟信号发生器CK1连接，第八薄膜晶体管T8的源极与栅极驱动电路10的传输线连接，第九薄膜晶体管T9栅极与PU信号点连接，第九薄膜晶体管T9的漏极与第一时钟信号发生器CK1连接，第九薄膜晶体管T9的源极与栅极驱动电路10的扫描线连接。

具体的，自举电容的第一端与第八薄膜晶体管T8的栅极连接，自举电容的第二端与栅极驱动电路10的扫描线连接。

进一步的，下面结合图4对本实施例提供的下拉维持电路121和信号控制模块11进行详细说明。具体的，如图4所示，下拉维持电路121还包括：第十薄膜晶体管T10、第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13、第十四薄膜晶体管T14、第十五薄膜晶体管T15、第十六薄膜晶体管T16、第十七薄膜晶体管T17和第十八薄膜晶体管T18。信号控制模块11还包括：第二时钟信号发生器CK2、第三时钟信号发生器CK3。

其中，第十薄膜晶体管T10的栅极与漏极连接，并与第三时钟信号发生器连接，第十薄膜晶体管T10的源极与PD信号点连接；第十一薄膜晶体管T11的栅极与PU信号点连接，第十一薄膜晶体管T11的漏极与PD信号点连接，第十一薄膜晶体管T11的源极与低电压模块15连接；第十二薄膜晶体管T12的栅极与PD信号点连接，第十二薄膜晶体管T12的漏极与栅极驱动电路10的扫描线连接，第十二薄膜晶体管T12的源极与低电压模块15连接；第十三薄膜晶体管T13的栅极与PD信号点连接，第十三薄膜晶体管T13的漏极与栅极驱动电路10传输线连接，第十三薄膜晶体管T13的源极与低电压模块15连接；第十四薄膜晶体管T14的栅极与第二时钟信号发生器连接，第十四薄膜晶体管T14的漏极与PD信号点连接，第十四薄膜晶体管T14的源极与低电压模块15连接；第十五薄膜晶体管T15的栅极与复位信号点连接，具体的，复位信号点可如图4中的R表示；第十五薄膜晶体管T15的漏极与PD信号点连接，第十五薄膜晶体管T15的源极与低电压模块15连接；第十六薄膜晶体管T16的栅极与复位信号点连接，第十六薄膜晶体管T16的漏极与PU信号点连接，第十六薄膜晶体管T16的源极与低电压模块15连接；第十七薄膜晶体管T17的栅极与复位信号点连接，第十七薄膜晶体管T17的漏极与栅极驱动电路10的扫描线连接，第十七薄膜晶体管T17的源极与低电压模块15连接；第十八薄膜晶体管T18的栅极与第一信号源连接，第十八薄膜晶体管T18的漏极与PD信号点连接，第十八薄膜晶体管T18的源极与低电压模块15连接。

进一步的，该栅极驱动电路10中还包括：下拉电路和第四时钟信号发生器。具体的，该下拉电路包括：第十九薄膜晶体管T19。具体的，第十九薄膜晶体管T19的栅极与第四时钟信号发生器连接，第十九薄膜晶体管T19的漏极与栅极驱动电路10的扫描线连接，第十九薄膜晶体管T19的源极与低电压模块15连接。

本实施例还提供一种栅极驱动器，具体的，该栅极驱动器包括：多级上述实施例中的栅极驱动电路10。其中，第N级栅极驱动电路的上拉控制电路与第N-2级栅极驱动电路的扫描线连接，第N级栅极驱动电路的下拉电路与第N+3级栅极驱动电路的扫描线连接。其中，如图4所示，上述实施例中的第一信号源为第N-2级栅极驱动电路的输出信号或STV信号，第二信号源为第N+3级栅极驱动电路的输出信号。

具体的，本实施例中的栅极驱动器也可实现上述栅极驱动电路的具体作用，在此不做赘述。

需要说明的是，对于液晶显示领域的薄膜晶体管来说，漏极和源极没有明确的区别，所以本发明中所提到的薄膜晶体管的源极可以为薄膜晶体管的漏极，薄膜晶体管的漏极也可以为薄膜晶体管的源极。

在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(英文：processor)执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(英文：Read-Only Memory，简称：ROM)、随机存取存储器(英文：Random Access Memory，简称：RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (5)

1.一种栅极驱动电路，其特征在于，包括：信号控制模块、处理模块、第一调整模块、第二调整模块和低电压模块；所述处理模块分别与所述信号控制模块、所述第一调整模块连接，所述信号控制模块还与所述第一调整模块连接，所述第二调整模块分别所述第一调整模块、所述处理模块、所述信号控制模块连接，

所述信号控制模块，用于向所述处理模块、所述第一调整模块、所述第二调整模块输出控制信号；

所述低电压模块，用于输出预设低电压；

所述处理模块、所述第一调整模块，以及所述第二调整模块，用于根据所述控制信号，控制栅极驱动电路的PU信号点的电压维持为预设电压，所述栅极驱动电路的PU信号点为所述处理模块和所述第一调整模块的连接点；

其中，所述处理模块包括：下拉维持电路，所述下拉维持电路与所述信号控制模块、所述第一调整模块、所述第二调整模块、所述低电压模块连接，所述第二调整模块与所述低电压模块连接；具体的，所述下拉维持电路、所述第一调整模块和所述第二调整模块，用于在所述控制信号、所述预设低电压的作用下，控制所述PU信号点的电压维持为预设电压；

其中，所述信号控制模块包括：第一时钟信号发生器，所述下拉维持电路还包括：第一薄膜晶体管和第二薄膜晶体管；

所述第一薄膜晶体管的栅极与所述栅极驱动电路的PD信号点连接，所述第一薄膜晶体管的漏极与所述PU信号点连接，所述第二薄膜晶体管的栅极与所述PD信号点连接，所述第一薄膜晶体管和第二薄膜晶体管串联，所述第二薄膜晶体管的漏极与所述第一薄膜晶体管的源极连接，所述第二薄膜晶体管的源极与所述低电压模块连接；

其中，所述栅极驱动电路还包括：第一信号源，所述第一调整模块包括：第三薄膜晶体管、第四薄膜晶体管和第五薄膜晶体管；

所述第三薄膜晶体管的栅极和漏极连接，并与所述第一信号源连接，所述第三薄膜晶体管和所述第四薄膜晶体管串联，所述第三薄膜晶体管的源极与所述第四薄膜晶体管的漏极连接，所述第四薄膜晶体管的栅极与所述第一信号源连接，所述第四薄膜晶体管的源极与所述第二调整模块连接，所述第五薄膜晶体管的源极与所述第三薄膜晶体管的源极连接，所述第五薄膜晶体管的栅极与所述栅极驱动电路的扫描线连接，所述第五薄膜晶体管的漏极与所述第一时钟信号发生器连接；

所述控制信号为高电位信号，所述第一时钟信号发生器，用于输出所述高电位信号，所述第五薄膜晶体管，用于将所述高电位信号引入至所述第一薄膜晶体管和第二薄膜晶体管串联中间处，以关断所述第一薄膜晶体管，以维持所述PU信号点的电压，所述第一薄膜晶体管的负向偏置电压小于所述第一薄膜晶体管的阈值电压，所述第一薄膜晶体管的阈值电压小于0；

所述第五薄膜晶体管，还用于将所述高电位信号引入至所述第三薄膜晶体管和第四薄膜晶体管串联中间处，以关断所述第四薄膜晶体管，以维持所述PU信号点的电压，所述第一薄膜晶体管的负向偏置电压小于所述第一薄膜晶体管的阈值电压，所述第一薄膜晶体管的阈值电压小于0；

其中，所述栅极驱动电路还包括：第二信号源，所述第二调整模块包括：第六薄膜晶体管和第七薄膜晶体管；

所述第六薄膜晶体管的栅极与所述第二信号源连接，所述第六薄膜晶体管和所述第七薄膜晶体管串联，所述第六薄膜晶体管的漏极分别与所述第七薄膜晶体管的源极连接，所述第六薄膜晶体管的源极与所述低电压模块连接，所述第七薄膜晶体管的栅极与所述第二信号源连接，所述第七薄膜晶体管的漏极与所述第四薄膜晶体管的源极连接；

所述第五薄膜晶体管，还用于将所述高电位信号引入至所述第六薄膜晶体管和第七薄膜晶体管串联中间处，以关断所述第七薄膜晶体管，以维持所述PU信号点的电压，所述第七薄膜晶体管的负向偏置电压小于所述第七薄膜晶体管的阈值电压，所述第一薄膜晶体管的阈值电压小于0。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括：第八薄膜晶体管和第九薄膜晶体管；

所述第八薄膜晶体管的栅极与所述PU信号点连接，所述第八薄膜晶体管的漏极与所述第一时钟信号发生器连接，所述第八薄膜晶体管的源极与所述栅极驱动电路的传输线连接，所述第九薄膜晶体管栅极与所述PU信号点连接，所述第九薄膜晶体管的漏极与所述第一时钟信号发生器连接，所述第九薄膜晶体管的源极与所述栅极驱动电路的扫描线连接。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括：自举电容；

所述自举电容的第一端与所述第八薄膜晶体管的栅极连接，所述自举电容的第二端与所述栅极驱动电路的扫描线连接。

4.根据权利要求3所述的栅极驱动电路，其特征在于，所述信号控制模块还包括：第二时钟信号发生器、第三时钟信号发生器、第四时钟信号发生器；所述下拉维持电路还包括：第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、第十四薄膜晶体管、第十五薄膜晶体管、第十六薄膜晶体管、第十七薄膜晶体管、第十八薄膜晶体管和第十九薄膜晶体管；

所述第十薄膜晶体管的栅极与漏极连接，并与所述第三时钟信号发生器连接，所述第十薄膜晶体管的源极与所述PD信号点连接；所述第十一薄膜晶体管的栅极与所述PU信号点连接，所述第十一薄膜晶体管的漏极与所述PD信号点连接，所述第十一薄膜晶体管的源极与所述低电压模块连接；所述第十二薄膜晶体管的栅极与所述PD信号点连接，所述第十二薄膜晶体管的漏极与所述栅极驱动电路的扫描线连接，所述第十二薄膜晶体管的源极与所述低电压模块连接；所述第十三薄膜晶体管的栅极与所述PD信号点连接，所述第十三薄膜晶体管的漏极与所述栅极驱动电路传输线连接，所述第十三薄膜晶体管的源极与所述低电压模块连接；所述第十四薄膜晶体管的栅极与所述第二时钟信号发生器连接，所述第十四薄膜晶体管的漏极与所述PD信号点连接，所述第十四薄膜晶体管的源极与所述低电压模块连接；所述第十五薄膜晶体管的栅极与所述栅极驱动电路的复位信号点连接，所述第十五薄膜晶体管的漏极与所述PD信号点连接，所述第十五薄膜晶体管的源极与所述低电压模块连接；所述第十六薄膜晶体管的栅极与所述复位信号点连接，所述第十六薄膜晶体管的漏极与所述PU信号点连接，所述第十六薄膜晶体管的源极与所述低电压模块连接；所述第十七薄膜晶体管的栅极与所述复位信号点连接，所述第十七薄膜晶体管的漏极与所述栅极驱动电路的扫描线连接，所述第十七薄膜晶体管的源极与所述低电压模块连接；所述第十八薄膜晶体管的栅极与所述第一信号源连接，所述第十八薄膜晶体管的漏极与所述PD信号点连接，所述第十八薄膜晶体管的源极与所述低电压模块连接，所述第十九薄膜晶体管的栅极与所述第四时钟信号发生器连接，所述第十九薄膜晶体管的漏极与所述栅极驱动电路的扫描线连接，所述第十九薄膜晶体管的源极与所述低电压模块连接。

5.一种栅极驱动器，其特征在于，包括：多级如权利要求1-4任一项所述的栅极驱动电路。

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