CN103077689A - 移位寄存器单元、栅极驱动电路、数据驱动电路及显示器 - Google Patents

Abstract

本发明公开了一种移位寄存器单元、栅极驱动电路、数据驱动电路及显示器，其中移位寄存器单元包括：第一信号输入端，第二信号输入端，第一时钟信号输入端，下拉控制信号输入端，信号输出端（V_OUT），输入模块（21），驱动模块（22），驱动控制端下拉延迟模块（23），时钟馈通抑制模块（25）和低电平维持模块（24）。本申请通过延长移位寄存器单元中驱动控制端的放电时间，使得信号输出端可以通过驱动模块中的充电晶体管快速放电，并通过抑制时钟馈通抑制模块中的晶体管的漏电，提高了电路的工作速度和集成化程度。

Description

移位寄存器单元、栅极驱动电路、数据驱动电路及显示器

技术领域

本申请涉及一种显示器，尤其涉及一种显示器的栅极驱动电路、数据驱动电路以及移位寄存器单元。

背景技术

有源平板显示已经成为现代显示领域的主流技术。在有源平板显示器中，栅极驱动电路和数据驱动电路是非常重要的组成部件，传统的方法是以外围驱动IC的形式采用压封的办法连接到显示面板上的。近年来，集成显示驱动电路逐渐成为平板显示技术的研究热点。所谓集成显示驱动电路主要包括集成栅极驱动电路和集成数据驱动电路两个部分，是指将栅极驱动电路和数据驱动电路以薄膜晶体管（TFT）的形式与像素TFT一起制作于显示面板上。与传统的工艺相比，采用集成显示驱动的方法不仅可以减少外围驱动芯片的数量及其压封程序、降低成本，而且能使得显示器外围更加纤薄，使液晶模组更加紧凑，机械和电学可靠性得以增强。

移位寄存器单元是实现栅极驱动电路和数据驱动电路非常重要的单元电路。先前报道的一些电路方案中，移位寄存器单元的工作速度较慢，虽然能满足栅极驱动电路的要求，但是不利于高速数据驱动电路的实现。主要有两方面的原因：一方面驱动晶体管通常仅作为充电晶体管、输出信号的下降延迟时间的减小只能通过增大放电晶体管的尺寸实现，无法兼顾电路的工作速度与版图面积；另一方面虽然采用了自举技术提高了驱动晶体管的驱动能力，但是由于电路的模块之间可能存在功能冲突，使得移位寄存器单元在正常工作时出现晶体管漏电现象，降低了电路的工作速度。此外，现有的电路设计为了抑制时钟馈通效应、保证输出信号低电平的稳定性，通常设计复杂度较高、成品率较低，而且还存在个别晶体管器件特性退化严重、电路工作寿命短的缺点。

图1所示为一种公开的用于栅极驱动电路的移位寄存器单元的电路图，该移位寄存器单元需要用到十个晶体管Q₁-Q₁₀，和一个电容C₁，电路的工作速度较慢、设计复杂，一些晶体管受到的电压应力较大，影响了电路的工作寿命。

随着显示器分辨率提高，对于集成驱动电路尤其是集成数据驱动电路来说，显示器对电路的工作速度、版图面积的要求将更加苛刻。因此，如何采用更精简的结构实现速度更快的移位寄存器单元，进而实现集成显示驱动电路特别是高速的集成数据驱动电路，是一个极具价值且亟待研究的问题。

发明内容

本申请要解决的主要技术问题是，提供一种结构精简、工作速度快的移位寄存器单元，进一步的，还采用该移位寄存器单元来实现集成栅极驱动电路和集成数据驱动电路以及显示器的设计。

根据本申请的第一方面，提供一种移位寄存器单元，包括：

第一信号输入端，用于接收第一脉冲信号。

第二信号输入端，用于接收第二脉冲信号。

第一时钟信号输入端，用于接收第一时钟信号。

下拉控制信号输入端，用于接收下拉控制信号。

信号输出端，用于输出脉冲驱动信号。

驱动模块，所述驱动模块连接在第一时钟信号输入端和信号输出端之间，在其驱动控制端获得驱动电压后，将第一时钟信号传送到信号输出端，当所述第一时钟信号为高电平时，驱动模块对所述信号输出端充电；当第一时钟信号为低电平时，驱动模块对信号输出端放电。

输入模块，所述输入模块连接在第一信号输入端和驱动模块的驱动控制端之间，用于从所述第一信号输入端接收第一脉冲信号，给所述驱动模块的驱动控制端提供驱动电压。

驱动控制端下拉延迟模块，所述驱动控制端下拉延迟模块连接在信号输出端和驱动模块的驱动控制端之间，用于在所述第二脉冲信号的控制下将所述驱动控制端耦合至信号输出端。

时钟馈通抑制模块，所述时钟馈通抑制模块连接在信号输出端和驱动模块的驱动控制端之间，用于在移位寄存器单元的非选通阶段，当第一时钟信号为高电平时释放所述驱动控制端的耦合电荷至信号输出端。

低电平维持模块，用于在移位寄存器单元处于非选通阶段时，保持所述信号输出端的电位为低电平，低电平维持模块包括低电平维持控制端，用于产生低电平维持信号。

所述下拉控制信号为第二时钟信号或前一级移位寄存器单元输出的低电平维持信号；所述第一时钟信号和第二时钟信号是周期相同的互补的时钟信号，当第一脉冲信号的高电平脉冲到来时，所述第一时钟信号为低电平；第二脉冲信号的高电平脉冲滞后第一脉冲信号一个时钟周期。

根据本申请的第二方面，提供一种栅极驱动电路，包含移位寄存器、第一时钟线、第二时钟线、启动信号线以及总公共地线；所述移位寄存器包括N+1级串联的如上所述的移位寄存器单元，其中N为正整数；所述第一时钟线和第二时钟线为所述移位寄存器传输互补的时钟信号；所述启动信号线耦合至第一级移位寄存器单元的第一信号输入端以及最后一级移位寄存器单元的第二信号输入端；所述移位寄存器的每一级移位寄存器单元的信号输出端耦合到后一级移位寄存器单元的第一信号输入端和前一级移位寄存器单元的第二信号输入端，所述信号输出端输出的脉冲驱动信号为栅极驱动信号；其中奇数级移位寄存器单元的第一时钟信号输入端耦合至第一时钟线，其下拉控制信号输入端耦合至第二时钟线或者前一级移位寄存器单元的低电平维持控制端，偶数级移位寄存器单元的第一时钟信号输入端耦合至第二时钟线，其下拉控制信号输入端耦合至第一时钟线或者前一级移位寄存器单元的低电平维持控制端。

根据本申请的第三方面，提供一种数据驱动电路包括：数据总线，用于传输数据信号，包括X条并联的数据通道，其中X为正整数；移位同步信号线，用于传输移位同步信号；移位寄存器，用于接收移位同步信号，并产生门控信号；第三时钟线、第四时钟线，用于给所述移位寄存器单元传输互补的时钟信号；多路分配器，包括多个结构相同的传输模块，用于在所述移位寄存器单元产生的门控信号的控制下，将数据总线上的数据信号传输至数据线。

所述移位寄存器包括Y+1级串联的如上所述的移位寄存器单元，其中Y为正整数；所述移位同步信号线耦合至第一级移位寄存器单元的第一信号输入端以及最后一级移位寄存器单元的第二信号输入端；所述移位寄存器单元的每一级移位寄存器单元的信号输出端耦合到后一级移位寄存器单元的第一信号输入端和前一级移位寄存器单元的第二信号输入端；奇数级移位寄存器单元的第一时钟信号输入端耦合至第三时钟线，其下拉控制信号输入端耦合至第四时钟线；偶数级移位寄存器单元的第一时钟信号输入端耦合至第四时钟线，其下拉控制信号输入端耦合至第三时钟线；所述移位寄存器单元的第1-Y级移位寄存器单元输出脉冲驱动信号，所述脉冲驱动信号为门控信号，用于控制所述多路分配器的导通与关断。

所述多路分配器包含多个结构相同的传输模块，当所述移位寄存器输出的Y个门控信号顺次变为高电平时，所述多路分配器的各个传输模块串行或者并行工作，将数据总线上各数据通道的数据信号传输到数据线。

此外，本申请还公开了一种显示器，包括：面板，所述面板包括由多个像素构成的二维像素阵列;以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；还包括如上所述的栅极驱动电路，为所述栅极扫描线提供栅极驱动信号，和如上所述的数据驱动电路，为数据线提供数据信号；所述栅极驱动电路与数据驱动电路与像素阵列一起集成于面板之上。

本申请的有益效果体现在：移位寄存器单元在两相互补时钟信号的驱动下，一方面，通过驱动控制端下拉延迟模块延长驱动控制端Q的放电时间，使得信号输出端可以通过驱动模块快速的充电，减小了输出信号的下降时间，另一方面通过抑制时钟馈通抑制模块中晶体管的漏电，减小了输出信号的上升时间，从而提高了电路工作速度；移位寄存器单元使用较少的晶体管和电容，结构精简，因此也降低了电路的设计复杂度，可以满足栅极驱动电路以及高速的数据驱动电路的要求。

本申请还采用上述移位寄存器单元构成栅极驱动电路和数据驱动电路，可以与像素TFT一起制作于显示面板上。通过采用集成栅极驱动电路和集成数据驱动电路，极大的减少了显示面板的外部引脚以及外围芯片的数量，提高了集成化程度。

附图说明

图1为现有技术中的一种移位寄存器单元的电路图；

图2为本申请的一种显示器的结构框图；

图3为本申请实施例1中的移位寄存器单元的电路图；

图4为本申请实施例1中的移位寄存器单元的时序图；

图5为本申请实施例1中的移位寄存器单元的下拉阶段示意图；

图6为本申请实施例1中的移位寄存器单元与现有技术的移位寄存器单元在不同的环境温度下输出信号下降时间的对比图；

图7为本申请实施例1中的移位寄存器单元与现有技术的移位寄存器单元在不同器件迁移率时的输出信号下降时间的对比图；

图8为本申请实施例1中的移位寄存器单元与现有技术的移位寄存器单元在不同器件阈值电压时输出信号下降时间的对比图；

图9为本申请实施例2中的移位寄存器单元的电路图；

图10为本申请实施例3中的移位寄存器单元的电路图；

图11为本申请实施例4中的移位寄存器单元的电路图；

图12为本申请实施例4中的移位寄存器单元的时序图；

图13为本申请实施例1中的移位寄存器单元与现有技术的移位寄存器单元的输出波形对比图；

图14为本申请实施例5中的一种栅极驱动电路的结构框图；

图15为本申请实施例5中的另一种栅极驱动电路的结构框图；

图16为本申请实施例5中的两种栅极驱动电路的时序图；

图17为本申请实施例6中的数据驱动电路的结构框图；

图18为本申请实施例6中的数据驱动电路中一种移位寄存器单元的结构框图；

图19为本申请实施例6中的数据驱动电路中的一种多路分配器的结构图；

图20为本申请实施例6中的数据驱动电路中的另一种多路分配器的结构图；

图21为本申请实施例7中的数据驱动电路的结构图；

图22为本申请实施例7中的数据驱动电路的时序图。

具体实施方式

为使本申请的申请目的、技术方案和优点更加清楚，下面通过具体实施方式结合附图对本申请作进一步详细说明。

首先对一些术语进行说明：

本申请中的晶体管可以为双极型晶体管或场效应晶体管。当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极；当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极。显示器中的晶体管通常为薄膜晶体管(TFT)。

本申请的设计思路是：一方面通过延长移位寄存器单元中驱动控制端的放电时间，使得信号输出端可以通过驱动模块中的充电晶体管快速放电，提高了电路的工作速度，也精简了电路设计；另一方面通过抑制时钟馈通抑制模块中的晶体管的漏电，进一步提高了电路的工作速度。通过降低采用时钟馈通抑制模块与低电平保持模块中晶体管所受的最大应力电压，进一步延长了电路的工作寿命。用移位寄存器单元可以实现集成栅极驱动电路和集成数据驱动电路，数据驱动电路采用多路分配的原理来减少数据通道的数目。

如图2所示为本申请公开的显示器的一种实施例的结构框图，包括液晶面板111、栅极驱动电路112和数据驱动电路113。液晶面板111包括二维显示像素单元阵列1111以及与显示像素单元阵列相连的横向的栅级扫描线和纵向的数据线。显示像素单元包括像素TFT、液晶电容以及存储电容；栅极驱动电路112的输出连接到栅极扫描线，为像素单元提供栅极驱动信号；数据驱动电路113与数据线相连，为像素单元提供数据信号。栅极驱动电路112与数据驱动电路113采用以下栅极驱动电路与数据驱动电路任一实施例的具体的结构，并与像素TFT一起制作于显示面板之上。本申请所适用的显示器并不局限于液晶显示器，也可以是有机发光显示器，电子纸显示器中使用的显示面板，也可以是红外探测器、紫外探测器中使用的探测面板。

下面以晶体管为场效应晶体管为例对本申请做详细的说明。

实施例1：

移位寄存器单元是实现栅极驱动电路和数据驱动电路非常重要的单元电路，以移位寄存器单元为例，如图3所示，本实施例的移位寄存器单元包括输入模块21、驱动模块22、驱动控制端下拉延迟模块23、时钟馈通抑制模块25和低电平维持模块24。

输入模块21的信号输入端连接到第一信号输入端，输入第一脉冲信号V_I1；驱动模块22的时钟输入端连接到第一时钟信号输入端，输入第一时钟信号V_A，驱动模块22具有驱动控制端Q，输入模块21的输出端连接到驱动模块22的驱动控制端,输入模块21用于从第一信号输入端接收第一脉冲信号V_I1，给驱动模块22的驱动控制端Q提供驱动电压。驱动模块22的输出端连接到信号输出端，通过信号输出端输出脉冲驱动信号V_OUT。驱动控制端Q获得驱动电压后，将第一时钟信号V_A传送到信号输出端V_OUT，当第一时钟信号V_A为高电平时，驱动模块22对信号输出端V_OUT充电；当第一时钟信号V_A为低电平时，驱动模块22对信号输出端V_OUT放电。脉冲驱动信号V_OUT为栅极驱动信号或门控信号。在栅极驱动电路中，输出信号V_OUT作为栅极驱动信号，在数据驱动电路中，输出信号V_OUT作为门控信号。驱动控制端下拉延迟模块23连接在驱动模块22的驱动控制端Q和信号输出端V_OUT之间，其控制端通过第二信号输入端输入第二脉冲信号V_I2，用于在第二脉冲信号V_I2的控制下将驱动控制端Q耦合至信号输出端V_OUT。

时钟馈通抑制模块25连接在驱动模块22的驱动控制端Q和信号输出端V_OUT之间，用于在移位寄存器单元的非选通阶段，当第一时钟信号V_A为高电平时释放驱动控制端Q的耦合电荷至信号输出端V_OUT。

低电平维持模块24连接在信号输出端和低电位源之间，用于在移位寄存器单元处于非选通阶段时，当第一时钟信号V_A和第二时钟信号V_B分别为高电平时，将信号输出端V_OUT的电位耦合到低电位源，使信号输出端V_OUT维持为低电平。低电平维持模块24包括低电平维持控制端P，用于产生低电平维持信号。

在一具体的实例中，输入模块21包括第一晶体管T₁；第一晶体管T₁的控制极和第一极（例如漏极）耦合到第一信号输入端，用于接收第一脉冲信号V_I1，其第二极（例如源极）用于给驱动控制端Q提供驱动电压。

驱动模块22包括第二晶体管T₂；第二晶体管T₂的控制极耦合到第一晶体管T₁的第二极（例如源极），并作为驱动模块的驱动控制端Q；其第一极（例如漏极）和第二极（例如源极）分别耦合到第一信号输入端和信号输出端V_OUT；晶体管T₂在驱动电压的控制下，当第一时钟信号V_A为高电平时为信号输出端V_OUT充电，当V_A为低电平时为信号输出端V_OUT放电。

驱动控制端下拉延迟模块23包括晶体管T₃，其控制极响应第二脉冲信号V_I2,其第一极（例如漏极）和第二极（例如源极）分别耦合到驱动控制端Q与信号输出端V_OUT，用于当第二脉冲信号V_I2为高电平时将驱动控制端Q耦合到信号输出端V_OUT。

低电平维持模块24包括第一保持单元241；第一保持单元241包括第五晶体管T₅，其控制极响应第二时钟信号V_B，其第一极（例如漏极）和第二极（例如源极）分别耦合到输出控制端与低电位源V_SS，用于在第二时钟信号V_B为高电平时保持信号输出端V_OUT电位为低电平。

本实施例的低电平维持模块24还包括第二保持单元242，第二保持单元242包括第六晶体管T₆、第七晶体管T₇和第二电容C₂；第六晶体管T₆的控制极耦合至第七晶体管T₇的第一极（例如漏极），第六晶体管T₆的第一极（例如漏极）耦合至信号输出端V_OUT,第六晶体管T₆的第二极（例如源极）耦合至低电位源V_SS；第七晶体管T₇的控制极耦合至第六晶体管T₆的第一极（例如漏极），第七晶体管T₇的第一极耦合至低电平维持控制端P，其第二极（例如源极）耦合到低电位源V_SS；第二电容C₂连接在第一时钟输入端与低电平维持控制端P之间；第二保持单元242用于当第一时钟信号V_A为高电平时保持信号输出端V_OUT电位为低电平。在其它实施例中，低电平维持模块24也可以不包括第二保持单元242。时钟馈通抑制模块25包括第四晶体管T₄,第四晶体管T₄的控制极耦合至低电平维持控制端P，其第一极（例如漏极）和第二极（例如源极）分别耦合到驱动控制端Q与信号输出端V_OUT，用于在移位寄存器单元的非选通阶段，当第一时钟信号的高电平到来时，将驱动控制端Q耦合到信号输出端V_OUT。

第四晶体管T₄的主要作用是对耦合电荷进行释放，但由于长时间工作后，第四晶体管T₄的阈值电压会增大，释放耦合电荷的能力会减弱，因此，本实施例还在时钟馈通抑制模块25中加入了第一电容C₁，第一电容C₁连接在驱动控制端Q与信号输出端V_OUT之间，用于加大驱动控制端的总负载电容的大小，从而减小时钟的耦合电压。在其它实施例中，也可以不包括第一电容C₁。

本实施例中，时钟信号和脉冲信号满足如下关系：第一时钟信号V_A和第二时钟信号V_B是周期相同的互补的时钟信号，当第一脉冲信号V_I1的高电平脉冲到来时，第一时钟信号V_A为低电平；第二脉冲信号V_I2的高电平脉冲滞后第一脉冲信号V_I1一个时钟周期，即当第一时钟信号V_A变为下一周期的低电平时，第二脉冲信号V_I2的高电平脉冲到来。为方便后续的描述，假设各信号的高电平值为V_DD，低电平值为V_SS。

如图4所示为本实施例中移位寄存器单元的时序图。该移位寄存器单元的工作过程可以分为四个阶段：（1）预充电阶段，（2）上拉阶段，（3）下拉阶段，（4）低电平维持阶段，下面将详细说明这四个阶段的工作过程。

1）预充电阶段

在第一时钟信号V_A的高电平到来之前，第一脉冲信号V_I1通过二极管连接的第一晶体管T₁对驱动控制端Q进行充电的过程为预充电阶段。

预充电阶段，第一时钟信号V_A和第二脉冲信号V_I2均为低电平，第一脉冲信号V_I1与第二时钟信号V_B为高电平。此时，第一晶体管T₁导通，第一脉冲信号V_I1通过导通的晶体管T₁对驱动控制端Q端充电，并将电荷存储在第一电容C1与第二晶体管T₂的寄生电容中。当Q端电位上升到V_DD-V_TH1时（V_TH1为第一晶体管T₁的阈值电压），第一晶体管T₁关断。

在这个过程中，第二晶体管T₂、第五晶体管T₅导通，其余T₃、T₄、T₆、T₇晶体管保持关断，信号输出端V_OUT放电到低电平。

2）上拉阶段

第二时钟信号V_A变为高电平，并通过导通的第二晶体管T₂对信号输出端V_OUT进行充电，信号输出端V_OUT电位最终上升到V_DD的过程为上拉阶段。

此阶段，第一脉冲信号V_I1下降为低电平、第一时钟信号V_A由低电平上升为高电平；第二脉冲信号V_I2和第二时钟信号V_B为低电平。此时，第一晶体管T₁、第三晶体管T₃关断使得驱动控制端Q浮空，第一时钟信号V_A通过导通的第二晶体管T₂对信号输出端V_OUT充电，驱动控制控制端Q的电位也随着信号输出端V_OUT电位的上升而上升，这被称为自举。驱动控制端电位的上升，加快了信号输出端V_OUT的充电速度，使得信号输出端V_OUT的电位得以快速上升到高电平V_DD。

此阶段，移位寄存器单元的低电平维持模块中第五晶体管T₅关断；对于低电平维持模块24包括第二保持单元242的实施例，当输出信号V_OUT电压大于第七晶体管T₇的阈值电压时，晶体管T₇导通，并将第六晶体管T₆的控制极电位Vg(T₆)下拉至低电平，晶体管T₆关断；因此低电平维持模块不会影响信号输出端V_OUT的充电过程。此外，晶体管T₇导通也使得时钟馈通抑制模块中第四晶体管T₄的控制极电位Vg(T₄)下拉至低电平，随着上拉过程中信号输出端V_OUT电位的上升，晶体管T₄的栅-源电压V_gs4快速变为负值并将晶体管T₄关断，从而抑制了上拉过程中晶体管T₄的漏电，提高了信号输出V_OUT端的充电速度。

3）下拉阶段

第二晶体管T₂、第三晶体管T₃、及第五晶体管T₅对驱动控制端Q以及信号输出端V_OUT放电，并将信号输出端V_OUT以及驱动控制端Q的电位最终下拉至低电平的过程为下拉阶段。

此阶段，第一脉冲信号V_I1保持低电平，第一时钟信号V_A由高电平下降为低电平，第二脉冲信号V_I2与第二时钟信号V_B由低电平上升为高电平。在下拉阶段，信号输出端V_OUT再通过晶体管T₂以及晶体管T₅放电至低电平；驱动控制端Q首先通过导通的晶体管T₃耦合到信号输出端V_OUT，再通过导通的晶体管T₂和晶体管T₅放电至低电平。具体的，在本实施例中，栅驱动电路单元的下拉阶段可以细分为连续的两个过程，如图5所示。

第一个过程是信号输出端V_OUT放电过程；下拉阶段初期，第一晶体管T₁、第三晶体管T₃和第四晶体管T₄关断，因此驱动控制端Q处于浮空状态。第二晶体管T₂和第五晶体管T₅导通、信号输出端V_OUT通过第二晶体管T₂和第五晶体管T₅快速放电至低电平V_SS。由于存在自举效应，理论上驱动控制端Q的电位会迅速下降到预充电阶段的预充电压V_DD-V_TH1。在这个过程中，由于第二晶体管T₂作为驱动模块，尺寸很大，因此第二晶体管T₂是信号输出端V_OUT的主要放电通路。

实际上，由于在信号输出端V_OUT放电的过程中，当V_OUT(t)<V_DD-V_TH3之后，晶体管T₃导通，驱动控制端Q会通过导通的晶体管T₃放电，因此在第一个放电过程结束时，Q端的电压会小于预充电压V_DD-V_TH1。

第二个过程是驱动控制端放电过程；驱动控制端Q通过导通的第三晶体管T₃耦合至信号输出端V_OUT，驱动控制端Q的电荷首先被释放到信号输出端V_OUT的负载电容中，信号输出端V_OUT再通过第二晶体管T₂和第六晶体管T₆将积累的电荷泄放。当驱动控制端Q的电位下降到低于第二晶体管T₂的阈值电压时，晶体管T₂关断，第五晶体管T₅作为放电通路，继续泄放信号输出端V_OUT积累的电荷，直到驱动控制端Q的电位下降至低电平V_SS。在这个过程中，由于信号输出端V_OUT积累的电荷被迅速的泄放，因此信号输出端V_OUT的电位保持在低电平V_SS。

应当注意的是，驱动控制端Q的电位必须在第一时钟信号V_A的下一个高电平到来之前下降到小于第二晶体管T₂阈值电压的低电平，否则，晶体管T₂仍然处于开启状态或者微开启状态，第一时钟信号V_A会对通过晶体管T₂对信号输出端V_OUT误充电，从而破坏输出信号V_OUT的低电平，影响显示器的性能。

下拉阶段结束后，第七晶体管T₇关断，晶体管T₆与晶体管T₄的控制极进入浮空状态。

在下拉阶段，当驱动控制端Q的电压V_Q(t)大于V_DD-V_TH1时，晶体管T₃主要处于饱和区，当驱动控制端Q的电压小于V_DD-V_TH1，晶体管T₃主要处于线性区；因此，在下拉阶段的第一个过程中，晶体管T₃主要处于饱和区。晶体管T₃的饱和区电流公式为：

$I_{\mathrm{DS}3}\left(t\right)=\frac{{\mathrm{\&mu;}}_{\mathrm{eff}}{C}_g{W}_3}{{2L}_3}{[V_{\mathrm{GS}3}\left(t\right)-V_{\mathrm{TH}3}]}^2$

在信号输出端V_OUT下拉过程中，第三晶体管的栅-源电压V_GS3满足：V_GS3(t)=V_I2-V_OUT(t)≤V_I2-V_SS，其中V_OUT(t)为信号输出端的电压。因此，与晶体管T₃将驱动控制端Q端耦合到低电位源V_SS的连接方式相比（例如图1中的Q2），本实施例中的连接方式减小了信号输出端V_OUT下拉过程中晶体管T₃的栅-源电压V_GS3，从而减小了驱动控制端Q的放电电流、延长了驱动控制端Q的放电时间。Q端延迟放电使得在信号输出端V_OUT下拉过程中晶体管T₂的导电能力增强、放电电流增大，因此信号输出端V_OUT可以通过第二晶体管T₂快速放电至低电平。

现将本实施例的移位寄存器单元（图3）与现有技术的移位寄存器单元（图1）在不同的环境温度下输出信号的下降时间做比较。图1的工作过程与本实施例中移位寄存器单元（图4）的工作过程相似；在下拉阶段，晶体管Q₂导通并将驱动控制端Q耦合到公共的地端V_SS。假设图1所示移位寄存器单元的输出信号下降时间为t_{f_ref}，本实施例中移位寄存器单元的输出信号的下降时间为t_f；则下降时间的改善率K可以表示为：

$K=\frac{(t_{f\_\mathrm{ref}}-t_f)}{t_{f\_\mathrm{ref}}}\&times;100\%$

如图6所示为不同的环境温度下上述两种移位寄存器单元输出信号下降时间的示意图。由图6可知，在温度范围为-35℃-80℃的范围内，本申请公开的移位寄存器单元通过在下拉阶段将驱动控制端耦合至信号输出端V_OUT，输出信号下降时间的改善率都超过了50%。在低温环境下，驱动模块中晶体管的驱动能力较弱，因此输出信号的下降时间较长，本实施例中移位寄存器单元输出信号下降时间的改善量更为显著。

如图7所示为不同器件迁移率时移位寄存器单元输出信号下降时间改善示意图。由图8可知，与现有的技术相比，在不同的器件迁移率下，本实施例中移位寄存器单元输出信号的改善率也超过了50%。在器件迁移率较低时，驱动模块中晶体管的驱动能力较弱，因此输出信号的下降时间较长，本实施例中移位寄存器单元输出信号下降时间的改善量更为显著。

如图8所示为不同器件的阈值电压时移位寄存器单元输出信号下降时间的示意图。由图8可知，与现有的技术（图1）相比，在不同的器件迁移率下，本实施例中移位寄存器单元输出信号的改善率也超过了50%。在器件的阈值电压较大时，驱动模块中晶体管的驱动能力较弱，因此输出信号的下降时间较长，本实施例中移位寄存器单元输出信号下降时间的改善量更为显著。

因此，在本实施例中，驱动控制端下拉延迟模块通过延长驱动控制端Q的放电时间，可以显著的减小输出信号的下降时间，加快电路的工作速度；在环境温度较低、器件迁移率较低或者器件阈值电压较大时，本实施例的移位寄存器单元的速度优势更加显著。同时，由于信号输出端的充放电都主要通过驱动模块中的第二晶体管T₂完成，避免了使用专门的下拉晶体管，减小了晶体管数量，精简了电路设计。

4）低电平维持阶段

在信号输出端V_OUT电位下拉至低电平V_SS之后，移位寄存器单元进入非选通状态；输出信号V_OUT的电位必须维持在低电平，以避免与栅极扫描线相连的开关晶体管或者数据驱动电路中的传输晶体管误导通，导致图像信息写入错误，这个过程为低电平维持阶段。

在下拉阶段结束后，第一脉冲信号V_I1、第二脉冲信号V_I2以及驱动控制端Q的电位为低电平，第一晶体管T₁与第二晶体管T₂关断，信号输出端V_OUT的电位理应保持为低电平。但是，由于在第二晶体管T₂的控制极和第一极（例如漏极）之间有较大的寄生电容C_GD2，当第一时钟信号V_A由低电平跳变到高电平时，驱动控制端Q的电位也会随之上升，这个现象称为时钟馈通效应。当驱动控制端Q的电位上升大于第二晶体管T₂的阈值电压时，晶体管T₂开启，第一时钟信号V_A通过第二晶体管T₂对信号输出端V_OUT充电，导致信号输出端V_OUT产生噪声电压。此外，在实际的显示器中，面板上的信号线之间存在寄生电容耦合效应，也会使得移位寄存器单元的输出信号产生噪声电压。因此，在移位寄存器单元的非选通状态，必须采取一定的措施来保证输出信号为低电平。

在本实施例中，移位寄存器单元采用时钟馈通抑制模块抑制时钟馈通效应。

在低电平保持阶段，当第一时钟信号V_A由低电平上升到高电平时，由于第七晶体管T₇关断，第一时钟信号V_A通过第二电容C₂对第四晶体管T₄的控制极进行充电；当第四晶体管T₄的控制极电位高于其阈值电压时，晶体管T₄导通并将驱动控制端耦合Q到信号输出端V_OUT。与信号输出端V_OUT连接的电路外部的负载电容C_L连接至驱动控制端Q，增大了驱动控制端Q的负载电容。第一时钟信号V_A对驱动控制端Q耦合的时钟电压馈通量ΔV_Q的大小可以表示为：

${\mathrm{\&Delta;V}}_Q=\frac{C_{\mathrm{GD}2}}{C_{\mathrm{GD}2}+C_L+C1}(V_{\mathrm{DD}}-V_{\mathrm{SS}})$

由于电容C_L的值通常远远大于C_GD2，因此ΔV_Q<<V_DD-V_SS。因此时钟馈通抑制模块中的第四晶体管T₄和第一电容C₁可以减小驱动控制端Q的时钟电压馈通量ΔV_Q的大小。与此同时，第四晶体管T₄导通，驱动控制端Q上的耦合电荷通过导通的晶体管T₄释放到信号输出端V_OUT，避免了驱动控制端Q上的电荷积累，将Q端的电位稳定在低电平，从而减小了第二晶体管T₂导通的几率，有效的抑制了时钟馈通效应。

在本实施例中，移位寄存器单元采用低电平维持模块消除噪声电压。

在低电平保持阶段，当第二时钟信号V_B上升到高电平时，第一保持单元开始工作：第五晶体管T₅导通，将信号输出端V_OUT积累的电荷泄放至低电位源V_SS，从而保持信号输出端V_OUT电位为低电平。当第二时钟信号V_B下降到低电平时，第一时钟信号V_A上升到高电平，此时晶体管T₅关断，第二保持单元开始工作：第一时钟信号V_A通过第二电容C₂对第六晶体管T₆的控制极进行充电，当电压上升到高于晶体管T₆的阈值电压时，晶体管T₆导通并将信号输出端V_OUT积累的电荷泄放至低电位源V_SS,从而保持信号输出端V_OUT电位为低电平。

众所周知，晶体管在受到长时间的栅极电压应力时，通常会出现阈值电压漂移等器件特性退化的现象，晶体管特性的退化会影响电路寿命。在本实施例中，移位寄存器单元的所有的晶体管都不会被偏置在直流电压应力下；此外，通过采用第二电容C₂分压，本实施例中的移位寄存器单元还进一步减小了第四晶体管T₄与第六晶体管T₆所受的电压应力。原因如下：

在低电平保持阶段，第七晶体管T₇保持关断；当第一时钟信号V_A的高电平到来时，第一时钟信号V_A通过电容C₂对晶体管T₆以及晶体管T₄的栅极充电，从而使得低电平维持控制端P可以上升到最大值V_{P_max}，V_{P_max}的大小取决于第二电容C₂与低电平维持控制端P的总电容C_P之比，即：

$V_{P\_\max }-V_{\mathrm{SS}}=\frac{C_2}{C_P}(V_{\mathrm{DD}}-V_{\mathrm{SS}})$

由于C₂<C_P，V_DD-V_SS为一个常数，因此V_{P_max}<V_DD,如图4所示。应力电压的减小使得晶体管T₆与晶体管T₄的阈值电压漂移得到抑制，器件电特性退化减小，从而延长了移位寄存器单元的工作寿命。

实施例2：

如图9所示为移位寄存器单元第二实施例的电路图。与移位寄存器单元的第一实施例相比，本实施中的电路采用同样的时钟馈通控制模块25，包括小尺寸的第十四晶体管T₁₄以及第十一电容C₁₁，但是第十四晶体管T₁₄采用传统的连接：第十四晶体管T₁₄的控制极耦合到第一信号输入端，其第一极（例如漏极）和第二极（例如源极）分别耦合到驱动控制端Q以及信号输出端V_OUT；第十一电容C₁₁耦接于驱动控制端Q与信号输出端V_OUT之间。在移位寄存器单元的非选通阶段，当第一时钟信号V_A为高电平时，第十四晶体管T₁₄导通并将驱动控制端Q的耦合电荷释放至信号输出端V_OUT，从而抑制了时钟馈通效应。

与移位寄存器单元的第一实施例相同，本实施例中移位寄存器单元的工作过程同样分为四个阶段：（1）预充电阶段，（2）上拉阶段，（3）下拉阶段，（4）低电平维持阶段，其中（1）、（3）和（4）阶段均与第一实施例相同。为避免重复，下面仅详述工作过程的（2）上拉阶段：

在（2）上拉阶段：第一脉冲信号V_I1下降为低电平、第一时钟信号V_A由低电平上升为高电平；第二脉冲信号V_I2和第二时钟信号V_B为低电平。在上拉阶段初期，第一晶体管T₁、第三晶体管T₃关断，第十四晶体管T₁₄导通，但由于晶体管T₁₄尺寸较小，驱动控制端Q仍然近似处于浮空状态；第一时钟信号V_A通过导通的第二晶体管T₂对信号输出端V_OUT充电，由于电容的自举效应，驱动控制端Q的电位上升，增大了晶体管T2的栅-源电压，加快了信号输出端V_OUT的充电速度，使得信号输出端V_OUT的电位可以快速上升。当信号输出端V_OUT的电位上升到V_DD-V_TH14（V_TH14为第十四晶体管T₁₄的阈值电压）时，第十四晶体管T₁₄关断，使得驱动控制端Q进入完全浮空状态，第一时钟信号V_A继续将信号输出端V_OUT充电至最高电平V_DD。

应当注意的是，本实施例中第十四晶体管T₁₄采用小尺寸设计（器件的宽度和长度之比W/L较小），虽然不影响电路的逻辑功能，但是在上拉阶段前期，第十四晶体管T₁₄导通导致的泄露电流会降低驱动控制端Q的自举电压，降低了晶体管T₂的充电电流，从而影响了信号输出端V_OUT的充电速度。因此，与第一实施例相比，本实施例中移位寄存器单元的输出信号上升时间较长，电路的工作速度较慢。

实施例3：

如图10所示为本实施例3的移位寄存器单元的电路图。与移位寄存器单元的实施例1或2相比，本实施例的电路中增加了一个下拉单元26，包括晶体管T₈。晶体管T₈的控制极与第二信号输入端相连，并响应第二脉冲信号V_B，其第一极（例如漏极）和第二极（例如源极）分别耦合至信号输出端V_OUT与低电位源V_SS。本实施例中，移位寄存器单元的工作过程与移位寄存器单元的实施例1基本相同，在此不再赘述。不同的是，在移位寄存器单元工作的下拉过程中，第八晶体管T₈导通，信号输出端V_OUT还可以通过导通的晶体管T₈放电；因此可以进一步降低了输出信号的下降时间，提高了移位寄存器单元的工作速度。

实施例4

如图11所示为本实施例4的移位寄存器单元的电路图。与移位寄存器单元的实施例1相比，本实施例的电路中调整了低电平维持模块24中的第一保持单元241。如图11所示，第十五晶体管T₁₅的控制极接下拉控制信号V_PI，第十五晶体管T₁₅的第一极耦合至信号输出端V_OUT，第十五晶体管T₁₅的第二极耦合至低电位源V_SS，用于当下拉控制信号V_PI的高电平到来时保持信号输出端V_OUT的电位为低电平。在多级串联的移位寄存器中，下拉控制信号V_PI由前一级的移位寄存器单元的P端产生，与本级移位寄存器单元的P端产生的低电平维持信号V_P相比，下拉控制信号V_PI超前半个时钟周期，在移位寄存器单元的非选通阶段，下拉控制信号V_PI与低电平维持信号V_P等效于低幅度、周期相同的互补时钟信号。

如图12所示为本实施例4的移位寄存器单元的时序图。在本实施例中，移位寄存器单元的工作过程与移位寄存器单元的实施例1基本相同，在此不再赘述。不同的是，在移位寄存器单元工作的低电平维持阶段，第十五晶体管T₁₅所受的应力电压等于V_PI,V_PI的最大值可以由下式给出：

$V_{\mathrm{PI}\_\max }-V_{\mathrm{SS}}=\frac{C_2}{C_P}(V_{\mathrm{DD}}-V_{\mathrm{SS}})$

其中，V_{PI_max}<V_DD,电压应力的减小使得晶体管T₁₅的阈值电压漂移得到抑制，器件电特性退化减小，从而进一步延长了移位寄存器单元的工作寿命。

本实施例4与实施例1的区别在于，下拉控制信号不同，导致第一保持单元中晶体管的控制极的接法不同，实施例1中的下拉控制信号是第二时钟信号V_B，而本实施例的下拉控制信号是前一级移位寄存器单元输出的低电平维持信号。当然也可将实施例2-3中的下拉控制信号变为前一级移位寄存器单元输出的低电平维持信号。

由实施例1-4可知，和现有的技术相比，本申请公开的移位寄存器单元有如下优点：

其一，工作速度快。一方面，在下拉过程中通过将驱动控制端Q耦合到信号输出端，延长了驱动控制端的放电时间，使得信号输出端可以通过驱动模块中的充电晶体管快速放电，减小了输出信号的下降时间，另一方面，在优选的实施例中，时钟馈通抑制模块中晶体管的漏电得到了抑制，因此信号输出端的充电速度得到提高，减小了输出信号的上升时间。由于输出信号的上升与下降时间较短，因此电路可以工作在更高的时钟频率下，如图13所示，本申请实施例1、3、4中的移位寄存器单元与现有技术的移位寄存器单元的输出波形对比图正好说明了这一点。此外，在环境温度较低、器件迁移率较低或者器件阈值电压较大时，本实施例所示移位寄存器单元的速度优势更加显著。

其二，晶体管数量少，结构精简。在优选的实施例中，本申请公开的由两相时钟驱动的移位寄存器单元仅需要7-8个晶体管与两个电容，结构精简，因此也降低了电路的设计复杂度，提高了成品率。

其三，工作寿命长。由于第二电容C₂的分压作用，电路中所有的晶体管都不会处于直流电压应力下，并且通过降低晶体管T₄、T₆与T₁₅所承受的电压应力，使得器件的阈值电压漂移电特性退化减小，因此进一步延长了移位寄存器单元的工作寿命。

此外，本申请公开的移位寄存器单元还有输出稳定性高、版图面积小、成品率高等优点。用本申请公开的移位寄存器单元可以实现显示器的栅极驱动电路和数据驱动电路，请见下面具体的实施例说明。

实施例5：

如图14所示为本申请公开的一种栅极驱动电路的结构框图。栅极驱动电路包括移位寄存器，此移位寄存器采用N+1级串联的如上述实施例1-3任一例所述的移位寄存器单元，其中N为正整数。栅极驱动电路还包括第一时钟线CK₁、第二时钟线CK₂、启动信号线STV和公共地线V_SS。其中，第1级到第N级驱动电路单元为像素提供栅极驱动信号V_G1~V_G(N)，第N+1级为附加级，V_G(N+1)用于给第N级移位寄存器单元提供第二脉冲信号。第一时钟线CK₁和第二时钟线CK₂传输互补的时钟信号，启动信号线STV连接到第1级移位寄存器单元的第一信号输入端和第N+1级移位寄存器单元的第二信号输入端。移位寄存器的每一级移位寄存器单元的信号输出端V_OUT耦合到后一级移位寄存器单元的第一信号输入端和前一级移位寄存器单元的第二信号输入端。信号输出端V_OUT输出的脉冲驱动信号为栅极驱动信号。其中奇数级移位寄存器单元的第一时钟信号输入端耦合至第一时钟线CK₁，其下拉控制信号输入端耦合至第二时钟线CK₂，此时下拉控制信号输入端接收的下拉控制信号为第二时钟信号V_B，偶数级移位寄存器单元的第一时钟信号输入端耦合至第二时钟线CK₂，其下拉控制信号输入端耦合至第一时钟线CK₁。第一时钟线CK₁为奇数级移位寄存器单元传输第一时钟信号V_A，为偶数级传输第二时钟信号V_B；第二时钟线CK₂为偶数级移位寄存器单元传输第一时钟信号V_A，为奇数级移位寄存器单元传输第二时钟信号V_B；公共地线V_SS为各级移位寄存器单元传输低电平信号V_SS。

如图15所示是本申请公开的另一种栅极驱动电路的结构框图。栅极驱动电路包括移位寄存器，此移位寄存器采用N+1级串联的如上述实施例1-4任一例所述的移位寄存器单元，其中N为正整数。栅极驱动电路还包括第一时钟线CK₁、第二时钟线CK₂、启动信号线STV和公共地线V_SS。与上一种栅极驱动电路不同的是，这种栅极驱动电路中，奇数级移位寄存器单元的第一时钟信号输入端耦合至第一时钟线CK₁，偶数级移位寄存器单元的第一时钟信号输入端耦合至第二时钟线CK₂，第一级移位寄存器单元的下拉控制信号输入端耦合到第二时钟线CK₂，其余各级移位寄存器单元的下拉控制信号输入端耦合到前一级移位寄存器单元的P端，即此时的下拉控制信号为前一级移位寄存器单元输出的低电平维持信号。公共地线V_SS为各级移位寄存器单元传输低电平信号V_SS。

如图16所示为本实施例的两种栅极驱动电路的时序图。假设显示器中像素阵列的行数为N行，每一行像素的扫描时间为T，则启动信号STV的高电平时间为T，周期为(N+2)*T；第一时钟线CK₁与第二时钟线CK₂所传输的互补时钟信号CK₁和CK₂的周期为2T。在本实施例公开的栅极驱动电路中，第1到第N级移位寄存器单元的信号输出端V_OUT分别耦合至面板上的N条栅极扫描线，当时钟CK₁和CK₂的高电平交替到来时，栅极驱动信号VG₁~VG_(N)顺次输出高电平脉冲。

实施例6：

如图17所示为本实施例公开的数据驱动电路的结构框图。数据驱动电路包括：数据总线DWs、移位同步信号线V_syn，第三时钟线CK₃、第四时钟线CK₄，公共地线V_SS，移位寄存器以及多路分配器。其中，数据总线用于传输数据信号，包括X条并联的数据通道，X为正整数；移位同步信号线V_syn为移位寄存器传输移位同步信号，第三时钟线CK₃和第四时钟线CK₄为移位寄存器传输周期相同的互补时钟信号。移位寄存器在接收了移位同步信号V_syn之后，在互补时钟信号CK₃和CK₄的驱动下输出门控信号V_O[SR]；多路分配器包括多个结构相同的传输模块，并在门控信号的控制下，将数据总线上各数据通道的数据信号传输至相应的数据线。在数据驱动电路中，公共地线V_SS还为上述栅极驱动电路传输低电平信号。

如图18所示为本实施例的数据驱动电路中一种移位寄存器的结构框图。移位寄存器包括Y+1级串联的移位寄存器单元，且至少有一级移位寄存器单元为上述实施例1-4中任一例中的移位寄存器单元，其中，Y为正整数。在此移位寄存器单元中，第1级到第Y级移位寄存器单元为多路分配器提供的脉冲驱动信号为门控信号V_O[SR1]~V_O[SR(Y)],用于控制多路分配器的导通与关断。

第Y+1级为附加级，V_O[SR(Y+1)]为第Y级移位寄存器单元提供第二脉冲信号。移位同步信号线V_syn连接到第1级移位寄存器单元的第一信号输入端和第Y+1级移位寄存器单元的第二信号输入端。每一级移位寄存器单元的信号输出端连接到后一级移位寄存器单元的第一信号输入端和前一级移位寄存器单元的第二信号输入端；奇数级移位寄存器单元的第一时钟信号输入端耦合至第三时钟线CK₃，其下拉控制信号输入端耦合至第四时钟线CK₄，此时下拉控制信号输入端接收的下拉控制信号为第二时钟信号V_B；偶数级移位寄存器单元的第一时钟信号输入端耦合至第四时钟线CK₄，其下拉控制信号输入端耦合至第三时钟线CK₃，第三时钟线CK₃为奇数级移位寄存器单元传输第一时钟信号V_A，为偶数级传输第二时钟信号V_B；第四时钟线CK₄为偶数级移位寄存器单元传输第一时钟信号V_A，为奇数级移位寄存器单元传输第二时钟信号V_B；公共地线V_SS为各级移位寄存器单元传输低电平信号V_SS。在其它实施例中，下拉控制信号输入端接收的下拉控制信号也可为前一级移位寄存器单元输出的低电平维持信号。

假设显示器中像素阵列的列数为M列，则正整数X与Y应当满足：XY=M。假设每一行像素的扫描时间为T，则移位同步信号Vsyn的高电平时间为T/(Y+2)，周期为T。第三时钟线与第四时钟线所传输的互补时钟信号CK₃和CK₄的周期为2T/(Y+2)。在本申请公开的移位寄存器单元中，第Y+1级移位寄存器单元的信号输出端耦合到第Y级移位寄存器单元的第二信号输入端；第1到第Y级移位寄存器单元的信号输出端耦合到多路分配器中传输晶体管的控制极，用于控制传输晶体管的导通与关断。当互补时钟信号CK₃和CK₄的高电平交替到来时，门控信号V_O[SR1]～V_O[SR(Y)]顺次输出高电平脉冲。

如图19所示为本实施例的数据驱动电路中一种多路分配器的结构框图。此多路分配器包括X个传输模块，每一个传输模块包括Y个并联的传输晶体管，Y个传输晶体管的控制极顺次响应移位寄存器输出的Y个门控信号，第一极全部耦合至数据总线的一个数据通道，第二极分别耦合至对应的数据线；当移位寄存器输出的Y个门控信号顺次变为高电平时，多路分配器的X个传输模块并行工作，并将数据总线上各数据通道的数据信号传输到数据线。

在第h个传输模块中（假设h为第1到第x个传输模块中的任意一个），当移位寄存器单元输出的门控信号V_O[SR1]的高电平到来时，第一传输晶体管TG₁导通并将数据通道DW(h)上的数据信号V_D[Y*(h-1)+1]传输至面板上的第[Y*(h-1)+1]条数据线。当移位寄存器单元输出的Y个门控信号V_O[SR1]~V_O[SR(Y)]顺次变为高电平时，传输模块中的Y级传输晶体管TG₁~TG_(Y)逐级导通，将数据通道DW(h)上的数据信号V_D[Y*(h-1)+1]~V_D[Y*(h-1)+Y]分别传输至面板上第[Y*(h-1)+1]～[Y*(h-1)+Y]条数据线。在一个行扫描时间T内，多路分配器的X个传输模块并行工作，将数据总线DWs上的数据信号传输至面板上所有M条数据线。

如图20所示为本实施例的数据驱动电路中另一种多路分配器的结构框图。此多路分配器包括Y个传输模块，每一个传输模块包括X个并联的传输晶体管，X个传输晶体管的控制极同时响应移位寄存器输出的一个门控信号，第一极分别耦合至数据总线的X个数据通道，第二极分别耦合至对应的数据线；当移位寄存器输出的Y个门控信号顺次变为高电平时，多路分配器的Y个传输模块串行工作，将数据总线上各数据通道的数据信号传输到数据线。

在第t个传输模块中（假设t为第1到第Y个传输模块中的任意一个），当移位寄存器单元输出的门控信号V_O[SR(t)]的高电平到来时，传输模块中所有的传输晶体管TG₁~TG_(X)全部导通，并将数据通道DW₁~DW_(X)上的X个数据信号V_D[X*(t-1)+1]~V_D[X*(t-1)+X]并行的传输至面板上第[X*(t-1)+1]~[X*(t-1)+X]条数据线。在一个行扫描时间T内，当移位寄存器输出的门控信号V_O[SR1]~V_O[SR(Y)]顺次变为高电平时，多路分配器的Y个传输模块串行工作，将数据总线DWs上的数据信号传输至面板上所有M条数据线。

在本申请公开的数据驱动电路中，数据通道的数目X与移位寄存器的级数Y+1应当满足XY=M；其中M为面板上像素阵列的列数，同时等于面板上数据线的总数。根据显示器外围系统的要求，正整数X和Y可以是满足条件的不同组合；例如，在QVGA显示格式的面板中，面板中包含N*M个二维像素阵列，其中，正整数N=320，M=720；当移位寄存器单元的级数Y+1分别等于30+1、60+1、80+1、90+1级时，数据总线中数据通道的数量X分别为24、12、9、8。

实施例7：

如图21所示为本申请公开的数据驱动电路的另一种实施例的结构图。以QVGA显示格式的面板为例，数据驱动电路中数据总线有8个数据通道，移位寄存器有90+1级移位寄存器单元。多路分配器采用实施例5中第二种多路分配器的结构，包含90个传输模块，每一个传输模块由8个并联的传输晶体管组成。在一个行扫描时间T内，当移位寄存器输出的门控信号V_O[SR1]~V_O[SR(90)]顺次变为高电平时，多路分配器中90个传输模块串行工作，最终完成面板上该行所有像素的数据信号的传输。

如图22所示为本申请的数据驱动电路的时序图。以QVGA显示格式的面板为例，假设每一行像素的扫描时间为T，则如图14所示的数据驱动电路中：移位同步信号Vsyn的高电平时间为T/92，周期为T；互补时钟信号CK₃与CK₄的周期为2T/92。数据驱动电路采用“多路分配”的原理，具体工作过程如下：

在第一行栅极驱动信号VG1的高电平到来之前，移位同步信号Vsyn的高电平到来，并被移位寄存器中第一级移位寄存器单元接收；当第一行栅极驱动信号VG1上升为高电平时，与第一行栅极扫描线相连的720个显示像素中的像素TFT同时导通，等待数据信号的写入。

在第一行像素扫描时间内，当时钟信号CK₃的第一个高电平到来时，移位寄存器的第一级移位寄存器单元输出的门控信号V_O[SR1]上升为高电平，并将多路分配器的第一传输模块中的8个传输晶体管同时打开；此时数据总线中的数据通道DW₁-DW₈分别输入数据信号VD₁-VD₈，并向导通的传输晶体管分别传输到面板上第1-8条数据线，数据线上的数据信号通过导通的像素TFT写入到相应的像素单元中。当时钟信号CK₃下降为低电平时，时钟信号CK₄的第一个高电平到来；此时，第一门控信号V_O[SR1]下降为低电平并将多路分配器第一传输模块中的传输晶体管全部关断；移位寄存器的第二级移位寄存器单元输出的门控信号V_O[SR2]上升为高电平并将多路分配器的第二传输模块中的8个传输晶体管同时打开。此时数据总线中的数据通道DW₁~DW₈分别输入数据信号V_D9~V_D16，并行导通的传输晶体管分别传输到面板上第9~16条数据线，数据线上的数据信号通过导通的像素TFT写入到相应的像素单元中。这样，在互补时钟信号CK₃和CK₄的高电平交替到来时，移位寄存器输出的门控信号V_O[SR1]~V_O[SR(90)]顺次输出高电平脉冲；多路选择器的90个传输模块串行工作，从而完成第一行中所有像素的数据信号的写入。移位寄存器的第91级移位寄存器单元是附加级，其信号输出端耦合到第90级移位寄存器单元的第二信号输入端，输出信号V_O[SR(91)]不作为门控信号。当信号V_O[SR(91)]的高电平脉冲结束时，移位同步信号Vsyn的第二个高电平到来，准备进行第二行中像素的数据信号的写入。这样，数据驱动电路配合栅极驱动电路，逐行扫描并最终完成面板中所有320*720个像素的数据信号的写入。

在数据驱动电路的其它实施例中，多路分配器也可以采用实施例5中第一种多路分配器中的结构，数据驱动电路同样采用多路分配的原理进行数据信号的写入，这里不再详述。

需要说明的是，在本申请公开的显示器中，互补时钟信号CK1、CK2以及CK₃、CK₄由时钟发生器产生；启动信号STV、移位同步信号V_syn以及低电平信号V_SS由信号发生器产生；数据总线包含X个数据通道，数据信号由外部显示系统提供；因此，本申请公开的显示器外部引脚的数目仅为X+7个。通过增大移位寄存器单元的级数Y+1，可以极大的减少数据总线中数据通道的数目X，进而减少显示器外部引线的数目和外围芯片的数量，提高显示器的机械和电学可靠性，降低了成本。

另外，在本申请公开的显示器中，栅极驱动电路与数据驱动电路由高迁移率的薄膜晶体管构成，特别是以IGZO-TFT（铟镓锌氧化物-薄膜场效应晶体管）为代表的新一代高迁移率氧化物薄膜晶体管。氧化物TFT由于具有迁移率高、均一性好、工艺简单、成本低廉等诸多优点，有望用于大尺寸，高分辨率显示以及以OLED为代表的新型显示等领域，被认为是新一代的TFT技术。采用高迁移率的氧化物TFT可以提高移位寄存器单元的工作速度，使得数据驱动电路中可以采用更多级数的移位寄存器单元，从而进一步减少数据通道的数目。此外，像素TFT与多路分配器中的传输晶体管通过采用高迁移率的氧化物TFT，可以提高数据信号的写入速度，使得本申请公开的显示器可以用于更高帧频、更高分辨率的平板显示中。

综上所述，本申请的有益之处在于：

一方面，提出了一种由两相互补时钟驱动的移位寄存器单元电路，具有结构精简、工作速度高、工作寿命长等优点，可以满足栅极驱动电路和高速的数据驱动电路的要求。

另一方面，采用本申请的移位寄存器单元结构，本申请公开了一种显示器的栅极驱动电路与数据驱动电路，并可以与像素TFT一起集成在显示面板之上。通过采用集成栅极驱动电路和集成数据驱动电路极大的减少了显示器的外部引脚以及外围芯片的数量，提高了显示器的机械、电学可靠性及集成化程度，降低了成本。

以上内容是结合具体的优选实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本申请的保护范围。

Claims (12)

1.一种移位寄存器单元，其特征在于，包括：

第一信号输入端，用于接收第一脉冲信号（V_I1）；

第二信号输入端，用于接收第二脉冲信号（V_I2）；

第一时钟信号输入端，用于接收第一时钟信号（V_A）；

下拉控制信号输入端，用于接收下拉控制信号；

信号输出端（V_OUT），用于输出脉冲驱动信号；

驱动模块（22），所述驱动模块（22）连接在第一时钟信号输入端和信号输出端（V_OUT）之间，在其驱动控制端（Q）获得驱动电压后，将第一时钟信号（V_A）传送到信号输出端（V_OUT），当所述第一时钟信号（V_A）为高电平时，驱动模块（22）对所述信号输出端（V_OUT）充电；当第一时钟信号（V_A）为低电平时，驱动模块（22）对信号输出端（V_OUT）放电；

输入模块（21），所述输入模块（21）连接在第一信号输入端和驱动模块（22）的驱动控制端（Q）之间，用于从所述第一信号输入端接收第一脉冲信号（V_I1），给所述驱动模块（22）的驱动控制端（Q）提供驱动电压；

驱动控制端下拉延迟模块（23），所述驱动控制端下拉延迟模块（23）连接在信号输出端（V_OUT）和驱动模块（22）的驱动控制端（Q）之间，其控制端输入下拉控制信号，用于在移位寄存器单元的下拉阶段，在所述下拉控制信号的控制下将所述驱动控制端（Q）耦合至信号输出端（V_OUT）；

时钟馈通抑制模块（25），所述时钟馈通抑制模块（25）连接在驱动模块（22）的驱动控制端（Q）之间和信号输出端（V_OUT）之间，用于在移位寄存器单元的非选通阶段，当第一时钟信号（V_A）为高电平时释放所述驱动控制端（Q）的耦合电荷至信号输出端（V_OUT）；

低电平维持模块（24），连接在信号输出端（V_OUT）和低电位源之间（V_SS），用于在移位寄存器单元处于非选通阶段时，将所述信号输出端（V_OUT）耦合到低电位源（V_SS）；所述低电平维持模块（24）包括低电平维持控制端（P），用于产生低电平维持信号；

所述下拉控制信号为第二时钟信号（V_B）或前一级移位寄存器单元输出的低电平维持信号，所述第一时钟信号（V_A）和第二时钟信号（V_B）是周期相同的互补的时钟信号，当第一脉冲信号（V_I1）的高电平脉冲到来时，所述第一时钟信号（V_A）为低电平，第二脉冲信号（V_I2）的高电平脉冲滞后第一脉冲信号（V_I1）一个时钟周期。

2.如权利要求1所述移位寄存器单元，其特征在于，所述输入模块（21）包括第一晶体管（T₁），所述第一晶体管（T₁）的控制极和第一极耦合到第一信号输入端，用于接收第一脉冲信号（V_I1），所述第一晶体管（T₁）的第二极耦合到驱动模块（22）的驱动控制端（Q），用于为驱动控制端（Q）提供驱动电压；所述驱动模块（22）包括第二晶体管（T₂），所述第二晶体管（T₂）的控制极耦合到所述第一晶体管（T₁）的第二极，所述第二晶体管（T₂）的第一极耦合到第一时钟信号输入端，用于接收第一时钟信号（V_A），所述第二晶体管（T₂）的第二极耦合到信号输出端（V_OUT），用于在被所述驱动电压开启后，当所述第一时钟信号（V_A）为高电平时对信号输出端（V_OUT）充电，当所述第一时钟信号（V_A）为低电平时下拉信号输出端（V_OUT）的电位；所述低电平维持模块（24）包括第一保持单元（241），所述第一保持单元（241）包括第五晶体管（T₅），所述第五晶体管（T₅）的控制极耦合至延时信号输入端，用于接收第二时钟信号（V_B），所述第五晶体管（T₅）的第一极耦合至信号输出端（V_OUT），所述第五晶体管（T₅）的第二极耦合至低电位源（V_SS），用于当所述第二时钟信号（V_B）的高电平到来时保持信号输出端（V_OUT）的电位为低电平。

3.如权利要求2所述移位寄存器单元，其特征在于，所述低电平维持模块（24）还包括第二保持单元（242），所述第二保持单元（242）包括第六晶体管（T₆）、第七晶体管（T₇）和第二电容（C₂），所述第六晶体管（T₆）的控制极耦合至第七晶体管（T₇）的第一极，所述第六晶体管（T₆）的第一极耦合至信号输出端（V_OUT），所述第六晶体管（T₆）的第二极耦合至低电位源（V_SS）；所述第七晶体管（T₇）的控制极耦合至所述第六晶体管（T₆）的第一极，所述第七晶体管（T₇）的第一极耦合至所述低电平维持控制端（P），所述第七晶体管（T₇）的第二极耦合至低电位源（V_SS）；所述第二电容（C₂）连接在所述低电平维持控制端（P）与第一时钟信号输入端之间。所述第二保持单元（242）用于当第一时钟信号（V_A）为高电平时保持信号输出端（V_OUT）的电位为低电平。

4.如权利要求1或2或3所述的移位寄存器单元，其特征在于，所述驱动控制端下拉延迟模块（23）包括第三晶体管（T₃），所述第三晶体管（T₃）的控制极耦合到第二信号输入端，响应第二脉冲信号（V_I2），所述第三晶体管（T₃）的第一极耦合至驱动模块（22）的驱动控制端（Q），所述第三晶体管（T₃）的第二极耦合至信号输出端（V_OUT），用于当所述第二脉冲信号（V_I2）为高电平时将第二晶体管（T₂）的控制极耦合至信号输出端（V_OUT）。

5.如权利要求4所述的移位寄存器单元，其特征在于，所述时钟馈通抑制模块（25）包括第四晶体管（T₄）；所述第四晶体管（T₄）的控制极耦合至所述低电平维持控制端（P），所述第四晶体管（T₄）的第一极耦合至所述第二晶体管（T₂）的控制极，所述第四晶体管（T₄）的第二极耦合至信号输出端（V_OUT），用于在移位寄存器单元的非选通阶段，当所述第一时钟信号（V_A）为高电平时将第二晶体管（T₂）的控制极耦合至信号输出端（V_OUT）。

6.如权利要求4所述的移位寄存器单元，其特征在于，所述时钟馈通抑制模块（25）包括第十四晶体管（T₁₄），所述第十四晶体管（T₁₄）的控制极耦合到第一时钟信号输入端，所述第十四晶体管（T₁₄）的第一极和第二极分别耦合到驱动控制端（Q）以及信号输出端（V_OUT）。

7.如权利要求5或6所述的移位寄存器单元，其特征在于，所述时钟馈通抑制模块（25）还包括第一电容（C₁）；所述第一电容（C₁）连接在所述驱动控制端（Q）与信号输出端（V_OUT）之间。

8.如权利要求7所述的移位寄存器单元，其特征在于，还包括下拉单元（26），所述下拉单元（26）包括晶体管（T₈），所述晶体管（T₈）的控制极耦合至第一时钟信号输入端，所述晶体管（T₈）的第一极和第二极分别耦合至信号输出端（V_OUT）与低电位源(V_SS）。

9.一种栅极驱动电路，包含移位寄存器、第一时钟线（CK₁）、第二时钟线（CK₂）、启动信号线（STV）以及总公共地线V_SS1，其特征在于，所述移位寄存器包括N+1级串联的如权利要求1至8中任意一项所述的移位寄存器单元，其中N为正整数；所述第一时钟线（CK₁）和第二时钟线（CK₂）为所述移位寄存器传输互补的时钟信号；所述启动信号线（STV）耦合至第一级移位寄存器单元的第一信号输入端以及最后一级移位寄存器单元的第二信号输入端；所述移位寄存器的每一级移位寄存器单元的信号输出端耦合到后一级移位寄存器单元的第一信号输入端和前一级移位寄存器单元的第二信号输入端，所述信号输出端输出的脉冲驱动信号为栅极驱动信号；其中奇数级移位寄存器单元的第一时钟信号输入端耦合至第一时钟线（CK₁），其下拉控制信号输入端耦合至第二时钟线（CK₂）或前一级移位寄存器单元的低电平维持控制端（P），偶数级移位寄存器单元的第一时钟信号输入端耦合至第二时钟线（CK₂），其下拉控制信号输入端耦合至第一时钟线（CK₁）或前一级移位寄存器单元的低电平维持控制端（P）。

10.一种数据驱动电路，包括：

数据总线（DWs），用于传输数据信号，包括X条并联的数据通道，其中X为正整数；

移位同步信号线（V_syn），用于传输移位同步信号；

移位寄存器，用于接收移位同步信号，并产生门控信号；

第三时钟线（CK₃）、第四时钟线（CK₄），用于给所述移位寄存器单元传输互补的时钟信号；多路分配器，用于在所述移位寄存器产生的门控信号的控制下，将数据总线（DWs）上的数据信号传输至数据线；

其特征在于：所述移位寄存器包括Y+1级串联的如权利要求1至8任一项所述的移位寄存器单元，其中Y为正整数；所述移位同步信号线（V_syn）耦合至第一级移位寄存器单元的第一信号输入端以及最后一级移位寄存器单元的第二信号输入端；所述移位寄存器单元的每一级移位寄存器单元的信号输出端耦合到后一级移位寄存器单元的第一信号输入端和前一级移位寄存器单元的第二信号输入端；奇数级移位寄存器单元的第一时钟信号输入端耦合至第三时钟线（CK₃），其下拉控制信号输入端耦合至第四时钟线（CK₄）；偶数级移位寄存器单元的第一时钟信号输入端耦合至第四时钟线（CK₄），其下拉控制信号输入端耦合至第三时钟线（CK₃）；移位寄存器单元输出门控信号至多路分配器，控制所述多路分配器的导通与关断。

11.如权利要求10所述数据驱动电路，其特征在于，所述多路分配器包括X个传输模块，每一个传输模块包括Y个并联的传输晶体管，所述Y个传输晶体管的控制极顺次响应移位寄存器输出的Y个门控信号，第一极全部耦合至数据总线的一个数据通道，第二极分别耦合至对应的数据线；当所述移位寄存器输出的Y个门控信号顺次变为高电平时，所述多路分配器的X个传输模块并行工作，并将数据总线上各数据通道的数据信号传输到数据线；或所述多路分配器包括Y个传输模块，每一个传输模块包括X个并联的传输晶体管，所述X个传输晶体管的控制极同时响应移位寄存器输出的一个门控信号，第一极分别耦合至数据总线的X个数据通道，第二极分别耦合至对应的数据线；当所述移位寄存器输出的Y个门控信号顺次变为高电平时，所述多路分配器的Y个传输模块串行工作，将数据总线上各数据通道的数据信号传输到数据线。

12.一种显示器，包括：

面板，所述面板包括由多个像素构成的二维像素阵列，以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；其特征在于，还包括：

如权利要求9所述的栅极驱动电路，为所述栅极扫描线提供栅极驱动信号；

如权利要求10-11任一项所述的数据驱动电路，为数据线提供数据信号。

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