CN104332127B - 一种移位寄存器单元和栅极驱动电路及其显示器 - Google Patents

Abstract

本申请公开了一种移位寄存器单元、栅极驱动电路及显示器，其中移位寄存器单元包括：第一时钟信号输入端、第一脉冲信号输入端、信号输出端、低电平端、工作模块和维持模块。其中，维持模块包括低电平维持单元和双极性脉冲产生单元，通过电容耦合效应与电压馈通效应，使低电平维持单元的关键晶体管处于幅值变化的正、负双极性脉冲偏置之下，抑制了晶体管的阈值电压漂移。本申请具有工作寿命长、结构精简、成品率高，适用范围广等优点。

Description

一种移位寄存器单元和栅极驱动电路及其显示器

技术领域

本申请涉及一种显示器，尤其涉及一种显示器的栅极驱动电路及移位寄存器单元。

背景技术

有源平板显示已经成为现代显示领域的主流技术。对于有源平板显示器的驱动电路，传统的方法是以外围驱动IC的形式采用压封的办法连接到显示面板上的。近年来，集成显示驱动电路逐渐成为平板显示技术的研究热点。所谓集成显示驱动电路是指将栅极驱动电路和数据驱动电路等外围电路以薄膜晶体管（TFT）的形式与像素TFT一起制作于显示面板上。与传统的工艺相比，采用集成显示驱动的方法不仅可以减少外围驱动芯片的数量及其压封程序、降低成本，而且能使得显示器外围更加纤薄，使显示器模组更加紧凑，机械和电学可靠性得以增强。

移位寄存器单元是实现栅极驱动电路不可或缺的一部分，基于非晶硅TFT技术的移位寄存器单元得到了广泛的研究。这是因为非晶硅TFT技术由于工艺温度低、器件均匀性良好、成本低廉等优势，是目前的主流TFT技术，并且非晶硅TFT的迁移率可以满足栅极驱动电路工作频率的要求。但是，非晶硅TFT的稳定性比较差，在长时间的电压应力偏置下会发生严重的阈值电压漂移现象，导致器件特性退化，严重的影响电路的寿命。

在现有的集成移位寄存器单元的设计中，用于输出信号低电平保持的晶体管通常受到较长时间的电压应力，这些晶体管也成为影响移位寄存器单元寿命的关键晶体管。现有的设计通常采用降低电压应力的大小、脉冲电压偏置、减小电压的占空比等方式来减小这些晶体管的阈值电压漂移，从而延长电路的寿命，这些设计一般可以满足小尺寸显示应用的要求。但是，在大、中尺寸面板显示应用中，驱动电路需要在更长时间下处于工作模式，客观上对电路的寿命提出了更为苛刻的要求。因此，如何有效的抑制电路中关键晶体管的阈值电压漂移，增加电路的寿命，是一个极具价值且亟待研究的问题。

发明内容

本申请提供一种结构精简的、工作寿命长的移位寄存器单元，并采用该移位寄存器单元实现集成栅极驱动电路及显示器的设计。

根据本申请的第一方面，本申请提供一种移位寄存器单元，包括：

第一时钟信号输入端，用于输入第一时钟信号；

第一脉冲信号输入端，用于输入第一脉冲信号；

信号输出端，用于输出脉冲驱动信号；

低电平端，用于输入低电平；

工作模块和维持模块。

其中，工作模块包括输入模块、驱动模块和下拉模块。

维持模块包括低电平维持单元和双极性脉冲产生单元。

驱动模块耦合于第一时钟信号输入端和信号输出端之间，在其驱动控制端充电获得驱动电压后，将第一时钟信号传送到信号输出端。

输入模块耦合于第一脉冲信号输入端和驱动控制端之间，用于从第一脉冲信号输入端输入第一脉冲信号，给驱动模块的驱动控制端充电提供驱动电压。

下拉模块耦合于信号输出端和低电平端之间，下拉模块还耦合于驱动控制端；下拉模块还包括第二脉冲信号输入端，用于从第二脉冲信号输入端输入第二脉冲信号，将信号输出端和驱动控制端耦合至低电平端。

低电平维持单元耦合在信号输出端和低电平端之间，在其第一低电平维持控制端输入第一低电平维持信号，或者第二低电平维持控制端输入第二低电平维持信号时，将信号输出端耦合至低电平端。低电平维持单元还包括第五晶体管，第五晶体管的控制极耦合到第一低电平维持控制端，第一级耦合到驱动控制端，第二极耦合到信号输出端；第五晶体管用于响应第一低电平维持信号将驱动控制端耦合至信号输出端。

双极性脉冲产生单元包括第二电容、第八晶体管、第九晶体管和第十晶体管；第二电容耦合在第一时钟信号输入端和第一低电平维持控制端之间；第八晶体管的控制极耦合到信号输出端，第一极耦合到第一低电平维持控制端，第二极耦合到第九晶体管的控制极；第九晶体管的第一极耦合到第一低电平维持控制端，第二极耦合到低电平端；第十晶体管的控制极和第二极耦合到低电平端，第一极耦合到第一低电平维持控制端；双极性脉冲产生单元用于为第一低电平维持控制端提供双极性的脉冲信号，作为第一低电平维持信号。

第一时钟信号和第二低电平维持信号互补。

第二脉冲信号的高电平滞后于第一脉冲信号的高电平一个时钟周期。

第一脉冲信号到来时，第一时钟信号为低电平。

根据本申请的第二方面，本申请提供一种栅极驱动电路，包括：移位寄存器、第一时钟线、第二时钟线、启动信号线以及总公共地线，其中，移位寄存器包括N+1级串联的如上述移位寄存器单元，其中N为正整数。

第一时钟线和第二时钟线为移位寄存器传输互补的时钟信号。

启动信号线耦合至第一级移位寄存器单元的第一脉冲信号输入端以及最后一级移位寄存器单元的第二脉冲信号输入端。

总公共地线耦合至每一级移位寄存器单元的低电平端，为每一级移位寄存器单元低电平端提供低电平信号。

移位寄存器的每一级移位寄存器单元的信号输出端耦合到后一级移位寄存器单元的第一脉冲信号输入端和前一级移位寄存器单元的第二脉冲信号输入端，信号输出端输出的脉冲驱动信号为栅极驱动信号。

第1级移位寄存器单元的第一时钟信号输入端耦合至第一时钟线，第二低电平维持控制端耦合至第二时钟线；大于1的奇数级移位寄存器单元的第一时钟信号输入端耦合至第一时钟线，第二低电平维持控制端耦合至第二时钟线或前一级移位寄存器单元的第一低电平维持控制端；偶数级移位寄存器单元的第一时钟信号输入端耦合至第二时钟线，第二低电平维持控制端耦合至第一时钟线或前一级移位寄存器单元的第一低电平维持控制端。

根据本申请的第三方面，本申请提供一种显示器，包括：

由多个像素构成的二维像素阵列，以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；

数据驱动电路，为数据线提供数据信号；

和为栅极扫描线提供栅极驱动信号的上述栅极驱动电路。

本申请的有益效果是：利用电容耦合效应与电压馈通效应，使移位寄存器单元中的关键晶体管处于幅值变化的正、负双极性脉冲偏置之下，极大的抑制了晶体管的阈值电压漂移，延长了电路的寿命。采用较少的晶体管和电容就实现了正、负双极性电压偏置、结构精简，降低了电路设计的复杂度，提高了电路的成品率。

本申请还采用上述移位寄存器单元构成栅极驱动电路，可与像素TFT一起集成于显示面板之上。此外，通过采用栅极集成驱动电路，极大的减少了显示面板的外部引脚数目以及外围芯片数量，从而提高了显示器的可靠性、降低了生产成本。

附图说明

图1为本发明实施例一中的移位寄存器单元电路结构图；

图2为本发明实施例一中的移位寄存器单元时序图；

图3为本发明实施例一中双极性脉冲产生单元的工作时序图；

图4为本发明实施例二中的移位寄存器单元电路结构图；

图5为本发明实施例二中的移位寄存器单元时序图；

图6为本发明实施例三中的移位寄存器单元电路结构图；

图7为本发明实施例三中低电平维持信号在第三电容不同大小下的波形图；

图8为本发明实施例四中的移位寄存器单元电路结构图；

图9为本发明实施例五中一种栅极驱动电路的结构框图；

图10为本发明实施例五中栅极驱动电路的时序图；

图11为本发明实施例六中的一种显示器电路结构框图。

具体实施方式

为使本申请的申请目的、技术方案和优点更加清楚，下面通过具体实施方式结合附图对本申请作进一步详细说明。

首先对一些术语进行说明：

本申请中的晶体管可以为双极型晶体管或场效应晶体管。当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极；当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极。显示器中的晶体管通常为一种场效应晶体管：薄膜晶体管(TFT)。下面以晶体管为场效应晶体管为例对本申请做详细的说明，在其它实施例中晶体管也可以是双极型晶体管。

本申请的基本设计思路是：采用电容耦合的方式在第一低电平维持控制端实现负电位，并通过电压馈通效应使得由第一低电平维持控制端控制的放电过程与由低电平端向第一低电平维持控制端的反向充电过程达到动态平衡，从而实现第一低电平维持信号的幅值变化的正负双极性脉冲。此外，通过馈通电容的大小来调节由第一低电平维持控制端控制的放电过程，可以调节双极性电压的大小。

实施例一：

移位寄存器单元是实现栅极驱动电路非常重要的单元电路，如图1所示为本实施例的电路结构图，电路结构包括：工作模块11和维持模块12。工作模块11包括输入模块111、驱动模块112和下拉模块113。维持模块12包括低电平维持单元121和双极性脉冲产生单元122。

驱动模块112耦合于第一时钟信号输入端和信号输出端之间，在其驱动控制端Q充电获得驱动电压后，将第一时钟信号V_A传送到信号输出端。

输入模块111耦合于第一脉冲信号输入端和驱动控制端Q之间，用于从第一脉冲信号输入端输入第一脉冲信号V_I1，给驱动模块112的驱动控制端Q充电提供驱动电压。

下拉模块113耦合于信号输出端和低电平端之间，下拉模块113还耦合于驱动控制端Q；下拉模块113还包括第二脉冲信号输入端，用于从第二脉冲信号输入端输入第二脉冲信号V_I2，将信号输出端和驱动控制端Q耦合至低电平端。

低电平维持单元121耦合在信号输出端和低电平端之间，在其第一低电平维持控制端P1输入第一低电平维持信号，或者第二低电平维持控制端P2输入第二低电平维持信号时，将信号输出端耦合至低电平端。

双极性脉冲产生单元122包括第二电容C2、第八晶体管T8、第九晶体管T9和第十晶体管T10。第二电容C2耦合在第一时钟信号输入端和第一低电平维持控制端P1之间；第八晶体管T8的控制极（例如栅极）耦合到信号输出端，第一极（例如漏极）耦合到第一低电平维持控制端P1，第二极（例如源极）耦合到第九晶体管T9的控制极（例如栅极）；第九晶体管T9的第一极（例如漏极）耦合到第一低电平维持控制端P1，第二极（例如源极）耦合到低电平端；第十晶体管T10的控制极（例如栅极）和第二极（例如源极）耦合到低电平端，第一极（例如漏极）耦合到第一低电平维持控制端P1；双极性脉冲产生单元（122）用于为第一低电平维持控制端P1提供双极性的脉冲信号，作为第一低电平维持信号。

本实施例中，信号之间应满足如下关系：

第一时钟信号（V_A）和第二低电平维持信号互补，所称互补是指：当第一时钟信号（V_A）为高电平时，第二低电平维持信号为低电平；当第一时钟信号（V_A）为低电平时，第二低电平维持信号为高电平。需要说明的是，本实施例定义的互补仅在电平高低关系上予以限定，而对高低电平的幅值大小关系并未作严格的限定。

第二脉冲信号V_I2的高电平滞后于第一脉冲信号V_I1的高电平一个时钟周期。第一脉冲信号V_I1到来时，第一时钟信号V_A为低电平。

在一具体实施例中，驱动模块112包括第二晶体管T2和第一电容C1。第二晶体管T2的控制极（例如栅极）耦合到驱动控制端Q，用于输入驱动电压，第一极（例如漏极）耦合到第一时钟信号输入端，用于接收第一时钟信号V_A，第二极（例如源极）耦合到信号输出端，用于在被驱动电压开启后，当第一时钟信号V_A为高电平时对信号输出端充电，当第一时钟信号V_A为低电平时也可以起到下拉信号输出端电位的作用。第一电容C1耦合在驱动控制端Q和信号输出端之间，用于存储驱动电压直到被放电。

输入模块111包括第一晶体管T1。第一晶体管T1的控制极（例如栅极）和第一极（例如漏极）耦合到第一信号输入端，用于输入第一脉冲信号V_I1，第二极（例如源极）耦合到驱动控制端Q，用于响应第一脉冲信号V_I1高电平导通为驱动控制端Q提供驱动电压。

下拉模块113包括第三晶体管T3和第四晶体管T4。第三晶体管T3的控制极（例如栅极）和第四晶体管T4的控制极（例如栅极）耦合到第二脉冲信号输入端；第三晶体管T3的第一极（例如漏极）耦合到信号输出端，第二极（例如源极）耦合到低电平端；第四晶体管T4的第一极（例如漏极）耦合到驱动控制端Q，第二极（例如源极）耦合到低电平端；第三晶体管T3和第四晶体管T4分别响应第二脉冲信号V_I2的高电平导通将信号输出端和驱动控制端Q下拉耦合至低电平端。

低电平维持单元121包括第六晶体管T6和第七晶体管T7。第六晶体管T6和第七晶体管T7的第一极（例如漏极）分别耦合到信号输出端，第二极（例如源极）分别耦合到低电平端；第六晶体管T6的控制极（例如栅极）耦合到第二低电平维持控制端P2，第七晶体管T7的控制极（例如栅极）耦合到第一低电平维持控制端P1；在本级移位寄存器单元处于非选通阶段时，第六晶体管T6和第七晶体管T7分别响应第二低电平维持信号和第一低电平维持信号保持信号输出端输出低电平信号。在本实施例中，第二低电平维持信号由第二时钟信号V_B提供。

进一步地，本实施例中，低电平维持单元121还包括第五晶体管T5，第五晶体管T5的控制极（例如栅极）耦合至第一低电平维持控制端P1，第一极（例如漏极）耦合至第二晶体管T2的控制极（例如栅极），第二极（例如源极）耦合至信号输出端；第五晶体管T5在本级移位寄存器单元的非选通阶段时，响应第一低电平维持信号将驱动控制端Q耦合至信号输出端。

为方便后续的描述，本实施例、后续实施例以及其它实施例中，假设各时钟信号和脉冲信号的高电平（高电位）值为V_H，低电平（低电位）值为V_L。

如图2所示为本实施例中移位寄存器单元的时序图。该移位寄存器单元的工作过程可以分为两个阶段：（1）工作阶段，（2）维持阶段。下面将结合图1和图2详细说明这两个阶段的工作过程。

（1）工作阶段

本级移位寄存器单元处于选通阶段，完成本级移位寄存器单元信号输出端输出信号V_OUT的上拉和下拉过程，这个阶段为移位寄存器的工作阶段。

在t0时刻，第一时钟信号V_A和第二脉冲信号V_I2均为低电平，第一脉冲信号V_I1与第二时钟信号V_B由低电平上升为高电平。此时，第一晶体管T1导通，第一脉冲信号V_I1通过导通的第一晶体管T1对驱动控制端Q充电，并将电荷存储在第一电容C1与第二晶体管T2的寄生电容C_GD2中。当驱动控制端Q电位上升到V_H-V_TH1时，第一晶体管T1关断，其中，V_TH1为第一晶体管T1的阈值电压。在这个过程中，第二晶体管T2、第六晶体管T6导通，信号输出端通过第二晶体管T2和第六晶体管T6放电到低电平。

驱动控制端Q充电结束后，到达t1时刻，在t1时刻，第二脉冲信号V_I2保持为低电平，第一脉冲信号V_I1和第二时钟信号V_B下降为低电平、第一时钟信号V_A由低电平上升为高电平。此时，第一晶体管T1、第四晶体管T4关断使得驱动控制端Q浮空，第一时钟信号V_A通过导通的第二晶体管T2对信号输出端充电，驱动控制端Q的电位也随着信号输出端电位的上升而上升，这被称为自举。驱动控制端Q电位的上升，加快了信号输出端的充电速度，使得信号输出端的电位得以快速上升到高电平V_H。

容易理解的是，当信号输出端的电压V_OUT上升到大于第八晶体管T8与第九晶体管T9的阈值电压之和V_TH8+V_TH9时，第八晶体管T8与第九晶体管T9导通，并等效于一个二极管连接的晶体管；第一低电平维持控制端P1的电位被下拉至V_P0，V_P0由下式给出：

V_P0=V_L+V_TH9

其中，V_L为低电平端提供的低电平电压，V_TH9为第九晶体管T9的阈值电压。对于包括第五晶体管T5的实施例中，随着V_OUT的电压的升高，第五晶体管T5的栅-源电压变为负值，第五晶体管T5关断，减小了第五晶体管T5的漏电对Q端自举的影响，保证了信号输出端的快速充电；在不包括第五晶体管T5的实施例中，则不存在漏电问题。此外，虽然第七晶体管T7的栅-源电压不为0，第七晶体管T7并不会完全关断，但是由于第七晶体管T7的漏电较小，因此不会影响电路的正常功能。

在t2时刻，第一时钟信号V_A由高电平下降为低电平，第二脉冲信号V_I2与第二时钟信号V_B由低电平上升为高电平，使晶体管T3、晶体管T4和晶体管T6导通，将信号输出端以及驱动控制端Q的电位下拉耦合至低电平端。在这个过程中，在驱动控制端Q的电压下降到第二晶体管T2的阈值电压V_TH2之前，第二晶体管T2仍然导通，可以作为信号输出端的一个辅助的放电通路，因此信号输出端的电位被快速下拉至低电平。

至此，移位寄存器单元将第一时钟信号V_A的一个高电平脉冲完全传输到了信号输出端，移位寄存器单元的工作阶段结束。

（2）维持阶段

在信号输出端电位下拉至低电平V_L之后，本级移位寄存器单元进入非选通状态。信号输出端的输出信号V_OUT的电位必须维持在低电平，以避免与信号输出端相连的显示器像素中的开关晶体管误导通，导致图像信息写入错误，这个过程为维持阶段。

在工作阶段结束后，第一脉冲信号V_I1、第二脉冲信号V_I2以及驱动控制端Q的电位为低电平V_L，第一晶体管T1与第二晶体管T2关断，信号输出端的电位也应保持为低电平V_L。但是，由于在第二晶体管T2的控制极（例如栅极）和第一极（例如漏极）之间有较大的寄生电容C_GD2，当第一时钟信号V_A由低电平V_L跳变到高电平V_H时，驱动控制端Q的电位也会随之上升，该现象称为时钟馈通效应。当驱动控制端Q的电位上升大于第二晶体管T2的阈值电压时，会导致晶体管T2开启，第一时钟信号V_A通过第二晶体管T2对信号输出端不被期望地充电，导致信号输出端产生较大的噪声电压。此外，在实际的显示器中，面板上的信号线之间存在寄生电容耦合效应，也会使得移位寄存器单元的输出信号产生噪声电压。因此，在移位寄存器单元的非选通状态，必须采取一定的措施来保证输出端的输出信号V_OUT为低电平V_L。

在维持阶段，本申请采用维持模块12来消除噪声电压。维持模块12从两方面进行工作，一方面抑制时钟馈通效应的产生，另一方面是消除信号输出端的噪声电荷。

本实施例中，低电平维持单元121的第二低电平维持信号由第二时钟信号V_B提供；第二时钟信号V_B与第一时钟信号V_A互补。而第一低电平维持信号与第一时钟信号V_A相位相同。如图2所示，在第一时钟信号V_A为低电平期间，第二时钟信号V_B为高电平，此时，第六晶体管T6导通，将信号输出端的噪声电荷释放到低电平端，从而保持了信号输出端的电位为低电平V_L。

在第一时钟信号V_A为高电平期间，第一低电平维持信号为正电平，此时，第七晶体管T7导通；第七晶体管T7将信号输出端的噪声电荷释放到低电平端。因此在第一时钟信号V_A为高电平期间，低电平维持单元121保证了信号输出端的电位为低电平。

进一步地，本实施例中，低电平维持单元121还包括第五晶体管T5。在第一时钟信号V_A为高电平期间，第五晶体管T5被第一低电平维持信号导通，导通的第五晶体管T5将驱动控制端Q的噪声电荷释放到信号输出端，并通过导通的第七晶体管T7释放到低电平端，从而保证了驱动控制端Q的电位为低电平。

特别的，当第五晶体管T5导通时，信号输出端的大的负载电容C_L被连接到驱动控制端Q；此时，第一时钟信号V_A通过第二晶体管T2的寄生电容V_GD2耦合到驱动控制端Q的电压馈通量ΔV_Q的大小可以表示为：

式中，C_GD2+C_L+C₁为驱动控制端Q处的总负载电容，其中，C_GD2为第二晶体管T2的栅-漏电压值，C_L为信号输出端的负载电容值，C₁为第一电容值。由此可见，第五晶体管T5与第一电容C1增大了Q端的总电容值，从而减小了电压馈通量ΔV_Q的大小，抑制了时钟馈通效应的产生。

众所周知，移位寄存器单元中晶体管在长时间电应力下的阈值电压的漂移是影响电路寿命的重要因素，在本实施例中，低电平维持单元121中的第五晶体管T5、第六晶体管T6和第七晶体管T7由于受到较长时间的电压应力，因此这些阈值电压漂移会严重影响移位寄存器单元的寿命。第五晶体管T5和第七晶体管T7同时受到第一低电平维持信号的控制，为了降低第五晶体管T5和第七晶体管T7的阈值电压漂移，第一低电平维持信号被设计成双极性脉冲电压，由双极性脉冲产生单元122产生。

如图3所示为本实施例中双极性脉冲产生单元的工作时序图。双极性脉冲产生单元122的工作过程可以分为：（a）负耦合、（b）反向充电、（c）正耦合、（d）正向放电这四个子过程，具体描述如下：

a.负耦合

首先，在t2时刻，由于第二电容C2的耦合作用，第一时钟信号V_A由高电平下降到低电平的瞬间会在第一低电平维持控制端P1端引起一个负的电压耦合量-ΔV_P，如图2所示。该电压耦合量ΔV_P的大小可以表示为：

其中C₂为第二电容的电容值，C_P为第一低电平维持控制端P1端的总的电容大小，V_H与V_L分别为时钟的高电平和低电平，其中V_L同时也是低电平端的电压值。所以，此时第一低电平维持控制端P1端的电压可以表示为：

由于第一低电平维持控制端P1端的电位变为负电平（小于低电平V_L），而第八晶体管T8的控制极（例如栅极）为低电平V_L，因此第八晶体管T8导通。由于电荷再分配的原因，导通的第八晶体管T8将第九晶体管T9的控制极（例如栅极）（图1中X端）电位下拉至负电平，设此时X端的电压为V_X1，则近似有：V_X1≈V_P1。此时，第九晶体管T9由于反偏而截止。与此同时，二极管连接的第十晶体管T10因为正偏而导通。

b.反向充电过程

低电平端通过导通的第十晶体管T10对第一低电平维持控制端P1端进行反向充电，第一低电平维持控制端P1端再通过导通的第八晶体管T8向第九晶体管T9的控制极（例如栅极）X端充电。特别的，第十晶体管T10采用小尺寸设计，因此由低电平端向第一低电平维持控制端P1的反向充电电流很小，使得第一低电平维持控制端P1与X端的负电位上升过程缓慢。在t2～t3的过程中，第一低电平维持控制端P1的电压由V_P1充电到了V_P2，X端的电压由V_X1充电到了V_X2，第一低电平维持信号保持为负极性，平均负极性电压V_-满足：V_P1<V_-<V_P2。

c.正耦合

在t3时刻，当第一时钟信号V_A由低电平变为高电平时，由于第二电容C2的耦合作用，第一时钟信号V_A在第一低电平维持控制端P1端又引起了一个正的电压耦合量+ΔV_P。那么，在t3时刻第一低电平维持控制端P1端的电压可以表示为：

V_P3小于高电平电压V_H的大小。此时由于第九晶体管T9的控制极（例如栅极）和第一极（例如漏极）之间存在寄生电容C_GD9，由于电压馈通效应，第一低电平维持控制端P1端的电压增量ΔV_P在第九晶体管T9的控制极（例如栅极，如图1所示的X端）又引起了一个电压耦合量+ΔV_X，该电压耦合量ΔV_X可以表示为：

其中，C_GD9为第九晶体管T9的栅-漏极寄生电容，C_X为X端的总的电容值。那么在t3时刻，X端的电压可以表示为：

ΔV_X导致X端的电压V_X上升到V_X3，V_X3大于V_L，第八晶体管T8由于反偏而截止，X端处于浮空状态；同时，第九晶体管T9的栅-源电压变为V_X3-V_L。

d.正向放电过程

当V_X3-V_L>V_TH9时，第九晶体管T9导通并对第一低电平维持控制端P1端放电。在t3～t4的过程中，第一低电平维持控制端P1端的电压由V_P3下降为V_P4。与此同时，由于X端浮空，电压自举作用使得X端的电压由于V_X3下降为V_X4，第一低电平维持信号保持为正极性。平均正极性电压V₊满足：V_P3<V₊<V_P4。

在此之后的t4时刻，当第一时钟信号V_A再次由高电平变为低电平时，电路再次发生负耦合。第一低电平维持控制端P1端的电压变为：

V_P5=V_P4-ΔV_P

第一低电平维持控制端P1端的电压再次变为负极性。此时第八晶体管T8导通，由于电荷再分配，X端的电压也被下拉至V_X5。

类似的，t4～t5过程为反向充电过程，t5时刻发生正耦合，t6～t7时刻为正向放电过程，这四个子过程在移位寄存器的整个维持阶段不断的循环重复。

特别的，由于正向放电过程与反向充电过程达到平衡，使得第一低电平维持信号在整个维持阶段保持正、负双极性，虽然正极性电压和负极性电压幅值是变化的，但是正、负极性电压的平均值V₊和V_-基本保持恒定，并且有：V_P3<V₊<V_P4、V_P1<V_-<V_P2。

由以上分析可知，在整个维持过程中，第五晶体管T5和第七晶体管T7受到幅值变化的双极性脉冲应力。一方面双极性脉冲的正极性电压小于高电平电压V_H，且幅值在不断减小，因此可以抑制晶体管的阈值电压漂移；另一方面负极性电压有助于晶体管的阈值电压的恢复。因此，和单一的正极性脉冲偏置相比，晶体管的净阈值电压漂移得到进一步抑制，从而延长了移位寄存器单元的工作寿命。

本实施例中以示例性的作用描述了输入模块、驱动模块和下拉模块的结构，本领域技术人员应当理解，在其它的实施例中，输入模块、驱动模块和下拉模块还可以具有另外的结构。

实施例二：

如图4所示为本实施例的电路结构图，与实施例一不同之处在于，低电平维持单元121中，第六晶体管T6的第二低电平维持控制端P2耦合到前一级移位寄存器单元的第一低电平维持控制端P1，由前一级的第一低电平维持信号V_PI为本级移位寄存器单元提供第二低电平维持信号V_PI。

在多级串联的移位寄存器中，由于本级第二低电平维持信号由前一级的移位寄存器单元的第一低电平维持控制端P1端产生，与本级移位寄存器单元的第一低电平维持控制端P1端产生的第一低电平维持信号相比，第二低电平维持信号V_PI即前一级的第一低电平维持信号超前半个时钟周期。因此，本级移位寄存器单元的第二低电平维持信号与第一低电平维持信号依然互补。如图5所示，为实施例移位寄存器单元的时序图，在本实施例中，移位寄存器单元的工作过程与实施例一基本相同，在此不在赘述。

根据实施例一的分析可知，在移位寄存器单元的非选通阶段，第一低电平维持信号保持为正、负双极性，而本级移位寄存器单元的第二低电平维持信号V_PI为前一级的第一低电平维持信号，因此，本级移位寄存器单元的第二低电平维持信号V_PI也保持为正、负双极性。故而受第二低电平维持信号V_PI控制的第六晶体管T6也可以在较长时间内保持正、负双向极性脉冲偏置。

实施例一中，在移位寄存器的非选通阶段，虽然第五晶体管T5和第七晶体管T7可以工作在正、负双向极性脉冲偏置状态；但是，受第二时钟信号V_B控制的晶体管T6依然在单一的正极性脉冲偏置状态下工作，因此，第六晶体管T6的阈值电压漂移相对较大。

与实施例一相比，本实施例的优势体现在，在移位寄存器单元的低电平维持阶段，双极性的脉冲偏置电压使得第六晶体管T6的阈值电压漂移也能得到抑制，从而提高了移位寄存器单元的寿命。

实施例三：

如图6所示为本实施例的电路结构图，与上述实施例不同的是，在双极性脉冲产生单元122中第九晶体管T9的控制极（例如栅极）和第一极（例如漏极）之间耦合了第三电容C3。第三电容C3为双极性脉冲调节电容，用于调节本级移位寄存器单元第一低电平维持信号的平均正、负极性电压值。

在上述实施例的移位寄存器单元中，双极性脉冲产生单元122的正向放电过程中，通过第九晶体管T9的正向放电电流I_F(t)的大小可以表示为：

通过第十晶体管T10的反向充电电流I_N(t)的大小可以表示为：

其中，μ_EFF为对应晶体管的有效迁移率，C_I为单位面积的有效电容，W₉和W₁₀分别为第九晶体管T9和第十晶体管T10的沟道宽度，L₉和L₁₀分别为第九晶体管T9和第十晶体管T10的沟道长度。

通过改变正向放电电流和反向充电电流的大小，可以改变第一低电平维持信号V_P的平均正、负极性电压V₊和V_-的值：

当I_F(t)增大或I_N(t)减小时，V₊减小，V_-的绝对值增大；

当I_F(t)减小或I_N(t)增大时，V₊增大，V_-的绝对值减小。

其中，V₊增大，V_-的绝对值减小有利于对晶体管阈值电压漂移的抑制，但是V₊也要保持一定的高电压，以保证低电平维持单元121的功能。因此，第一低电平维持信号V_P的正、负平均电压需要根据实际的电路需求进行合理的设计。在实施例1和实施例2中，可以通过改变第九晶体管T9或第十晶体管T10的尺寸例如W或L的大小，来改变正向放电电流I_F(t)或反向充电电流I_N(t)的大小，从而改变V₊和V_-的大小，但是这种方法的调节效率不高。

而在本实施例中，增加第三电容C3之后，在双极性脉冲产生单元122的正耦合阶段，电压耦合量ΔV_X可以表示为：

其中，C₃为第三电容的电容值。当第三电容C3增大时，ΔV_X增大，从而使得在随后的正向放电过程中X端的电压V_X(t)增大。根据正向放电电流的表达式可知，正向放电电流I_F(t)增大，因此可以使得低电平维持信号中V₊减小，V_-的绝对值增大。

如图7所示为本实施例3中第三电容大小不同时的低电平维持信号的波形图。从图中可以看出，通过设计电容C3的大小可以有效的调整第一低电平维持信号V_P的平均正、负极性电压值，从而使得电路能更好的适应实际的需求。

实施例四：

如图8所示为本实施例的电路结构图，与上述实施例不同的是，双极性脉冲产生单元122还包括串联至少一个的反向充电延迟晶体管T11，反向充电延迟晶体管T11的控制极（例如栅极）与第二极（例如源极）短接，初级反向充电延迟晶体管T11的控制极（例如栅极）与第二极（例如源极）短接后耦合到第十晶体管T10的第一极（例如漏极），末级反向充电延迟晶体管T11的第一极（例如漏极）耦合到第一低电平维持控制端P1，每一级反向充电延迟晶体管T11的控制极（例如栅极）与第二极（例如源极）短接后都耦合到其前一级反向充电延迟晶体管T11的第一极（例如漏极）。

通过在双极性脉冲单元在增加多个反向充电延迟晶体管T11，使得在反向充电过程中，反向充电通路的等效电阻增大，反向充电电流I_N（t）有效的减小，因此可以使得低电平维持信号中V₊减小，V_-的绝对值增大。与通过减小晶体管T10的W来减小I_N(t)的方式相比，本实施例中采用方式更为有效。

实施例五：

如图9所示为本申请公开的一种栅极驱动电路的结构框图，栅极驱动电路包括移位寄存器，此移位寄存器采用N+1级串联的如上述实施例所述的移位寄存器单元，其中N为正整数。移位寄存器的每一级移位寄存器单元的信号输出端为像素阵列提供栅极驱动信号V_G1～V_G(N)，且V_G1～V_G(N)分别各自耦合至自身后一级移位寄存器单元的第一脉冲信号输入端和前一级移位寄存器单元的第二脉冲信号输入端，分别用于启动后一级的移位寄存器单元和为前一级移位寄存器单元下拉模块提供第二脉冲信号V_I2；第N+1级为附加级，第N+1级移位寄存器单元的信号输出端耦合至前一级移位寄存器单元的第二脉冲信号输入端，输出信号V_G(N+1)为第N级移位寄存器单元下拉模块提供第二脉冲信号V_I2。栅极驱动电路还包括第一时钟线CK1、第二时钟线CK2、启动信号线STV和总公共地线VSS。

启动信号线STV连接到第1级移位寄存器单元的第一脉冲信号输入端以及最后一级移位寄存器单元的第二脉冲信号输入端。总公共地线VSS耦合至每一级移位寄存器单元的低电平端，为每一级移位寄存器单元低电平端提供低电平信号V_L。第一时钟线CK1和第二时钟线CK2为移位寄存器传输互补的时钟信号，其中，奇数级移位寄存器单元的第一时钟信号输入端耦合至第一时钟线CK1，第二低电平维持控制端P2耦合至第二时钟线CK2；偶数级移位寄存器单元的第一时钟信号输入端耦合至第二时钟线CK2，第二低电平维持控制端P2耦合至第一时钟线CK1。

在另一实施例中，第1级移位寄存器单元的第一时钟信号输入端耦合至第一时钟线CK1，第二低电平维持控制端P2耦合至第二时钟线CK2；大于1的奇数级移位寄存器单元的第一时钟信号输入端耦合至第一时钟线CK1，第二低电平维持控制端P2耦合至前一级移位寄存器单元的第一低电平维持控制端P1；偶数级移位寄存器单元的第一时钟信号输入端耦合至第二时钟线CK2，第二低电平维持控制端P2耦合至前一级移位寄存器单元的第一低电平维持控制端P1。即第1级移位寄存器单元的第二低电平维持信号由第二时钟线CK2传输的时钟信号提供；其余各级移位寄存器单元的第二低电平维持控制端P2耦合到前一级移位寄存器单元的第一低电平维持控制端（P1），即此时的第二低电平维持信号为前一级移位寄存器单元输出的第一低电平维持信号。

如图10所示为本实施例的栅极驱动电路的时序图。假设显示器中像素阵列的行数为N行，每一行像素的扫描时间为T，则启动信号线STV的高电平时间为T。当N为偶数时，启动信号线STV的信号周期为(N+2k)*T，当N为奇数时，启动信号线STV的信号周期为(N+2k+1)*T，其中k为正整数。第一时钟线CK1与第二时钟线CK2所传输的互补时钟信号的周期为2T。在本实施例公开的栅极驱动电路中，第1到第N级移位寄存器单元的信号输出端分别耦合至面板上的N条栅极扫描线，当第一时钟线CK1和第二时钟线CK2传输的时钟信号的高电平交替到来时，栅极驱动信号VG1～VG(N)顺次输出高电平脉冲。

该栅极驱动电路可以与像素TFT一起集成于显示面板之上。其中，互补时钟信号由时钟发生器产生；启动信号线STV的信号以及总公共地线VSS的低电平信号V_L由信号发生器产生，因此该集成栅极驱动电路仅需要4个外部引脚，从而减少了显示器的外部引线的数目和外围芯片的数量，降低了显示器的成本、提高了机械和电学可靠性。

实施例六：

如图11所示为本发明公开的一种显示器，包括显示面板101，显示面板101包括由多个二维像素1011构成的二维像素阵列，以及与每个像素1011相连的第一方向(例如横向)的多条栅极扫描线和第二方向(例如纵向)的多条数据线。像素阵列中的同一行像素1011均连接到同一条栅极扫描线，而像素阵列中的同一列像素1011则连接到同一条数据线。显示面板101可以是液晶显示面板、有机发光显示面板、电子纸显示面板等，而对应的显示装置可以是液晶显示器、有机发光显示器、电子纸显示器等，在其它实施例中也可以是红外探测器、紫外探测器中使用的探测面板。

栅极驱动电路102，栅极驱动电路102中移位寄存器单元的栅极扫描信号输出端耦合到显示面板101中与其对应的栅极扫描线，用于对像素阵列的逐行扫描，栅极驱动电路102可以通过焊接与显示面板101相连或者集成于显示面板101内。该栅极驱动电路102采用上述实施例提供的栅极驱动电路。

数据驱动电路103，用于产生图像数据信号，并将其输出到显示面板101中与其对应的数据线上，通过数据线传输到对应的像素单元内以实现图像灰度。

综上所述，本发明实施例的有益之处在于：

其一，电路工作寿命长。

构成栅极驱动电路的移位寄存器单元中，借助电容耦合效应与电压馈通效应，可以使电路中的关键晶体管处于幅值变化的正、负双极性脉冲偏置之下，极大的抑制了晶体管的阈值电压漂移，延长了电路的寿命。

其二，结构精简，成品率高。

移位寄存器单元采用单一的低电平端和较少的晶体管和电容就实现了正、负双极性电压偏置，降低了电路设计的复杂度，提高了电路的成品率。

其三，双极性电压可调，适用范围广。

通过采用双极性电压调节电容，可以很有效的调节双极性脉冲的平均正、负极性电压的大小，可以更灵活的适应实际的需求。

采用由上述移位寄存器单元可以构成显示器的栅极集成驱动电路，通过采用栅极集成驱动电路，极大的减少了显示面板的外部引脚数目以及外围芯片数量，从而提高了显示器的可靠性、降低了生产成本。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：

第一时钟信号输入端，用于输入第一时钟信号(V_A)；

第一脉冲信号输入端，用于输入第一脉冲信号(V_I1)；

信号输出端，用于输出脉冲驱动信号(V_OUT)；

低电平端，用于输入低电平(V_L)；

工作模块(11)和维持模块(12)；

所述工作模块(11)包括输入模块(111)、驱动模块(112)和下拉模块(113)；

所述维持模块(12)包括低电平维持单元(121)和双极性脉冲产生单元(122)；

所述驱动模块(112)耦合于第一时钟信号输入端和信号输出端之间，在其驱动控制端(Q)充电获得驱动电压后，将第一时钟信号(V_A)传送到信号输出端；

所述输入模块(111)耦合于所述第一脉冲信号输入端和所述驱动控制端(Q)之间，用于从所述第一脉冲信号输入端输入第一脉冲信号(V_I1)，给所述驱动模块(112)的驱动控制端(Q)充电提供驱动电压；

所述下拉模块(113)耦合于所述信号输出端和所述低电平端之间，所述下拉模块(113)还耦合于所述驱动控制端(Q)；所述下拉模块(113)还包括第二脉冲信号输入端，用于从所述第二脉冲信号输入端输入第二脉冲信号(V_I2)，将所述信号输出端和所述驱动控制端(Q)耦合至所述低电平端；

所述低电平维持单元(121)耦合在所述信号输出端和所述低电平端之间，在其第一低电平维持控制端(P1)输入第一低电平维持信号，或者第二低电平维持控制端(P2)输入第二低电平维持信号时，将所述信号输出端耦合至所述低电平端；

所述双极性脉冲产生单元(122)包括第二电容(C2)、第八晶体管(T8)、第九晶体管(T9)和第十晶体管(T10)；所述第二电容(C2)耦合在所述第一时钟信号输入端和所述第一低电平维持控制端(P1)之间；所述第八晶体管(T8)的控制极耦合到所述信号输出端，第一极耦合到所述第一低电平维持控制端(P1)，第二极耦合到所述第九晶体管(T9)的控制极；所述第九晶体管(T9)的第一极耦合到所述第一低电平维持控制端(P1)，第二极耦合到所述低电平端；所述第十晶体管(T10)的控制极和第二极耦合到所述低电平端，第一极耦合到所述第一低电平维持控制端(P1)；所述双极性脉冲产生单元(122)用于为所述第一低电平维持控制端(P1)提供双极性的脉冲信号，作为第一低电平维持信号；

所述第一时钟信号(V_A)和所述第二低电平维持信号互补；所述互补是指：

当所述第一时钟信号(V_A)为高电平时，所述第二低电平维持信号为低电平；

当所述第一时钟信号(V_A)为低电平时，所述第二低电平维持信号为高电平；

所述第二脉冲信号(V_I2)的高电平滞后于所述第一脉冲信号(V_I1)的高电平一个时钟周期；

所述第一脉冲信号(V_I1)到来时，所述第一时钟信号(V_A)为低电平。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述驱动模块(112)包括第二晶体管(T2)和第一电容(C1)；

所述第二晶体管(T2)的控制极耦合到所述驱动控制端(Q)，用于输入所述驱动电压，第一极耦合到第一时钟信号输入端，用于接收第一时钟信号(V_A)，第二极耦合到信号输出端，用于在被所述驱动电压开启后，当所述第一时钟信号(V_A)为高电平时对信号输出端充电，当所述第一时钟信号(V_A)为低电平时下拉信号输出端的电位；

所述第一电容(C1)耦合在所述驱动控制端(Q)和所述信号输出端之间，用于存储所述驱动电压直到被放电。

3.如权利要求1所述的移位寄存器单元，其特征在于，所述输入模块(111)包括第一晶体管(T1)；

所述第一晶体管(T1)的控制极和第一极耦合到第一脉冲信号输入端，用于输入第一脉冲信号(V_I1)，第二极耦合到所述驱动控制端(Q)，用于响应第一脉冲信号(V_I1)高电平导通为驱动控制端(Q)提供驱动电压。

4.如权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块(113)包括：第三晶体管(T3)和第四晶体管(T4)；

所述第三晶体管(T3)的控制极和所述第四晶体管(T4)的控制极耦合到所述第二脉冲信号输入端；所述第三晶体管(T3)的第一极耦合到所述信号输出端，第二极耦合到所述低电平端；所述第四晶体管(T4)的第一极耦合到驱动控制端(Q)，第二极耦合到所述低电平端；所述第三晶体管(T3)和第四晶体管(T4)分别响应所述第二脉冲信号(V_I2)的高电平导通将所述信号输出端和所述驱动控制端(Q)下拉耦合至所述低电平端。

5.如权利要求2所述的移位寄存器单元，其特征在于，所述低电平维持单元(121)包括：第六晶体管(T6)和第七晶体管(T7)；

所述第六晶体管(T6)和所述第七晶体管(T7)的第一极分别耦合到所述信号输出端，第二极分别耦合到所述低电平端；所述第六晶体管(T6)的控制极耦合到所述第二低电平维持控制端(P2)，所述第七晶体管(T7)的控制极耦合到所述第一低电平维持控制端(P1)；在移位寄存器单元处于非选通阶段时，所述第六晶体管(T6)和所述第七晶体管(T7)分别响应所述第二低电平维持信号和所述第一低电平维持信号保持所述信号输出端输出低电平信号。

6.如权利要求5所述的移位寄存器单元，其特征在于，所述低电平维持单元(121)还包括第五晶体管(T5)；

所述第五晶体管(T5)的控制极耦合至所述第一低电平维持控制端(P1)，第一极耦合至所述第二晶体管(T2)的控制极，第二极耦合至所述信号输出端；所述第五晶体管(T5)在本级移位寄存器单元的非选通阶段时，响应所述第一低电平维持信号将所述驱动控制端(Q)耦合至所述信号输出端。

7.如权利要求1所述的移位寄存器单元，其特征在于，所述双极性脉冲产生单元(122)还包括串联至少一个的反向充电延迟晶体管(T11)，所述反向充电延迟晶体管(T11)的控制极与第二极短接，初级反向充电延迟晶体管(T11)的控制极与第二极短接后耦合到第十晶体管(T10)的第一极，末级反向充电延迟晶体管(T11)的第一极耦合到所述第一低电平维持控制端(P1)，每一级反向充电延迟晶体管(T11)的控制极与第二极短接后都耦合到其前一级反向充电延迟晶体管(T11)的第一极；所述反向充电延迟晶体管(T11)用于当所述第一低电平维持控制端(P1)处于负电位时，减小由低电平端对所述第一低电平维持控制端(P1)的反相充电电流。

8.如权利要求1至7任意一项所述的移位寄存器单元，其特征在于，所述双极性脉冲产生单元(122)还包括第三电容(C3)；

所述第三电容(C3)耦合在所述第九晶体管(T9)的控制极和第一极之间。

9.一种栅极驱动电路，包括：移位寄存器、第一时钟线(CK1)、第二时钟线(CK2)、启动信号线(STV)以及总公共地线VSS，其特征在于，所述移位寄存器包括N+1级串联的如权利要求1至8中任意一项所述的移位寄存器单元，其中N为正整数；

所述第一时钟线(CK1)和第二时钟线(CK2)为所述移位寄存器传输互补的时钟信号；所述互补是指：当所述第一时钟线(CK1)传输的时钟信号为高电平时，所述第二时钟线(CK2)传输的时钟信号为低电平；当所述第一时钟线(CK1)的时钟信号为低电平时，所述第二时钟线(CK2)的时钟信号为高电平；

所述启动信号线(STV)耦合至第一级移位寄存器单元的第一脉冲信号输入端以及最后一级移位寄存器单元的第二脉冲信号输入端；

所述总公共地线VSS耦合至每一级移位寄存器单元的低电平端，为每一级移位寄存器单元低电平端提供低电平信号；

所述移位寄存器的每一级移位寄存器单元的信号输出端耦合到后一级移位寄存器单元的第一脉冲信号输入端和前一级移位寄存器单元的第二脉冲信号输入端，所述信号输出端输出的脉冲驱动信号为栅极驱动信号；

第1级移位寄存器单元的第一时钟信号输入端耦合至所述第一时钟线(CK1)，第二低电平维持控制端(P2)耦合至所述第二时钟线(CK2)；大于1的奇数级移位寄存器单元的第一时钟信号输入端耦合至所述第一时钟线(CK1)，第二低电平维持控制端(P2)耦合至所述第二时钟线(CK2)或前一级移位寄存器单元的第一低电平维持控制端(P1)；偶数级移位寄存器单元的第一时钟信号输入端耦合至所述第二时钟线(CK2)，第二低电平维持控制端(P2)耦合至所述第一时钟线(CK1)或前一级移位寄存器单元的第一低电平维持控制端(P1)。

10.一种显示器，包括由多个像素构成的二维像素阵列，以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；

数据驱动电路，为数据线提供数据信号；其特征在于，还包括：

如权利要求9所述的栅极驱动电路，为所述栅极扫描线提供栅极驱动信号。