CN104732904B - 显示器及其栅极驱动电路和栅极驱动单元电路 - Google Patents

Abstract

一种显示器及其栅极驱动电路和栅极驱动单元电路，栅极驱动单元电路包括输入模块、驱动模块和低电平维持模块，所述低电平维持模块包括第一充电单元和阈值电压自补偿单元。阈值电压自补偿单元中的第二节点P的电压会随着低电平维持模块中下拉晶体管阈值电压的变化而自适应变化，因此下拉晶体管的栅极过驱动电压保持较为恒定的值，下拉晶体管阈值电压可漂移的幅度增大，由于该过驱动电压值较低，下拉晶体管的阈值电压漂移速度受到抑制，因此，具有工作寿命长的优点。

Description

显示器及其栅极驱动电路和栅极驱动单元电路

技术领域

本申请涉及一种显示器及其栅极驱动电路和栅极驱动单元电路，尤其涉及一种适用于大尺寸高分辨率的电视面板的栅极驱动电路。

背景技术

薄膜晶体管(TFT)平板显示(Flat Panel Display，FPD)技术是当今显示技术的主流，大尺寸、高分辨率显示是TFT-FPD的重要发展方向。TFT集成的栅极驱动电路(GateDriver OnArray，GOA)是大尺寸、高分辨率TFT-FPD发展过程中产生的重要技术。相比于传统方式，即采用外围栅极驱动IC，GOA的TFT-FPD面板的外接引线数量极大地减少，于是引线过密对分辨率的限制被放宽。GOA技术带来的其他优势还包括：减少外围IC的使用数量，使得信号传输更为稳定可靠，同时还可以减少显示模组的成本，使显示面板更轻薄，显示边框更窄、更美观。如今，高帧频高分辨率的大尺寸面板给GOA的电路涉及带来了新的挑战。

在GOA电路中，由于其输出的栅极扫描信号在大部分的工作时间内处于低电平，所以一般需要低电平维持电路(low-level-holding circuit)来维持中间节点以及信号输出节点上的低电平，以避免时钟馈通效应或者泄漏电流等对GOA的中间节点或者输出节点电位的影响，防止GOA输出逻辑紊乱。但是，TFT的特性容易在长时间的工作之后发生特性退化。于是GOA的低电平维持电路容易由于下拉TFT的阈值电压漂移而失效。尤其对于电视面板而言，GOA的稳定性问题更加突出。迄今为止，为了减少下拉管的特性漂移，实现的方式主要有：1、将下拉管偏置于高频脉冲应力模式下；2、将下拉管偏置于低频脉冲应力模式下；3、将下拉管偏置于低压直流模式下。测试结果表明，相比于高压直流偏置模式，这些方式都能在一定程度上减少下拉晶体管的阈值电压漂移。但是，下拉晶体管的阈值电压漂移仍然不可避免，所以GOA的寿命仍然较短。亟待研究新的GOA电路结构，进一步延长GOA的寿命，以满足高性能电视面板的要求。

发明内容

本申请提供一种显示器及其栅极驱动电路和栅极驱动单元电路，其下拉TFT的栅极电压根据下拉TFT的阈值电压而调整，具有较稳定的下拉驱动能力。

根据本申请的第一方面，本申请提供了一种栅极驱动单元电路，包括：

输入模块，其耦合在第一脉冲信号端和第一节点之间，用于响应第一脉冲信号的高电平对第一节点进行充电。

驱动模块，其控制端用于耦合到第一节点，其输入端用于输入第一时钟信号，其输出端用于耦合到信号输出端，所述驱动模块响应第一节点的高电平信号将第一时钟信号施加到信号输出端。

低电平维持模块，其包括第一充电单元和阈值电压自补偿单元。

所述第一充电单元包括第五晶体管和第六晶体管，第五晶体管的控制极和第一极耦合到第二脉冲信号端，用于输入第二脉冲信号，第二极耦合到第二节点；第六晶体管的控制极耦合到第二脉冲信号端，第一极耦合到第二节点，第二极耦合到第三节点；所述第一充电单元响应第二脉冲信号的高电平对第二节点进行充电。

所述阈值电压自补偿单元包括第九晶体管、第十一晶体管和第十二晶体管，第九晶体管的第一极耦合到第三节点，第十一晶体管的第一极耦合到第一节点，第十二晶体管耦合到信号输出端，第九晶体管、第十一晶体管和第十二晶体管的控制极都耦合到第二节点，第二极耦合到第一低电平端；所述阈值电压自补偿单元响应第二节点的高电平将第一节点和信号输出端的电压耦合至第一低电平。

所述第一时钟信号的周期为T，第一脉冲信号和第二脉冲信号的周期为一帧时间；第一脉冲信号的高电平到来时，第一时钟信号处于低电平；第二脉冲信号的高电平到来时刻滞后于第一脉冲信号的高电平到来时刻，且第二脉冲信号的高电平到来时，第一时钟信号处于下一个低电平。

根据本申请的第二方面，本申请提供了一种栅极驱动电路，包括N个级联栅极驱动单元电路，所述N为大于等于4的正整数，该栅极驱动单元电路为根据本申请第一方面提供的栅极驱动单元电路。

还包括第一时钟线、第二时钟线、第三时钟线、第四时钟线、第一脉冲信号线、第二脉冲信号线、第三脉冲信号线、第四脉冲信号线、初始置位信号线和第一低电平信号线；所述第二时钟线输出的时钟信号的高电平到来时刻滞后于第一时钟线输出的时钟信号的高电平到来时刻T/4，所述第三时钟线输出的时钟信号的高电平到来时刻滞后于第一时钟线输出的时钟信号的高电平到来时刻T/2，所述第四时钟线输出的时钟信号的高电平到来时刻滞后于第一时钟线输出的时钟信号的高电平到来时刻3T/4。

所述第一时钟线、第二时钟线、第三时钟线和第四时钟线用于为各个栅极驱动单元电路提供第一时钟信号；所述第一时钟线(CK1)连接到第4k₁+1级的第一时钟信号端，第二时钟线连接到第4k₁+2级栅极驱动单元电路的第一时钟信号端，第三时钟线连接到第4k₁+3级栅极驱动单元电路的第一时钟信号端，第四时钟线连接到第4k₁+4级栅极驱动单元电路的第一时钟信号端；其中k₁为自然数，且0≤k₁≤(N-1)/4。

所述第一脉冲信号线和连接到第一级栅极驱动单元电路的第一脉冲信号端和第三脉冲信号端，所述第二脉冲信号线连接到第N-2级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端，第三脉冲信号线连接到第N-1级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端，第四脉冲信号线连接到第N级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端。

第k₂级栅极驱动单元电路的第一脉冲信号端和第三脉冲信号端连接到第k₂-1级栅极驱动单元电路的信号输出端，第k₃级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端连接到第k₃+3级栅极驱动单元电路的信号输出端，其中，k₂、k₃为正整数，1<k₂≤N，0<k₃≤N-3。

所述初始置位信号线连接到各个栅极驱动单元电路的初始置位信号端，用于提供初始置位信号；所述第一低电平信号线连接到各个栅极驱动单元电路的第一低电平端，用于提供第一低电平。

根据本申请的第三方面，本申请提供了另一种栅极驱动电路，包括N个级联的栅极驱动单元电路，所述N为大于等于4的正整数，该栅极驱动单元电路为根据本申请第一方面提供的栅极驱动单元电路。

还包括第一时钟线、第二时钟线、第三时钟线、第四时钟线、第一脉冲信号线、第二脉冲信号线、第三脉冲信号线、第四脉冲信号线、第五脉冲信号线、第六脉冲信号线、第七脉冲信号线、第八脉冲信号线、初始置位信号线、第一低电平信号线和第二低电平信号线；所述第二时钟线输出的时钟信号的高电平到来时刻滞后于第一时钟线输出的时钟信号的高电平到来时刻T/4，所述第三时钟线输出的时钟信号的高电平到来时刻滞后于第一时钟线输出的时钟信号的高电平到来时刻T/2，所述第四时钟线输出的时钟信号的高电平到来时刻滞后于第一时钟线输出的时钟信号的高电平到来时刻3T/4。

所述第一时钟线、第二时钟线、第三时钟线和第四时钟线用于为各个栅极驱动单元电路提供第一时钟信号；所述第一时钟线连接到第4k₁+1级的第一时钟信号端，第二时钟线连接到第4k₁+2级栅极驱动单元电路的第一时钟信号端，第三时钟线连接到第4k₁+3级栅极驱动单元电路的第一时钟信号端，第四时钟线连接到第4k₁+4级栅极驱动单元电路的第一时钟信号端；其中k₁为自然数，且0≤k₁≤(N-1)/4。

所述第一脉冲信号线连接到第一级栅极驱动单元电路的第一脉冲信号端，所述第二脉冲信号线连接到第N-2级栅极驱动单元电路的第四脉冲信号端，第三脉冲信号线连接到第N-1级栅极驱动单元电路的第四脉冲信号端，第四脉冲信号线连接到第N级栅极驱动单元电路的第四脉冲信号端。

第k₂级栅极驱动单元电路的第一脉冲信号端连接到第k₂-1级栅极驱动单元电路的信号输出端，第k₃级栅极驱动单元电路的第四脉冲信号端连接到第k₃+3级栅极驱动单元电路的信号输出端，其中，k₂、k₃为正整数，1<k₂≤N，0<k₃≤N-3。

所述第五脉冲信号线连接到第一级栅极驱动单元电路的第三脉冲信号端，所述第六脉冲信号线连接到第N-2级栅极驱动单元电路的第二脉冲信号端，第七脉冲信号线连接到第N-1级栅极驱动单元电路的第二脉冲信号端，第八脉冲信号线连接到第N级栅极驱动单元电路的第二脉冲信号端。

所述初始置位信号线连接到各个栅极驱动单元电路的初始置位信号端，用于提供初始置位信号；所述第一低电平信号线连接到各个栅极驱动单元电路的第一低电平端，用于提供第一低电平，所述第二低电平信号线连接到各个栅极驱动单元电路的第二低电平端，用于提供第二低电平。

根据本申请的第四方面，本申请提供了显示器，包括：

显示面板，其包括显示像素单元阵列和与显示像素单元阵列相连的第一方向的栅极扫描线和第二方向的数据线。

上述任一种栅极驱动电路，栅极驱动电路中栅极驱动单元电路的信号输出端耦合到与其对应的栅极扫描线，为像素单元提供栅极驱动信号。

数据驱动电路，其与相应的数据线连接，为像素单元提供数据信号。

本申请提供一种显示器及其栅极驱动电路和栅极驱动单元电路，栅极驱动单元电路中，阈值电压自补偿单元中的第二节点P的电压会随着低电平维持模块中下拉晶体管阈值电压的变化而自适应变化，因此下拉晶体管的栅极过驱动电压保持较为恒定的值，下拉晶体管阈值电压可漂移的幅度增大，由于该过驱动电压值较低，下拉晶体管的阈值电压漂移速度受到抑制，因此，具有工作寿命长的优点。

附图说明

图1为本申请一种实施例中栅极驱动单元电路的示意图；

图2为本申请一种实施例中栅极驱动单元电路的时序信号示意图；

图3为本申请一种实施例栅极驱动单元电路中第二节点P的电压自适应上升示意图；

图4为本申请另一种实施例中栅极驱动单元电路的示意图；

图5为本申请另一种实施例中栅极驱动单元电路的时序信号示意图；

图6为本申请实施例一和实施例二中第二节点P的电压波形对比图；

图7为本申请一种实施例中栅极驱动电路的示意图；

图8为本申请一种实施例中栅极驱动电路的时序图；

图9为本申请另一种实施例中栅极驱动电路的示意图；

图10为本申请另一种实施例中栅极驱动电路的时序图；

图11为本申请一种实施例中显示器的示意图。

具体实施方式

下面通过具体实施方式结合附图对本申请作进一步详细说明。

需要说明的是，本申请中的晶体管可以为双极型晶体管或者场效应晶体管。当晶体管为双极型晶体管时，控制极指双极型晶体管的基极，第一极指双极型晶体管的集电极或者发射极，对应的第二极为双极型晶体管的发射极或者集电极；当晶体管为场效应晶体管时，控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极。通常在N型晶体管中，漏极的电压应该大于或等于源极的电压，因此源极漏极的位置会随晶体管偏置状态的不同而变化。由于在显示器中使用的晶体管通常为薄膜晶体管(TFT)，因此本申请实施例以薄膜晶体管为例进行说明，且本申请实施例中晶体管的漏极和源极可以根据晶体管偏置状态的不同而变化。

实施例一

请参考图1，本实施例提供了一种栅极驱动单元电路，包括输入模块11、驱动模块12和低电平维持模块13。

输入模块11耦合在第一脉冲信号端和第一节点Q之间，用于响应第一脉冲信号V_I1的高电平对第一节点Q进行充电。

驱动模块12的控制端用于耦合到第一节点Q，其输入端用于输入第一时钟信号V_A，其输出端用于耦合到信号输出端V_OUT，驱动模块12响应第一节点Q的高电平信号将第一时钟信号V_A施加到信号输出端V_OUT。

低电平维持模块13包括第一充电单元131和阈值电压自补偿单元132。

第一充电单元131包括第五晶体管T5和第六晶体管T6，第五晶体管T5的栅极和漏极耦合到第二脉冲信号端，用于输入第二脉冲信号V_I2，源极耦合到第二节点P；第六晶体管T6的栅极耦合到第二脉冲信号端，漏极耦合到第二节点P，源极耦合到第三节点O；第一充电单元131响应第二脉冲信号V_I2的高电平对第二节点P进行充电。

阈值电压自补偿单元132包括第九晶体管T9、第十一晶体管T11和第十二晶体管T12，第九晶体管T9的漏极耦合到第三节点O，第十一晶体管T11的漏极耦合到第一节点Q，第十二晶体管T12耦合到信号输出端V_OUT，第九晶体管T9、第十一晶体管T11和第十二晶体管T12的栅极都耦合到第二节点P，源极耦合到第一低电平端；阈值电压自补偿单元132响应第二节点P的高电平将第一节点Q和信号输出端V_OUT的电压耦合至第一低电平V_SS。

所述第一时钟信号V_A的周期为T，第一脉冲信号V_I1和第二脉冲信号V_I2的周期为一帧时间；第一脉冲信号V_I1的高电平到来时，第一时钟信号V_A处于低电平；第二脉冲信号V_I2的高电平到来时刻滞后于第一脉冲信号V_I1的高电平到来时刻，且第二脉冲信号V_I2的高电平到来时，第一时钟信号V_A处于下一个低电平。

本实施例中，具体的，第一时钟信号V_A的高低电平占空比为50％、周期为T，第一脉冲信号V_I1和第二脉冲信号V_I2的高电平脉冲脉宽为T/2、周期为一帧时间；第一脉冲信号V_I1的高电平到来时，第一时钟信号V_A处于低电平；第二脉冲信号V_I2的高电平到来时刻滞后于第一脉冲信号V_I1的高电平到来时刻T时间。

本实施例中，低电平维持模块13还包括第二充电单元133，第二充电单元133包括第七晶体管T7、第八晶体管T8和第十晶体管T10，第七晶体管T7的栅极和漏极耦合到初始置位信号端，用于输入初始置位信号STV，源极耦合到第二节点P；第八晶体管T8的栅极耦合到初始置位信号端，漏极耦合到第二节点P，源极耦合到第三节点O；第二充电单元133响应初始置位信号STV的高电平对第二节点P进行充电；第十晶体管T10的栅极耦合到第三脉冲信号端，用于输入第三脉冲信号V_I3，漏极耦合到第二节点P，源极耦合到第一低电平端，第十晶体管T10响应第三脉冲信号V_I3的高电平将第二节点P耦合至第一低电平V_SS；初始置位信号STV的周期为一帧时间，第三脉冲信号V_I3的高低电平时序与第一脉冲信号V_I1相同。第二充电单元133可以在栅极驱动单元电路上电时，响应初始置位信号STV对第二节点P进行充电，当第二节点P的电压超过第十一晶体管T11、第十二晶体管T12的阈值电压时，第十一晶体管T11、第十二晶体管T12打开，第一节点Q、信号输出端V_OUT被下拉至第一低电平V_SS，以进行初始化操作。本实施例中，初始置位信号STV以T/2脉宽的高电平脉冲开始作用。

由于第二充电单元133对第二节点P的充电能力有限，因此第二节点P对第十一晶体管T11、第十二晶体管T12的导通能力有限，为了更好地保证第一节点Q可以在栅极驱动电路上电时得到初始化，本实施例中，低电平维持模块13还包括下拉单元134，下拉单元134包括第三晶体管T3，第三晶体管T3的栅极耦合到初始置位信号端，漏极耦合到第一节点Q，源极耦合到第一低电平端，第三晶体管T3响应初始置位信号STV的高电平，将第一节点Q的电压耦合至第一低电平V_SS。

进一步，下拉单元134还包括第四晶体管T4，第四晶体管T4的栅极耦合到第四脉冲信号端，用于输入第四脉冲信号V_I4，漏极耦合到第一节点Q，源极耦合到第一低电平端，第四晶体管T4响应第四脉冲信号V_I4的高电平，将第一节点Q的电压耦合至第一低电平V_SS，第四脉冲信号V_I4的高低电平时序与第二脉冲信号V_I2相同。

为了提高低电平维持模块13在低电平维持阶段，第二节点P能够储存足够的电荷，低电平维持模块13还包括连接在第二节点P和第一低电平端之间的第一电容C1。

在具体实施例中，输入模块11包括第一晶体管T1，第一晶体管T1的栅极和漏极耦合到第一脉冲信号端，源极耦合到第一节点Q。驱动模块12包括第二晶体管T2，第二晶体管T2的栅极耦合到第一节点Q，漏极耦合到第一时钟信号端，源极耦合到信号输出端V_OUT。

请参考图2，为本实施例中栅极驱动单元电路的时序信号示意图。

本实施例中，栅极驱动单元电路上电后，第一时钟信号V_A以高电平开始作用，初始置位信号STV产生一个T/2脉宽的高脉冲，以对电路进行置位操作；当初始置位信号STV变为低电平T/4时间后，第一脉冲信号V_I1变为高电平，第一脉冲信号V_I1变为低电平T/2时间后，第二脉冲信号V_I2变为高电平；初始置位信号STV、第一脉冲信号V_I1、第二脉冲信号V_I2是高脉冲脉宽为T/2、周期为一帧时间的脉冲信号，此处一帧时间是指由栅极驱动单元电路构成的栅极驱动电路从第一行扫描至最后一行、完成一次完整的扫描过程的时间。本实施例中，第三脉冲信号V_I3、第四脉冲信号V_I4的时序分别与第一脉冲信号V_I1、第二脉冲信号V_I2相同。

栅极驱动单元电路在工作过程中包括初始化、预充电、上拉、下拉、低电平维持五个工作过程。

初始化阶段t1：初始置位信号STV为高电平，第三晶体管T3打开，第一节点Q被下拉至低电平；第七晶体管T7、第八晶体管T8、第九晶体管T9打开，第二节点P电压上升，当第二节点P的电压超过第十一晶体管T11、第十二晶体管T12的阈值电压时，第十一晶体管T11、第十二晶体管T12打开，第一节点Q、信号输出端V_OUT被下拉至低电平，完成初始化操作。

预充电阶段t2：第一脉冲信号V_I1为高电平，第一晶体管T1打开，第一节点Q的电压上升，当第一节点Q的电压高于第二晶体管T2的阈值电压时，第二晶体管T2打开。此时，由于第一时钟信号V_A为低电平，所以信号输出端V_OUT为低电平；同时，第十晶体管T10打开，第二节点P被下拉至低电平，第十一晶体管T11、第十二晶体管T12关断；在预充电结束时刻，第一节点Q的电压达到V_H-V_TH1，V_TH1为第一晶体管T1的阈值电压，完成预充电操作。

上拉阶段t3：此时第一节点Q的电压为V_H-V_TH1，第二晶体管T2打开，第一时钟信号V_A变为高电平，通过第二晶体管T2给负载提供充电电流，信号输出端V_OUT逐渐上升到V_H；第一晶体管T1处于二极管连接状态，初始置位信号STV、第四脉冲信号V_I4为低电平，第三晶体管T3和第四晶体管T4保持关断，第二节点P为低电平，第十一晶体管T11、第十二晶体管T12也保持关断，因此第一节点Q将处于悬浮状态，由于第二晶体管T2栅漏电容的作用，第一节点Q被第一时钟信号V_A耦合至比原电压V_H-V_TH1更高的高电平。

下拉阶段t4：第一时钟信号V_A变为低电平，第二晶体管T2保持打开，信号输出端V_OUT下降至低电平，由于第一时钟信号V_A的耦合作用，第一节点Q下降至V_H-V_TH1。

低电平维持阶段t5：第四脉冲信号V_I4为高电平，第四晶体管T4打开，第一节点Q被下拉至低电平，第五晶体管T5、第六晶体管T6、第九晶体管T9打开，第二节点P电压上升，当第二节点P电压超过第十一晶体管T11、第十二晶体管T12的阈值电压时，第十一晶体管T11、第十二晶体管T12打开，第一节点Q、信号输出端V_OUT被下拉至低电平，由于时钟信号或噪声信号引起的第一节点Q的电荷积累可以通过这两个晶体管而泄放掉。第一电容C1的主要作用是为了在低电平维持阶段保持第二节点P的电压。

请参考图3，为本实施例第二节点P随第九晶体管T9、第十一晶体管T11、第十二晶体管T12阈值电压变化而自适应上升的示意图。其中，301为这三个晶体管的阈值电压没有发生变化(即△V_TH＝0V)时第二节点P的电压变化波形，302为这三个晶体管的阈值电压发生了5V漂移(即△V_TH＝5V)时第二节点P的电压变化波形，303为这三个晶体管的阈值电压发生了10V漂移(即△V_TH＝10V)时第二节点P的电压变化波形。可以观察到，第二节点P的电压随着这三个晶体管阈值电压的上升也在上升，以保持这三个晶体管的导通能力。

栅极驱动单元电路中各个晶体管在长时间栅极电压应力作用下，其阈值电压会发生漂移从而影响电路寿命，直流电压应力对晶体管的影响尤为明显。本实施例中，除了第九晶体管T9、第十晶体管T10、第十一晶体管T11工作在直流偏置之下，其他晶体管都工作在低频脉冲偏置下，阈值电压漂移较小，对其工作状态没有明显影响。由于加在第九晶体管T9、第十一晶体管T11、第十二晶体管T12栅极的正电压，这三个晶体管的阈值电压将会上升，这三个晶体管的栅极电压均为第二节点P的电压，源极电压均近似为低电平，可以近似地认为这三个晶体管的阈值电压漂移规律相近。随着时间的推移，第九晶体管T9的阈值电压上升，第九晶体管T9的导通能力变弱，因此第二脉冲信号V_I2对第二节点P充电时通过第九晶体管T9而泄漏的电荷变少，第二节点P电压将抬高，以弥补第十一晶体管T11、第十二晶体管T12的阈值电压提升而导致的导通能力下降，这种下拉管栅极电压自适应的提升能够有效维持第一节点Q以及信号输出端V_OUT的低电平。通过调整第一充电单元131和第二充电单元133中晶体管的尺寸，例如在第五晶体管T5和第七晶体管T7尺寸保持不变的情况下，将第六晶体管T6和第八晶体管T8的尺寸增大，可以降低第二节点P的初始充电电压，因此能够使第二节点P的电压在栅极驱动单元电路早期工作时处于一个高于第九晶体管T9、第十一晶体管T11、第十二晶体管T12阈值电压不多的较低电压，之后随着这三个晶体管的阈值电压提升，第二节点P的电压才自适应提升，相对第九晶体管T9、第十一晶体管T11、第十二晶体管T12有一个较为恒定的低栅极源极电压差(过驱动电压)，因此这三个晶体管的阈值电压漂移速度会变慢，使这三个晶体管在很长时间内能够正常工作，从而延长栅极驱动单元电路的工作寿命。

实施例二

实施例一提供的栅极驱动单元电路中，栅极驱动单元电路大部分时间工作在低电平维持阶段_，在低电平维持阶段内第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10处于关闭状态，第二节点P上的电压需要保证第十一晶体管T11和第十二晶体管T12处于开启状态，用以将第一节点Q和信号输出端V_OUT下拉至第一低电平V_SS；由于第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10有泄漏电流通过，第二节点P的电压将缓慢下降，从而导致第十一晶体管T11、第十二晶体管T12的导通能力缓慢下降；如果在一帧时间内，第二节点P的电压降低到比第十一晶体管T11、第十二晶体管T12的阈值电压还低，这两个晶体管将无法打开，从而影响到电路功能，因此如何保证在低电平维持阶段第二节点P的电荷泄漏最小是一个非常值得研究的问题。

基于上述问题，请参考图4，本实施例提供了另一种栅极驱动单元电路，其与实施例一的区别在于，第二脉冲信号V_I2和第三脉冲信号V_I3的低电平电压值为第二低电平V_LL，第二低电平V_LL低于第一低电平V_SS。

优选的，栅极驱动单元电路还包括第二低电平输出模块14，第二低电平输出模块14包括第十三晶体管T13和第十四晶体管T14，第十三晶体管T13的栅极耦合到第二节点P，漏极耦合到第二低电平输出端V_OUT1，源极耦合到第二低电平端，用于输入第二低电平V_LL，第十三晶体管T13用于响应第二节点P的高电平，将第二低电平输出端V_OUT1的电压耦合到第二低电平V_LL；第十四晶体管T14的栅极耦合到第一节点Q，漏极耦合到第一时钟信号端，源极耦合到第二低电平输出端V_OUT1，第十四晶体管T14响应第一节点Q的高电平将第一时钟信号V_A施加到第二低电平输出端V_OUT1。

请参考图5，为本实施例中栅极驱动单元电路的时序信号示意图。一般的，第一脉冲信号V_I1和第四脉冲信号V_I4的低电平值等于第一低电平V_SS，第一脉冲信号V_I1、第二脉冲信号V_I2、第三脉冲信号V_I3和第四脉冲信号V_I4的高电平值可以相等。本实施例中栅极驱动单元电路的工作过程和实施例一类似，在此不再赘述，重点分析引入第二低电平V_LL的意义。

请参考图6，本实施例和实施例一中第二节点P的电压波形对比图。601和602分别为实施例一和实施例二的波形。

栅极驱动单元电路大部分时间工作在低电平维持阶段，第二节点P上存储的电荷将随流过第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10上的泄漏电流而减少，第二节点P的电压会降低。第二节点P上电荷的主要泄漏路径有五条，下面对比实施例一来分析这五条泄漏路径的泄漏电流变化情况。

第一泄漏路径包含第七晶体管T7，第二泄漏路径包含第五晶体管T5，第三泄漏路径包含第八晶体管T8和第九晶体管T9，第四泄漏路径包含第六晶体管T6和第九晶体管T9，第五泄漏路径包含第十晶体管T10。由于此时第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10偏置在泄漏状态，其漏极与源极的相对位置发生了互换。

第一泄漏路径和第三泄漏路径由于不受第三脉冲信号V_I3和第二脉冲信号V_I2中第二低电平V_LL的影响，泄漏电流与实施例一中相同。第二泄漏路径中，第五晶体管T5的栅极源极电压差为0，漏极为第二节点P的电压，当第二脉冲信号V_I2引入第二低电平V_LL时，第五晶体管T5的栅极源极电压差仍保持为0，而漏极源极电压差将会加大，但由于第五晶体管T5的栅极源极电压差不变，其泄漏电流会稍微增加。

第四泄漏路径中，第九晶体管T9导通，因此第九晶体管T9的漏极电压和源极电压近似一致，都为第一低电平V_SS，第六晶体管T6的栅极电压为第二低电平V_LL，由于V_LL比V_SS电压值更低，因此第六晶体管T6的栅极源极电压差为负，第六晶体管T6的泄漏电流因受更低栅极源极电压差影响而减少。

第五泄漏路径中，第十晶体管T10的栅极电压为第二低电平V_LL，第十晶体管T10的源极连接到第一低电平V_SS，由于V_LL比V_SS电压值更低，因此第十晶体管T10的栅极源极电压差为负，第十晶体管T10的泄漏电流因受更低栅极源极电压差影响而减少。

综上五条泄漏路径，第一泄漏路径、第三泄漏路径的泄漏电流不变，第二泄漏路径泄漏电流微弱增加，第四泄漏路径、第五泄漏路径的泄漏电流随着第二低电平V_LL的降低而降低，因此，引入第二低电平V_LL将会较显著地减少第二节点P的电荷泄漏，从而在长时间上维持第二节点P的电压不变，保证第十一晶体管T11、第十二晶体管T12、第十三晶体管T13的导通能力，从而延长栅极驱动单元电路的工作寿命。

另外，本实施例提供的栅极驱动单元电路中，引入第二低电平输出模块14，是为了方便由该栅极驱动单元电路构成的栅极驱动电路中为各个栅极驱动单元电路提供第二低电平V_LL，其作用将会在下面实施例中提及。

实施例三

请参考图7，基于实施例一提供的栅极驱动单元电路，本实施例相应提供了一种栅极驱动电路，包括N个级联的栅极驱动单元电路，N为大于等于4的正整数，该栅极驱动单元电路为实施例一中提供的栅极驱动单元电路。

栅极驱动电路还包括第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、第一脉冲信号线V₁、第二脉冲信号线V₂、第三脉冲信号线V₃、第四脉冲信号线V₄、初始置位信号线ST和第一低电平信号线V_S；第二时钟线CK2输出的时钟信号的高电平到来时刻滞后于第一时钟线CK1输出的时钟信号的高电平到来时刻T/4，第三时钟线CK3输出的时钟信号的高电平到来时刻滞后于第一时钟线CK1输出的时钟信号的高电平到来时刻T/2，第四时钟线CK4输出的时钟信号的高电平到来时刻滞后于第一时钟线CK1输出的时钟信号的高电平到来时刻3T/4。

第一时钟线CK1、第二时钟线CK2、第三时钟线CK3和第四时钟线CK4用于为各个栅极驱动单元电路提供第一时钟信号V_A；第一时钟线CK1连接到第4k₁+1级的第一时钟信号端，第二时钟线CK2连接到第4k₁+2级栅极驱动单元电路的第一时钟信号端，第三时钟线CK3连接到第4k₁+3级栅极驱动单元电路的第一时钟信号端，第四时钟线CK4连接到第4k₁+4级栅极驱动单元电路的第一时钟信号端；其中k₁为自然数，且0≤k₁≤(N-1)/4。

第一脉冲信号线V₁和连接到第一级栅极驱动单元电路的第一脉冲信号端和第三脉冲信号端，第二脉冲信号线V₂连接到第N-2级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端，第三脉冲信号线V₃连接到第N-1级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端，第四脉冲信号线V₄连接到第N级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端。

第k₂级栅极驱动单元电路的第一脉冲信号端和第三脉冲信号端连接到第k₂-1级栅极驱动单元电路的信号输出端V_OUT，第k₃级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端连接到第k₃+3级栅极驱动单元电路的信号输出端V_OUT，其中，k₂、k₃为正整数，1<k₂≤N，0<k₃≤N-3。

初始置位信号线ST连接到各个栅极驱动单元电路的初始置位信号端，用于提供初始置位信号STV；第一低电平信号线V_S连接到各个栅极驱动单元电路的第一低电平端，用于提供第一低电平V_SS。

V_G(1)～V_G(N)为各级栅极驱动单元电路输出的栅极驱动信号。

本实施例，第一脉冲信号线V₁输出的脉冲信号的高电平到来时刻滞后于初始置位信号线ST输出的初始置位信号STV的高电平到来时刻3T/4时间。各栅极驱动单元电路的第一脉冲信号端与第三脉冲信号端连接在一起，第二脉冲信号端与第四脉冲信号端连接在一起。

请参考图8，为本实施例中栅极驱动电路的时序图。

假设显示器中像素阵列的行数为N，第一级栅极驱动单元电路中，初始置位信号STV的高电平时间为T/2，初始置位信号STV变为低电平T/4时间后第一脉冲信号线V₁输出高电平；初始置位信号STV变为低电平(N+2)T/4时间后，第二脉冲信号V_I2(第四脉冲信号V_I4)变为高电平；初始置位信号STV变为低电平(N+3)T/4时间后，第三脉冲信号V_I3变为高电平；初始置位信号STV变为低电平(N+4)T/4时间后，第一脉冲信号线V₁(第一脉冲信号V_I1和第三脉冲信号V_I3)输出高电平；初始置位信号STV、第一脉冲信号V_I1、第二脉冲信号V_I2、第三脉冲信号V_I3、第四脉冲信号V_I4的高电平脉宽为T/2、周期为(N+8)T/4；第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4的高低电平占空比都为50％，高电平具有T/4时间的交叠，周期为T。由于第一时钟线CK1、第二时钟线CK2、第三时钟线CK3和第四时钟线CK4用于为各个栅极驱动单元电路提供第一时钟信号V_A，因此，其时序特征必须满足各个栅极驱动单元电路对第一时钟信号V_A的要求。本实施例公开的栅极驱动电路中，第一级到第N级栅极驱动单元电路的输出信号端V_OUT分别耦合至显示面板上的N条栅极扫描线，当时钟线CK1、CK2、CK3、CK4的高电平交替到来时，栅极驱动信号V_G(1)～V_G(N)顺次输出高电平脉冲，且相邻两个栅极驱动信号具有T/4时间的高电平交叠期。

实施例四

请参考图9，基于实施例二提供的栅极驱动单元电路，本实施例相应提供了一种栅极驱动电路，包括N个级联的栅极驱动单元电路，N为大于等于4的正整数，该栅极驱动单元电路为实施例二中提供的栅极驱动单元电路。

栅极驱动电路还包括第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、第一脉冲信号线V₁、第二脉冲信号线V₂、第三脉冲信号线V₃、第四脉冲信号线V₄、第五脉冲信号线V₅、第六脉冲信号线V₆、第七脉冲信号线V₇、第八脉冲信号线V₈、初始置位信号线ST、第一低电平信号线V_S和第二低电平信号线V_L；第二时钟线CK2输出的时钟信号的高电平到来时刻滞后于第一时钟线CK1输出的时钟信号的高电平到来时刻T/4，第三时钟线CK3输出的时钟信号的高电平到来时刻滞后于第一时钟线CK1输出的时钟信号的高电平到来时刻T/2，第四时钟线CK4输出的时钟信号的高电平到来时刻滞后于第一时钟线CK1输出的时钟信号的高电平到来时刻3T/4。

第一时钟线CK1、第二时钟线CK2、第三时钟线CK3和第四时钟线CK4用于为各个栅极驱动单元电路提供第一时钟信号V_A；第一时钟线CK1连接到第4k₁+1级的第一时钟信号端，第二时钟线CK2连接到第4k₁+2级栅极驱动单元电路的第一时钟信号端，第三时钟线CK3连接到第4k₁+3级栅极驱动单元电路的第一时钟信号端，第四时钟线CK4连接到第4k₁+4级栅极驱动单元电路的第一时钟信号端；其中k₁为自然数，且0≤k₁≤(N-1)/4。

第一脉冲信号线V₁连接到第一级栅极驱动单元电路的第一脉冲信号端，第二脉冲信号线V₂连接到第N-2级栅极驱动单元电路的第四脉冲信号端，第三脉冲信号线V₃连接到第N-1级栅极驱动单元电路的第四脉冲信号端，第四脉冲信号线V₄连接到第N级栅极驱动单元电路的第四脉冲信号端。

第k₂级栅极驱动单元电路的第一脉冲信号端连接到第k₂-1级栅极驱动单元电路的信号输出端V_OUT，第k₃级栅极驱动单元电路的第四脉冲信号端连接到第k₃+3级栅极驱动单元电路的信号输出端V_OUT，其中，k₂、k₃为正整数，1<k₂≤N，0<k₃≤N-3。

第五脉冲信号线V₅连接到第一级栅极驱动单元电路的第三脉冲信号端，第六脉冲信号线V₆连接到第N-2级栅极驱动单元电路的第二脉冲信号端，第七脉冲信号线V₇连接到第N-1级栅极驱动单元电路的第二脉冲信号端，第八脉冲信号线V₈连接到第N级栅极驱动单元电路的第二脉冲信号端。

初始置位信号线ST连接到各个栅极驱动单元电路的初始置位信号端，用于提供初始置位信号；第一低电平信号线V_S连接到各个栅极驱动单元电路的第一低电平端，用于提供第一低电平V_SS，第二低电平信号线V_L连接到各个栅极驱动单元电路的第二低电平端，用于提供第二低电平V_LL。

V_G(1)～V_G(N)为各级栅极驱动单元电路输出的栅极驱动信号，ST₍₁₎～ST_(N-1)为各级栅极驱动单元电路第二低电平输出模块输出的信号。

本实施例，第一脉冲信号线V₁输出的第一脉冲信号V_I1的高电平到来时刻滞后于初始置位信号线ST输出的初始置位信号STV的高电平到来时刻3T/4时间。

请参考图10，为本实施例中栅极驱动电路的时序图，与图8相似，此处不再赘述。当时钟线CK1、CK2、CK3、CK4的高电平交替到来时，栅极驱动信号V_G(1)～V_G(N)顺次输出高电平脉冲，且相邻两个栅极驱动信号具有T/4时间的高电平交叠期。

实施例五

请参考图11，本实施例提供了一种显示器，包括显示面板20、栅极驱动电路21和数据驱动电路22。

显示面板20包括显示像素单元阵列201和与显示像素单元阵列201相连的第一方向的栅极扫描线和第二方向的数据线。

栅极驱动电路21中栅极驱动单元电路的信号输出端V_OUT耦合到与其对应的栅极扫描线，为像素单元提供栅极驱动信号。栅极驱动电路21可以采用上述实施例三和实施四中任一种栅极驱动电路。

数据驱动电路22与相应的数据线连接，为像素单元提供数据信号。

上述实施例三和实施例四提供的栅极驱动电路与像素TFT一起集成于显示面板之上。当采用实施例三提供的栅极驱动电路时，栅极驱动电路的外部引脚分别为：第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、第一脉冲信号线V₁、第二脉冲信号线V₂、第三脉冲信号线V₃、第四脉冲信号线V₄、启动信号线ST、第一低电平信号线V_S，需要共10个外部引脚；当采用实施例四提供的栅极驱动电路时，栅极驱动电路的外部引脚还要加上第五脉冲信号线V₅、第六脉冲信号线V₆、第七脉冲信号线V₇、第八脉冲信号线V₈、第二低电平信号线V_LL，需要共15个外部引脚。

本申请实施提供的显示器及其栅极驱动电路和栅极驱动单元电路具有以下优点：

(1)电路工作寿命长。以非晶硅TFT为例，其电学特性的退化主要表现为阈值电压的漂移。构成栅极驱动电路的单元电路中，大部分晶体管都处在低频栅极应力偏置下，对电路寿命影响不大。下面为抑制直接影响电路寿命的核心TFT的阈值电压漂移的几个方式：1、将核心TFT偏置于高频脉冲应力模式下；2、将核心TFT偏置于低频的脉冲应力下；3、将核心TFT偏置于低压直流模式下。通过一系列测试，结果表明，相比于高压直流偏置模式，这些方式都能在一定程度上减少核心TFT的阈值电压漂移，特别是将核心TFT偏置于低压直流模式下抑制漂移速度效果最显著，于是本申请采用这种偏置方式，以在最大程度上延缓核心TFT的阈值电压漂移速度，延长电路的寿命。

(2)核心TFT的栅极电压能够实现自适应抬升。电路工作的初始阶段，TFT的栅极电压较低，如果维持该TFT的栅极电压不变，随着TFT阈值电压的漂移，TFT的导通能力将会下降，导致无法保证低电平保持阶段的正常功能。本申请中，TFT的栅极电压会随TFT阈值电压上升而自适应的抬升，以弥补核心TFT阈值电压升高导致的导通能力下降问题。

(3)核心TFT的阈值电压可漂移范围较大。本申请中，核心TFT工作在恒定过驱动电压偏置之下，TFT的阈值电压只要不超过高电平电压就能保证开启，因此可漂移的范围较大，保证核心TFT在长时间下工作。

(4)本申请提供的栅极驱动电路，可以由非晶硅TFT实现并与像素TFT一起制作于显示面板之上。通过采用这种集成栅极驱动电路，极大的减少了显示面板的外部引脚数目以及外围芯片数量，从而提高了显示器的可靠性、降低了生产成本。

以上内容是结合具体的实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请发明构思的前提下，还可以做出若干简单推演或替换。

Claims (10)

1.一种栅极驱动单元电路，其特征在于，包括：

输入模块(11)，其耦合在第一脉冲信号端和第一节点(Q)之间，用于响应第一脉冲信号(V_I1)的高电平对第一节点(Q)进行充电；

驱动模块(12)，其控制端用于耦合到第一节点(Q)，其输入端用于输入第一时钟信号(V_A)，其输出端用于耦合到信号输出端(V_OUT)，所述驱动模块(12)响应第一节点(Q)的高电平信号将第一时钟信号(V_A)施加到信号输出端(V_OUT)；

低电平维持模块(13)，其包括第一充电单元(131)和阈值电压自补偿单元(132)；

所述第一充电单元(131)包括第五晶体管(T5)和第六晶体管(T6)，第五晶体管(T5)的控制极和第一极耦合到第二脉冲信号端，用于输入第二脉冲信号(V_I2)，第二极耦合到第二节点(P)；第六晶体管(T6)的控制极耦合到第二脉冲信号端，第一极耦合到第二节点(P)，第二极耦合到第三节点(O)；所述第一充电单元(131)响应第二脉冲信号(V_I2)的高电平对第二节点(P)进行充电；

所述阈值电压自补偿单元(132)包括第九晶体管(T9)、第十一晶体管(T11)和第十二晶体管(T12)，第九晶体管(T9)的第一极耦合到第三节点(O)，第十一晶体管(T11)的第一极耦合到第一节点(Q)，第十二晶体管(T12)耦合到信号输出端(V_OUT)，第九晶体管(T9)、第十一晶体管(T11)和第十二晶体管(T12)的控制极都耦合到第二节点(P)，第二极耦合到第一低电平端；所述阈值电压自补偿单元(132)响应第二节点(P)的高电平将第一节点(Q)和信号输出端(V_OUT)的电压耦合至第一低电平(V_SS)；

所述第一时钟信号(V_A)的周期为T，第一脉冲信号(V_I1)和第二脉冲信号(V_I2)的周期为一帧时间；第一脉冲信号(V_I1)的高电平到来时，第一时钟信号(V_A)处于低电平；第二脉冲信号(V_I2)的高电平到来时刻滞后于第一脉冲信号(V_I1)的高电平到来时刻，且第二脉冲信号(V_I2)的高电平到来时，第一时钟信号(V_A)处于下一个低电平。

2.如权利要求1所述的栅极驱动单元电路，其特征在于，所述低电平维持模块(13)还包括第二充电单元(133)，所述第二充电单元(133)包括第七晶体管(T7)、第八晶体管(T8)和第十晶体管(T10)；第七晶体管(T7)的控制极和第一极耦合到初始置位信号端，用于输入初始置位信号(STV)，第二极耦合到第二节点(P)；第八晶体管(T8)的控制极耦合到初始置位信号端，第一极耦合到第二节点(P)，第二极耦合到第三节点(O)；所述第二充电单元(133)响应初始置位信号(STV)的高电平对第二节点(P)进行充电；第十晶体管(T10)的控制极耦合到第三脉冲信号端，用于输入第三脉冲信号(V_I3)，第一极耦合到第二节点(P)，第二极耦合到第一低电平端，所述第十晶体管(T10)响应第三脉冲信号(V_I3)的高电平将第二节点(P)耦合至第一低电平(V_SS)；所述初始置位信号(STV)的周期为一帧时间，第三脉冲信号(V_I3)的高低电平时序与第一脉冲信号(V_I1)相同。

3.如权利要求2所述的栅极驱动单元电路，其特征在于，所述低电平维持模块(13)还包括下拉单元(134)，所述下拉单元(134)包括第三晶体管(T3)，第三晶体管(T3)的控制极耦合到初始置位信号端，第一极耦合到第一节点(Q)，第二极耦合到第一低电平端，第三晶体管(T3)响应初始置位信号(STV)的高电平，将第一节点(Q)的电压耦合至第一低电平(V_SS)。

4.如权利要求3所述的栅极驱动单元电路，其特征在于，所述下拉单元(134)还包括第四晶体管(T4)，第四晶体管(T4)的控制极耦合到第四脉冲信号端，用于输入第四脉冲信号(V_I4)，第一极耦合到第一节点(Q)，第二极耦合到第一低电平端，第四晶体管(T4)响应第四脉冲信号(V_I4)的高电平，将第一节点(Q)的电压耦合至第一低电平(V_SS)，第四脉冲信号(V_I4)的高低电平时序与第二脉冲信号(V_I2)相同。

5.如权利要求4所述的栅极驱动单元电路，其特征在于，所述低电平维持模块(13)还包括连接在第二节点(P)和第一低电平端之间的第一电容(C1)。

6.如权利要求1-5任一项所述的栅极驱动单元电路，其特征在于，所述第二脉冲信号(V_I2)和第三脉冲信号(V_I3)的低电平电压值为第二低电平(V_LL)，所述第二低电平(V_LL)低于第一低电平(V_SS)。

7.如权利要求6所述的栅极驱动单元电路，其特征在于，所述栅极驱动单元电路还包括第二低电平输出模块(14)，所述第二低电平输出模块(14)包括第十三晶体管(T13)和第十四晶体管(T14)，第十三晶体管(T13)的控制极耦合到第二节点(P)，第一极耦合到第二低电平输出端(V_OUT1)，第二极耦合到第二低电平端，用于输入第二低电平(V_LL)，第十三晶体管(T13)用于响应第二节点(P)的高电平，将第二低电平输出端(V_OUT1)的电压耦合到第二低电平(V_LL)；第十四晶体管(T14)的控制极耦合到第一节点(Q)，第一极耦合到第一时钟信号端，第二极耦合到第二低电平输出端(V_OUT1)，第十四晶体管(T14)响应第一节点(Q)的高电平将第一时钟信号(V_A)施加到第二低电平输出端(V_OUT1)。

8.一种栅极驱动电路，其特征在于，包括N个级联的如权利要求5所述的栅极驱动单元电路，所述N为大于等于4的正整数；

还包括第一时钟线(CK1)、第二时钟线(CK2)、第三时钟线(CK3)、第四时钟线(CK4)、第一脉冲信号线(V₁)、第二脉冲信号线(V₂)、第三脉冲信号线(V₃)、第四脉冲信号线(V₄)、初始置位信号线(ST)和第一低电平信号线(V_S)；所述第二时钟线(CK2)输出的时钟信号的高电平到来时刻滞后于第一时钟线(CK1)输出的时钟信号的高电平到来时刻T/4，所述第三时钟线(CK3)输出的时钟信号的高电平到来时刻滞后于第一时钟线(CK1)输出的时钟信号的高电平到来时刻T/2，所述第四时钟线(CK4)输出的时钟信号的高电平到来时刻滞后于第一时钟线(CK1)输出的时钟信号的高电平到来时刻3T/4；

所述第一时钟线(CK1)、第二时钟线(CK2)、第三时钟线(CK3)和第四时钟线(CK4)用于为各个栅极驱动单元电路提供第一时钟信号(V_A)；所述第一时钟线(CK1)连接到第4k₁+1级的第一时钟信号端，第二时钟线(CK2)连接到第4k₁+2级栅极驱动单元电路的第一时钟信号端，第三时钟线(CK3)连接到第4k₁+3级栅极驱动单元电路的第一时钟信号端，第四时钟线(CK4)连接到第4k₁+4级栅极驱动单元电路的第一时钟信号端；其中k₁为自然数，且0≤k₁≤(N-1)/4；

所述第一脉冲信号线(V₁)和连接到第一级栅极驱动单元电路的第一脉冲信号端和第三脉冲信号端，所述第二脉冲信号线(V₂)连接到第N-2级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端，第三脉冲信号线(V₃)连接到第N-1级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端，第四脉冲信号线(V₄)连接到第N级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端；

第k₂级栅极驱动单元电路的第一脉冲信号端和第三脉冲信号端连接到第k₂-1级栅极驱动单元电路的信号输出端(V_OUT)，第k₃级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端连接到第k₃+3级栅极驱动单元电路的信号输出端(V_OUT)，其中，k₂、k₃为正整数，1<k₂≤N，0<k₃≤N-3；

所述初始置位信号线(ST)连接到各个栅极驱动单元电路的初始置位信号端，用于提供初始置位信号(STV)；所述第一低电平信号线(V_S)连接到各个栅极驱动单元电路的第一低电平端，用于提供第一低电平(V_SS)。

9.一种栅极驱动电路，其特征在于，包括N个级联的如权利要求7所述的栅极驱动单元电路，所述N为大于等于4的正整数；

还包括第一时钟线(CK1)、第二时钟线(CK2)、第三时钟线(CK3)、第四时钟线(CK4)、第一脉冲信号线(V₁)、第二脉冲信号线(V₂)、第三脉冲信号线(V₃)、第四脉冲信号线(V₄)、第五脉冲信号线(V₅)、第六脉冲信号线(V₆)、第七脉冲信号线(V₇)、第八脉冲信号线(V₈)、初始置位信号线(ST)、第一低电平信号线(V_S)和第二低电平信号线(V_L)；所述第二时钟线(CK2)输出的时钟信号的高电平到来时刻滞后于第一时钟线(CK1)输出的时钟信号的高电平到来时刻T/4，所述第三时钟线(CK3)输出的时钟信号的高电平到来时刻滞后于第一时钟线(CK1)输出的时钟信号的高电平到来时刻T/2，所述第四时钟线(CK4)输出的时钟信号的高电平到来时刻滞后于第一时钟线(CK1)输出的时钟信号的高电平到来时刻3T/4；

所述第一时钟线(CK1)、第二时钟线(CK2)、第三时钟线(CK3)和第四时钟线(CK4)用于为各个栅极驱动单元电路提供第一时钟信号(V_A)；所述第一时钟线(CK1)连接到第4k₁+1级的第一时钟信号端，第二时钟线(CK2)连接到第4k₁+2级栅极驱动单元电路的第一时钟信号端，第三时钟线(CK3)连接到第4k₁+3级栅极驱动单元电路的第一时钟信号端，第四时钟线(CK4)连接到第4k₁+4级栅极驱动单元电路的第一时钟信号端；其中k₁为自然数，且0≤k₁≤(N-1)/4；

所述第一脉冲信号线(V₁)连接到第一级栅极驱动单元电路的第一脉冲信号端，所述第二脉冲信号线(V₂)连接到第N-2级栅极驱动单元电路的第四脉冲信号端，第三脉冲信号线(V₃)连接到第N-1级栅极驱动单元电路的第四脉冲信号端，第四脉冲信号线(V₄)连接到第N级栅极驱动单元电路的第四脉冲信号端；

第k₂级栅极驱动单元电路的第一脉冲信号端连接到第k₂-1级栅极驱动单元电路的信号输出端(V_OUT)，第k₃级栅极驱动单元电路的第四脉冲信号端连接到第k₃+3级栅极驱动单元电路的信号输出端(V_OUT)，其中，k₂、k₃为正整数，1<k₂≤N，0<k₃≤N-3；

所述第五脉冲信号线(V₅)连接到第一级栅极驱动单元电路的第三脉冲信号端，所述第六脉冲信号线(V₆)连接到第N-2级栅极驱动单元电路的第二脉冲信号端，第七脉冲信号线(V₇)连接到第N-1级栅极驱动单元电路的第二脉冲信号端，第八脉冲信号线(V₈)连接到第N级栅极驱动单元电路的第二脉冲信号端；

所述初始置位信号线(ST)连接到各个栅极驱动单元电路的初始置位信号端，用于提供初始置位信号；所述第一低电平信号线(V_S)连接到各个栅极驱动单元电路的第一低电平端，用于提供第一低电平(V_SS)，所述第二低电平信号线(V_L)连接到各个栅极驱动单元电路的第二低电平端，用于提供第二低电平(V_LL)。

10.一种显示器，其特征在于，包括：

显示面板(20)，其包括显示像素单元阵列(201)和与显示像素单元阵列(201)相连的第一方向的栅极扫描线和第二方向的数据线；

如权利要求8或9所述的栅极驱动电路(21)，栅极驱动电路(21)中栅极驱动单元电路的信号输出端(V_OUT)耦合到与其对应的栅极扫描线，为像素单元提供栅极驱动信号；

数据驱动电路(22)，其与相应的数据线连接，为像素单元提供数据信号。