CN105448266B - 栅极驱动电路和使用栅极驱动电路的液晶显示器 - Google Patents

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Abstract

一种栅极驱动电路，其包含数个GOA电路单元。每一级GOA电路单元包含锁存模块，用来锁存所述第一控制节点的电平。所述锁存模块包含第一晶体管和第二晶体管。因为锁存模块的第一晶体管和第二晶体管不仅能将第一控制节点的电压锁存在高电平，同时因为晶体管在第一控制节点和高电平的第一固定电压之间形成直流通路，因此第一控制节点的电压不会因漏电而降低。因此本发明解决现有技术采用电容的GOA电路单元容易发生漏电的技术问题，具有提升GOA电路单元输出扫描信号稳定性的有益效果。

Description

栅极驱动电路和使用栅极驱动电路的液晶显示器
技术领域
本发明是有关于一种液晶显示器，尤指一种使用栅极驱动(Gate driver onarray，GOA)电路的液晶显示器。
背景技术
GOA电路是利用薄膜晶体管液晶显示器Array制程将栅极驱动器制作在具有薄膜晶体管(Thin film transistor，TFT)阵列的基板上，以实现逐行扫描的驱动方式。
GOA电路包含数个GOA电路单元。传统的GOA电路单元通过控制输出晶体管的栅极电压(亦即Q点电压)来输出扫描信号。为了确保该输出晶体管能准确地由漏极导通高电平的信号脉冲至源极，以形成扫描信号脉冲，现有技术是对该输出晶体管预充电，使得该Q点电压在该输出晶体管导通该高电平的信号之前就先充电至高电平。为了让该Q点电压维持在高电平至少两个时钟脉冲的时间，现有技术是利用电容来存储Q点电压。但是该电容仍电性连接GOA电路单元内的其它晶体管，因此会导致存储于该电容的电荷经由其它晶体管流出，导致漏电。这会造成Q点电压下降，使得该输出晶体管无法完全开启，导致该输出晶体管无法完全导通该高电平的信号而形成不完整的扫描信号脉冲。
因此有必要对现有技术采用电容存储Q点电压的方式进行改良，以避免Q点漏电的现象。
发明内容
有鉴于此，本发明的目的是提供一种栅极驱动电路和使用栅极驱动电路的液晶显示器，以解决现有技术的问题。
本发明的技术方案提供一种栅极驱动电路，其包含数个GOA电路单元，数个所述GOA电路单元以串联的方式耦接，每一级GOA电路单元用来依据前两级GOA电路单元输出的扫描信号、第一时钟信号以及第二时钟信号，在输出端输出扫描信号。每一级GOA电路单元包含：输入控制模块，用来于接收所述前两级GOA电路单元输出的扫描信号时导通；锁存模块，电性连接所述输入控制模块和第一控制节点，用来锁存所述第一控制节点的电平；输出控制模块，电性连接所述第一控制节点，用来依据施加于所述第一控制节点的电压，控制输出的所述扫描信号；稳压模块，电性连接所述锁存模块，用来防止漏电；上拉模块，电性连接第二控制节点，用来于接收所述第二时钟信号时，使得所述第二控制节点处于高电平；及下拉维持模块，电性连接所述输入控制模块、所述锁存模块、所述输出控制模块、所述上拉模块和所述稳压模块，用来维持所述第二控制节点在非扫描期间的低电平，以及维持所述扫描信号的低电平。所述锁存模块包含：第一晶体管，其第一控制端电性连接所述输入控制模块，其第一输入端电性连接第一固定电压，其第一输出端电性连接所述第一控制节点；以及第二晶体管，其第二控制端和第二输出端皆电性连接所述第一控制节点，其第二输入端电性连接所述输入控制模块。
依据本发明的实施例，所述稳压模块包含第三晶体管，其第三控制极电性连接所述第一固定电压，其第三输入极电性连接所述第一晶体管的第一控制极，其第三输出极电性连接所述第二控制节点。
依据本发明的实施例，所述上拉模块包含第四晶体管，其第四控制极电性连接所述第二时钟信号，其第四输入极电性连接所述第一固定电压，其第四输出极电性连接所述第二控制节点。
依据本发明的实施例，所述下拉维持模块包含：第五晶体管，其第五控制极电性连接所述第二时钟信号，其第五输入极电性连接所述第三晶体管的第三输出极，其第五输出极电性连接所述第二固定电压；第六晶体管，其第六控制极电性连接所述第三晶体管的第三输出极，其第六输入极电性连接所述第二控制节点，其第六输出极电性连接所述第二固定电压；第七晶体管，其第七控制极电性连接所述第二控制节点，其第七输入极电性连接所述第一控制节点，其第七输出极电性连接所述第二固定电压；第八晶体管，其第八控制极电性连接所述第二控制节点，其第八输入极电性连接所述输出端，其第八输出极电性连接所述第二固定电压；及电容，其两端电性连接所述第二控制节点和所述第二固定电压。
依据本发明的实施例，每一晶体管皆为N型金氧半导体晶体管，所述第一固定电压为高电平，所述第二固定电压为低电平。
依据本发明的实施例，每一晶体管皆为P型金氧半导体晶体管，所述第一固定电压为低电平，所述第二固定电压为高电平。
依据本发明的实施例，所述输入控制模块包含第九晶体管，其第九控制极和第九输入极电性连接所述前两级GOA电路单元输出的扫描信号，其第九输出极电性连接所述第一晶体管的第一控制极。
依据本发明的实施例，所述输出控制模块包含第十晶体管，其第十控制极电性连接所述第一控制节点，其第十输入极电性连接所述第一时钟信号，其第十输出极电性连接所述输出端。
依据本发明的实施例，所述第一时钟信号的脉冲和所述第二时钟信号的脉冲互不重叠。
本发明的技术方案又提供一种液晶显示器包含源极驱动器以及如上述的栅极驱动电路，所述栅极驱动电路输出扫描信号使得数个所述晶体管开启，同时所述源极驱动器输出对应的数据信号至数个所述像素单元使其显示灰阶。
相较于现有技术，本发明的GOA电路单元利用锁存模块取代电容。因为锁存模块的第一晶体管和第二晶体管不仅能将第一控制节点的电压锁存在高电平，同时因为晶体管在第一控制节点和高电平的第一固定电压之间形成直流通路，因此第一控制节点的电压不会因漏电而降低。因此本发明解决现有技术采用电容的GOA电路单元容易发生漏电的技术问题，具有提升GOA电路单元输出扫描信号稳定性的有益效果。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
图1是本发明的液晶显示器的功能方块图。
图2是本发明第一实施例的GOA电路单元的电路图。
图3是图2所示各种输入信号、输出信号和节点电压的时序图。
图4是本发明第二实施例的GOA电路单元的电路图。
具体实施方式
请参阅图1，图1是本发明的液晶显示器10的功能方块图。液晶显示器10包含玻璃基板14、时序控制器30以及源极驱动器(source driver)16。玻璃基板14上设置数个呈矩阵排列的像素(pixel)和栅极驱动(GOA)电路12，而每一个像素包含三个分别代表红绿蓝(RGB)三原色的像素单元20构成。时序控制器30用来产生时钟信号CK1-CK4以及起始信号STV1、STV2。GOA电路12每隔一固定间隔输出扫描信号使得每一行的晶体管22依序开启，同时源极驱动器16则输出对应的数据信号至一整列的像素单元20使其充电到各自所需的电压，以显示不同的灰阶。当同一行充电完毕后，GOA电路12便将该行的扫描信号关闭，然后GOA电路12再输出扫描信号将下一行的晶体管22打开，再由源极驱动器16对下一行的像素单元20进行充放电。如此依序下去，直到所有像素单元20都充电完成，再从第一行开始充电。以一个1024×768分辨率的液晶显示器10以及60Hz的更新频率为例，共需要1024×768×3个像素单元20组合而成，每一个画面的显示时间约为1/60＝16.67ms。图1所示的GOA电路12控制包含N个GOA电路单元SR(1)、…、SR(N)，N等于768。
请参阅图1和图2，图2是本发明第一实施例的GOA电路单元SR(n)的电路图。为了让液晶显示器10两边的非显示区(也就是玻璃基板14放置GOA电路12的区域)变窄，玻璃基板14的两侧都有设置GOA电路12。GOA电路12包含数个串接(cascade-connected)的GOA电路单元SR(n)，n＝0～N。较佳地，两个GOA电路12分别包含用于产生奇数扫描信号G(1)、G(3)、…、G(767)的GOA电路单元SR(1)、SR(3)、…、SR(767)，以及用于产生偶数扫描信号G(2)、G(4)、…、G(768)的GOA电路单元SR(2)、SR(4)、…、SR(768)。当GOA电路单元SR(1)接收到启始信号STV1时，就会依据时钟信号CK1和CK2产生扫描信号G(1)。当GOA电路单元SR(2)接收到启始信号STV2时，就会依据时钟信号CK2和CK3产生扫描信号G(2)。接下来，每一级GOA电路单元SR(n)用来依据前两级GOA电路单元SR(n-2)输出的扫描信号G(n-2)、第一时钟信号CKV1、第二时钟信号CKV2，在输出端OUT输出扫描信号G(n)。第一时钟信号CKV1和第二时钟信号CKV2分别表示四个时钟信号CK1-CK4的其中两个时钟信号。四个时钟信号CK1-CK4轮流产生脉冲，且彼此产生脉冲的时间互不重叠。具体来说，GOA电路单元SR(1)、SR(5)、…、SR(N-3)是依据时钟信号CK1和CK2(分别表示图2的第一时钟信号CKV1和第二时钟信号CKV2)产生扫描信号G(1)、G(5)、…、G(N-3)；GOA电路单元SR(2)、SR(6)、…、SR(N-2)是依据时钟信号CK2和CK3(分别表示图2的第一时钟信号CKV1和第二时钟信号CKV2)产生扫描信号G(2)、G(6)、…、G(N-2)；GOA电路单元SR(3)、SR(7)、…、SR(N-1)是依据时钟信号CK3和CK4(分别表示图2的第一时钟信号CKV1和第二时钟信号CKV2)产生扫描信号G(3)、G(7)、…、G(N-1)；GOA电路单元SR(4)、SR(8)、…、SR(N)是依据时钟信号CK4和CK1(分别表示图2的第一时钟信号CKV1和第二时钟信号CKV2)产生扫描信号G(4)、G(8)、…、G(N)。
每一级GOA电路单元SR(n)包含输入控制模块100、锁存模块200、输出控制模块300、稳压模块400、上拉模块500和下拉维持模块600。输入控制模块100用来于接收前两级GOA电路单元SR(n-2)输出的扫描信号G(n-2)时导通。锁存模块200电性连接输入控制模块100和第一控制节点Q(n)，用来锁存第一控制节点Q(n)的电平。输出控制模块300电性连接第一控制节点Q(n)，用来依据施加于第一控制节点Q(n)的电压，控制输出的扫描信号G(n)。稳压模块400电性连接锁存模块200，用来防止漏电。上拉模块500电性连接第二控制节点P(n)，用来于接收第二时钟信号CKV2时，使得第二控制节点P(n)处于高电平。下拉维持模块600电性连接输入控制模块100、锁存模块200、输出控制模块300、上拉模块500和稳压模块400，用来维持第二控制节点P(n)在非扫描期间的低电平，以及维持扫描信号G(n)的低电平。
锁存模块200包含第一晶体管T1以及第二晶体管T2。第一晶体管T1的第一控制端电性连接输入控制模块100，其第一输入端电性连接第一固定电压V1，其第一输出端电性连接第一控制节点Q(n)。第二晶体管T2的第二控制端和第二输出端皆电性连接第一控制节点Q(n)，其第二输入端电性连接输入控制模块100。
稳压模块400包含第三晶体管T3。第三晶体管T3的第三控制极电性连接第一固定电压V1，其第三输入极电性连接第一晶体管T1的第一控制极，其第三输出极电性连接第二控制节点P(n)。
上拉模块500包含第四晶体管T4。第四晶体管T4的第四控制极电性连接第二时钟信号CKV2，其第四输入极电性连接第一固定电压V1，其第四输出极电性连接第二控制节点P(n)。
下拉维持模块600包含第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和电容C。第五晶体管T5的第五控制极电性连接第二时钟信号CKV2，其第五输入极电性连接第三晶体管T3的第三输出极，其第五输出极电性连接第二固定电压V2。第六晶体管T6的第六控制极电性连接第三晶体管T3的第三输出极，其第六输入极电性连接第二控制节点P(n)，其第六输出极电性连接第二固定电压V2。第七晶体管T7的第七控制极电性连接第二控制节点P(n)，其第七输入极电性连接第一控制节点Q(n)，其第七输出极电性连接第二固定电压V2。第八晶体管T8的第八控制极电性连接第二控制节点P(n)，其第八输入极电性连接输出端OUT，其第八输出极电性连接第二固定电压V2。电容C的两端电性连接第二控制节点P(n)和第二固定电压V2。
输入控制模块100包含第九晶体管T9。第九晶体管T9的第九控制极和第九输入极电性连接前两级GOA电路单元SR(n-2)输出的扫描信号G(n-2)，其第九输出极电性连接第一晶体管T1的第一控制极。
输出控制模块300包含第十晶体管T10。第十晶体管T10的第十控制极电性连接第一控制节点Q(n)，其第十输入极电性连接第一时钟信号CKV1，其第十输出极电性连接输出端OUT
图2的GOA电路单元SR(n)的所有晶体管皆为N型金氧半导体(N-type metal oxidesemiconductor，NMOS)晶体管。较佳地，所有晶体管T1-T10的控制极、输入极和输出极分别是晶体管T1-T10的栅极、漏极和源极，第一固定电压V1为高电平，第二固定电压V2为低电平。晶体管T1-T10的输入极和输出极也分别可以是晶体管的源极和漏极。
请一并参阅图3，图3是图2所示各种输入信号、输出信号和节点电压的时序图。每一GOA电路单元SR(n)自接收到扫描信号G(n-2)起到输出扫描信号G(n)的期间，亦即图3所示的t1-t3，称之为扫描期间，其余时间称为非扫描期间。扫描期间又分为预充电期间(t1-t2)及输出脉冲期间(t3)。为便于说明，以下实施例是以采用时钟信号CK1和CK2(分别表示图2的第一时钟信号CKV1和第二时钟信号CKV2)的GOA电路单元SR(n)为例。
在时段t1时，晶体管T9的第九控制极接收高电平的扫描信号G(n-2)时，晶体管T9将高电平的扫描信号G(n-2)传送至晶体管T1的第一控制极，使得晶体管T1导通高电平的第一固定电压V1至第一控制节点Q(n)。同时，晶体管T5的第五控制极因接收高电平的第一固定电压V1而导通高电平的扫描信号G(n-2)至晶体管T8的第八控制极。因此晶体管T8导通低电平的第二固定电压V2至第二控制节点P(n)。此时，晶体管T4导通低电平的第一时钟信号CKV1至输出端OUT，所以扫描信号G(n)处于低电平。
在时段t2时，晶体管T1和T8皆不导通，此时通过锁存模块200的晶体管T1和T2将第一控制节点Q(n)的电压锁存(hold)在高电平。因为晶体管T1在第一控制节点Q(n)和高电平的第一固定电压V1之间形成直流通路，因此第一控制节点Q(n)的电压不会因漏电而降低。此时，晶体管T4导通低电平的第一时钟信号CKV1至输出端OUT，所以扫描信号G(n)处于低电平。
在时段t3时，当晶体管T4的第四控制极接收锁存在第一控制节点Q(n)的高电平电压时，将高电平的第一时钟信号CKV1导通至输出端OUT而形成扫描信号G(n)的脉冲。
在时段t4时，晶体管T4和T5因为高电平的第二时钟信号CKV2而开启，高电平的第一固定电压V1会传送至第二控制节点P(n)。第七晶体管T7的第七控制极和晶体管T8的第八控制极因第二控制节点P(n)处于高电平而开启，使得第一控制节点Q(n)和输出端OUT皆下拉为稳定的低电平。此时扫描信号G(n)处于低电平。
请参阅图4，图4是本发明第二实施例的GOA电路单元SR(n)的电路图。不同于图2，图4的GOA电路单元SR(n)的所有晶体管皆为P型金氧半导体(P-type metal oxidesemiconductor，PMOS)晶体管，第一固定电压V2为低电平，第二固定电压V1为高电平。组件的连接与运作模式皆与图2相同，在此不另赘述。此外，本领域技术人员可以根据本发明的电路将其中全部或是部分NMOS晶体管以PMOS晶体管取代，以实现同样功能的GOA电路单元。
相较于现有技术，本发明的GOA电路单元SR(n)利用锁存模块200取代电容。因为锁存模块200的第一晶体管T1和第二晶体管T2不仅能将第一控制节点Q(n)的电压锁存在高电平，同时因为晶体管T1在第一控制节点Q(n)和高电平的第一固定电压V1之间形成直流通路，因此第一控制节点Q(n)的电压不会因漏电而降低。因此本发明解决现有技术采用电容的GOA电路单元容易发生漏电的技术问题，具有提升GOA电路单元输出扫描信号稳定性的有益效果。
综上所述，虽然本发明已以较佳实施例揭露如上，但该较佳实施例并非用以限制本发明，该领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种栅极驱动电路，其包含：
数个GOA电路单元，数个所述GOA电路单元以串联的方式耦接，每一级GOA电路单元用来依据前两级GOA电路单元输出的扫描信号、第一时钟信号以及第二时钟信号，在输出端输出扫描信号，其特征在于，每一级GOA电路单元包含：
输入控制模块，用来于接收所述前两级GOA电路单元输出的扫描信号时导通；
锁存模块，电性连接所述输入控制模块和第一控制节点，用来锁存所述第一控制节点的电平，其包含：
第一晶体管，其第一控制端电性连接所述输入控制模块，其第一输入端电性连接第一固定电压，其第一输出端电性连接所述第一控制节点；以及
第二晶体管，其第二控制端和第二输出端皆电性连接所述第一控制节点，其第二输入端电性连接所述输入控制模块；
输出控制模块，电性连接所述第一控制节点，用来依据施加于所述第一控制节点的电压，控制输出的所述扫描信号；
稳压模块，电性连接所述锁存模块，用来防止漏电；
上拉模块，电性连接第二控制节点，用来于接收所述第二时钟信号时，使得所述第二控制节点处于高电平；及
下拉维持模块，电性连接所述输入控制模块、所述锁存模块、所述输出控制模块、所述上拉模块和所述稳压模块，用来维持所述第二控制节点在非扫描期间的低电平，以及维持所述扫描信号的低电平。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述稳压模块包含第三晶体管，其第三控制极电性连接所述第一固定电压，其第三输入极电性连接所述第一晶体管的第一控制极，其第三输出极电性连接所述第二控制节点。
3.如权利要求2所述的栅极驱动电路，其特征在于，所述上拉模块包含第四晶体管，其第四控制极电性连接所述第二时钟信号，其第四输入极电性连接所述第一固定电压，其第四输出极电性连接所述第二控制节点。
4.如权利要求3所述的栅极驱动电路，其特征在于，所述下拉维持模块包含：
第五晶体管，其第五控制极电性连接所述第二时钟信号，其第五输入极电性连接所述第三晶体管的第三输出极，其第五输出极电性连接第二固定电压；
第六晶体管，其第六控制极电性连接所述第三晶体管的第三输出极，其第六输入极电性连接所述第二控制节点，其第六输出极电性连接所述第二固定电压；
第七晶体管，其第七控制极电性连接所述第二控制节点，其第七输入极电性连接所述第一控制节点，其第七输出极电性连接所述第二固定电压；
第八晶体管，其第八控制极电性连接所述第二控制节点，其第八输入极电性连接所述输出端，其第八输出极电性连接所述第二固定电压；及
电容，其两端电性连接所述第二控制节点和所述第二固定电压。
5.如权利要求4所述的栅极驱动电路，其特征在于，每一晶体管皆为N型金氧半导体晶体管，所述第一固定电压为高电平，所述第二固定电压为低电平。
6.如权利要求4所述的栅极驱动电路，其特征在于，每一晶体管皆为P型金氧半导体晶体管，所述第一固定电压为低电平，所述第二固定电压为高电平。
7.如权利要求1所述的栅极驱动电路，其特征在于，所述输入控制模块包含第九晶体管，其第九控制极和第九输入极电性连接所述前两级GOA电路单元输出的扫描信号，其第九输出极电性连接所述第一晶体管的第一控制极。
8.如权利要求1所述的栅极驱动电路，其特征在于，所述输出控制模块包含第十晶体管，其第十控制极电性连接所述第一控制节点，其第十输入极电性连接所述第一时钟信号，其第十输出极电性连接所述输出端。
9.如权利要求1所述的栅极驱动电路，其特征在于，所述第一时钟信号的脉冲和所述第二时钟信号的脉冲互不重叠。
10.一种液晶显示器，其包含源极驱动器以及权利要求1-9任一项所述的栅极驱动电路，所述源极驱动器用来输出数据信号至数个像素单元使其显示灰阶。
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