CN102779478B - 移位寄存器单元及其驱动方法、移位寄存器和显示装置 - Google Patents

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Abstract

本发明提供了一种移位寄存器单元及其驱动方法、移位寄存器和显示装置。所述移位寄存器单元包括：进位信号输出端；驱动信号输出端；分级输出模块，分别与上拉节点、下拉节点、进位信号输出端和驱动信号输出端连接，用于通过分级输出进位信号和驱动信号，而使得在驱动信号在求值阶段维持高电平而在复位阶段维持低电平；上拉节点电平维持模块，用于在求值阶段通过第一输出控制模块维持上拉节点的电平为高电平，以使得驱动信号维持高电平。本发明通过输出分级和上拉节点电平维持，解决耗尽型TFT的漏电流问题对移位寄存器的影响，并增强了稳定性和可靠性，降低了功耗。

Description

移位寄存器单元及其驱动方法、移位寄存器和显示装置
技术领域
本发明涉及有机发光显示领域，尤其涉及一种移位寄存器单元及其驱动方法、移位寄存器和显示装置。
背景技术
在有源驱动显示（Active Matrix Display）中，各行的扫描线（scan line）和各列的扫描线（data line）交叉构成了一个有源矩阵。一般采用逐行扫描的方法，依次打开各行的门管，将数据线上的电压写入像素。在显示背板上集成行扫描驱动电路，具有窄边化、低成本的优势，已经在大多数LCD/AMOLED显示器件中采用。
目前制造显示器件背板的工艺有很多种，如a-Si，LTPS，Oxide（氧化物）TFT等。a-Si工艺较成熟，成本低，但是a-Si TFT具有迁移率低和稳定性差的缺点。LTPS TFT速度快、稳定性好，但是均匀性差，成本高，还不适于大尺寸面板的制备。氧化物TFT迁移率较高，均匀性好，成本低，是未来最适合大尺寸面板显示的技术，但是氧化物TFT的I-V转移特性通常为耗尽型，即在氧化物TFT的栅源电压Vgs为零时，其仍然导通。
耗尽型TFT（薄膜晶体管）给显示器件背板集成移位寄存器带来很大难度。图1A是传统的移位寄存器的结构图，图1A中所有的晶体管都是n型薄膜晶体管。如图1A所示，传统的移位寄存器包括第一输出晶体管T1、第二输出晶体管T2、控制T1的第一控制模块11和控制T2的第二控制模块12，每一级的移位寄存器的输出端与下一级移位寄存器的输入端连接，并交替通过两个占空比为50％的时钟信号CLK1、CLK2所控制，所有的输入信号和控制信号摆幅为VGL~VGH，VGL为低电平，VGH为高电平。第一输出晶体管T1与时钟信号CLK2和输出端OUT(n)连接，起到传输高电平的作用；第二输出晶体管T2与输出低电平VGL的低电平输出端和输出端OUT(n)连接，起到传输低电平的作用。
如图1B所示，该移位寄存器的工作可以分三个阶段：
第一个阶段是预充电阶段，当前一级移位寄存器的输出端OUT(n-1)产生一个高电平脉冲时，控制PU点（与T1的栅极连接的节点，也即上拉节点）被充电至高电平VGH，同时控制PD点（与T2的栅极连接的节点，也即下拉节点）被放电至低电平VGL，此时T1导通，将CLK2的低电平传至输出端OUT(n)，而T2关断；
第二个阶段为求值阶段，在下一个时钟周期，PU点变为浮空状态，即与其相连的第一输出控制模块的晶体管都被关断，没有信号过来。CLK2从低电平变为高电平，随着输出电压的上升，PU点电压被连接在T1的栅极和输出端OUT(n)之间的电容自举到一个更高的电平，从而保证输出端OUT(n)的输出电压没有阈值损失，此时PD点保持为低电平，使T2关断，防止输出端OUT(n)输出的高电平通过T2漏电；
第三个阶段为复位阶段，即再下一个时钟周期，CLK2变为低电平，CLK1变为高电平，PU点被放电至低电平，PD点被重新充电至高电平，这时T1关断，T2导通，输出端OUT(n)的输出电压通过T2保持低电平。
由图1B可知，PU点和PD点形成互反的关系，避免T1和T2同时导通造成输出异常。
然而如果图1A中的T1和T2为耗尽型晶体管，输出则会产生较大的失真。首先，在求值阶段，PU点电压为高电平使T1管导通，PD点电压虽然被放电至低电平VGL，但是由于T2的耗尽型特性，T2的Vgs虽然为0但仍不能正常关断，产生漏电流，即T1和T2同时导通，则输出端OUT(n)输出的高电平取决于T1和T2的电阻分压，通常会比正常所需高电平低很多，进而会影响下一级移位寄存器的正常工作，可能造成后级失效。其次，在复位阶段，PU点电压为低电平，PD点电压为高电平，输出端OUT(n)的输出电压为低电平，同时由于T1为耗尽型晶体管，T1始终导通，如果CLK2变为高电平，则输出端OUT(n)的输出电压会产生高电平脉冲，其电位取决于T1和T2的电阻分压。输出端OUT(n)的输出电压的正常波形如图1C中实线所示，输出端OUT(n)的输出电压的失真后的波形如图1C中虚线所示。
除了第一输出晶体管T1和第二输出晶体管T2，内部控制电路中的耗尽型TFT管同样会造成输出失效。如图2A所示，所述第二控制模块为下拉管控制模块，所述第一控制模块包含T3和T4，T3和T4为耗尽型晶体管，其中，T3连接与上一级移位寄存器的输出端OUT(n-1)和PU点（与T1的栅极连接的节点）连接，T3的作用是在预充电阶段将PU点电压充电至高电平；T4的栅极与复位信号Rst连接，T4与连接PU点和输出低电平VGL的低电平输出端连接，T4的作用是在复位阶段将PU点电压拉低。耗尽型晶体管T3和T4在求值阶段时会导通，将PU点电压拉低，从而造成T1不完全导通，影响输出端OUT(n)输出的高电平，如图2B中虚线部分所示。
综上所述，急需在电路结构上进行改进解决耗尽型TFT对移位寄存器输出的影响。
发明内容
本发明的主要目的在于提供一种移位寄存器单元及其驱动方法、移位寄存器和显示装置，以解决耗尽型TFT的漏电流问题对移位寄存器的影响。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括：
输入端；
第一输出控制模块，其输出控制信号输出端与上拉节点连接，用于在求值阶段上拉驱动信号；
第二输出控制模块，其输出控制信号输出端与下拉节点连接，用于在复位阶段下拉所述驱动信号；
所述第一输出控制模块还与所述输入端连接；
其特征在于，所述移位寄存器单元还包括：
进位信号输出端；
驱动信号输出端；
分级输出模块，分别与所述上拉节点、所述下拉节点、所述进位信号输出端和所述驱动信号输出端连接，用于通过分级输出进位信号和驱动信号，而使得在所述驱动信号在求值阶段维持高电平而在复位阶段维持低电平；
上拉节点电平维持模块，用于在求值阶段通过所述第一输出控制模块维持所述上拉节点的电平为高电平，以使得所述驱动信号维持高电平。
实施时，所述分级输出模块包括：
进位输出单元，用于在预充电阶段和复位阶段在第一输出控制模块的控制下使得进位信号输出端输出第一低电平，并在求值阶段在第二输出控制模块的控制下使得进位信号输出端输出高电平；
驱动输出单元，用于在求值阶段在第二输出控制模块的控制下使得驱动信号输出端输出高电平，并在复位阶段在第一输出控制模块的控制下使得驱动信号输出端输出第二低电平。
实施时，所述进位输出单元包括第一进位输出薄膜晶体管和第二进位输出薄膜晶体管；
所述第一进位输出薄膜晶体管，栅极与所述第一输出控制模块的输出控制信号输出端连接，源极与所述进位信号输出端连接，漏极与第一时钟信号输入端连接；
所述第二进位输出薄膜晶体管，栅极与所述第二输出控制模块的输出控制信号输出端连接，源极与第一低电平输出端连接，漏极与所述进位信号输出端连接。
实施时，所述驱动输出单元包括第一驱动薄膜晶体管、第二驱动薄膜晶体管和自举电容；
所述第一驱动薄膜晶体管，栅极与所述第一输出控制模块的输出控制信号输出端连接，源极与所述驱动信号输出端连接，漏极与所述第一时钟信号输入端连接；
所述第二驱动薄膜晶体管，栅极与所述第二输出控制模块的输出控制信号输出端连接，源极与第二低电平输出端连接，漏极与所述驱动信号输出端连接；
所述第一驱动薄膜晶体管的栅极和源极之间并联有所述自举电容。
实施时，所述第一进位输出薄膜晶体管、所述第二进位输出薄膜晶体管、所述第一驱动薄膜晶体管和所述第二驱动薄膜晶体管为耗尽型薄膜晶体管。
实施时，所述第一进位输出薄膜晶体管的阈值电压、所述第二进位输出薄膜晶体管的阈值电压、所述第一驱动薄膜晶体管的阈值电压和所述第二驱动薄膜晶体管的阈值电压相同，都为耗尽阈值电压；
所述第一低电平小于所述第二低电平，并且所述第一低电平与所述第二低电平的差值的绝对值大于所述耗尽阈值电压的绝对值。
实施时，所述第一输出控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管，其中，
所述第一薄膜晶体管，栅极和源极与所述输入端连接，漏极与所述第二薄膜晶体管的源极连接；
所述第二薄膜晶体管，栅极与所述输入端连接，漏极与所述第四薄膜晶体管的漏极连接；
所述第三薄膜晶体管，栅极与复位信号输出端连接，源极与所述第一低电平输出端连接，漏极与所述第四薄膜晶体管的源极连接；
所述第四薄膜晶体管，栅极与所述复位信号输出端连接；
所述第一薄膜晶体管的漏极还与所述第一反馈控制薄膜晶体管的源极连接;
所述第二薄膜晶体管的漏极与所述第一输出控制模块的输出控制信号输出端连接。
实施时，所述第二输出控制模块包括第一输出控制薄膜晶体管、第二输出控制薄膜晶体管和第三输出控制薄膜晶体管；
所述第一输出控制薄膜晶体管，栅极与所述第一进位输出薄膜晶体管的栅极连接，源极与所述第二输出控制薄膜晶体管的漏极连接，漏极与所述第二进位输出薄膜晶体管的栅极连接；
所述第二输出控制薄膜晶体管，栅极与所述第一进位输出薄膜晶体管的栅极连接，源极与第一低电平输出端连接；
所述第三输出控制薄膜晶体管，栅极和漏极与高电平输出端连接，源极与所述第二进位输出薄膜晶体管的栅极连接。
实施时，所述上拉节点电平维持模块包括：
第一反馈控制薄膜晶体管，栅极与所述进位信号输出端连接，源极与所述第一薄膜晶体管的漏极连接，漏极与所述驱动信号输出端连接；
所述第一反馈薄膜晶体管为耗尽型薄膜晶体管；
所述第一反馈薄膜晶体管的阈值电压为耗尽阈值电压；
所述第一低电平小于所述第二低电平，并且所述第一低电平与所述第二低电平的差值的绝对值大于所述耗尽阈值电压。
实施时，本发明所述的移位寄存器单元还包括切断控制信号输入端和切断控制信号输出端；
所述上拉节点电平维持模块还包括第二反馈控制薄膜晶体管；
所述第二反馈控制薄膜晶体管，栅极与所述进位信号输出端连接，源极与所述驱动信号输出端连接，漏极与切断控制信号输出端连接；
所述第二输出控制模块与所述切断控制信号输入端连接。
实施时，所述分级输出模块还包括分级输出单元，其连接于所述进位输出单元和所述驱动输出单元之间。
实施时，所述分级输出单元包括第一分级输出薄膜晶体管和第二分级输出薄膜晶体管;
所述第一分级输出薄膜晶体管，栅极与所述第一进位输出薄膜晶体管的栅极连接，漏极与所述第一时钟信号输入端连接，源极所述第二反馈控制薄膜晶体管的源极连接；
所述第二分级输出薄膜晶体管，栅极与所述第二进位输出薄膜晶体管的栅极连接，源极与第二低电平输出端连接，漏极与所述第一分级输出薄膜晶体管的源极连接。
本发明提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括以下步骤：
在输入端输入高电平的周期内，第一时钟信号为低电平，第一输出控制模块控制对所述自举电容预充电，以控制进位信号输出端输出第一低电平并驱动信号输出端输出第二低电平；第二输出控制模块控制其输出控制信号端输出第一低电平；
在下一个时钟周期内，第一时钟信号变为高电平，第一输出控制模块控制进位信号输出端和驱动信号输出端输出高电平；
在再下一个时钟周期内，第一时钟信号变为低电平，第一输出控制模块和第二输出控制模块控制使得进位信号输出端和驱动信号输出端输出低电平。
本发明还提供了一种移位寄存器，包括多级上述的移位寄存器单元；
除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端和上一级移位寄存器单元的进位信号输出端连接。
本发明还提供了一种移位寄存器，包括多级上述的移位寄存器单元；
除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端和上一级移位寄存器单元的进位信号输出端连接；
除了最后一级移位寄存器单元，每一级移位寄存器单元的切断控制信号输入端和下一级移位寄存器单元的切断控制信号输出端连接。
本发明还提供了一种显示装置，包括上述的移位寄存器。
与现有技术相比，本发明所述的移位寄存器单元及其驱动方法、移位寄存器和显示装置，通过输出分级和上拉节点电平维持，解决耗尽型TFT的漏电流问题对移位寄存器的影响，并增强了稳定性和可靠性，降低了功耗。
附图说明
图1A是传统的移位寄存器的电路图；
图1B是传统的移位寄存器在工作过程中的各信号的时序图；
图1C是传统的移位寄存器的输出端OUT（n）的输出波形；
图2A是传统的移位寄存器的具体实施例的电路图；
图2B是传统的移位寄存器的具体实施例在工作过程中的各信号的时序图；
图3是本发明所述的移位寄存器单元的第一实施例的电路图；
图4是本发明所述的移位寄存器单元的第二实施例的电路图；
图5是本发明所述的移位寄存器单元的第三实施例的电路图；
图6是本发明所述的移位寄存器单元的第四实施例的电路图；
图7是本发明所述的移位寄存器单元的第五实施例的电路图；
图8是本发明所述的移位寄存器单元的第六实施例的电路图；
图9是本发明所述的移位寄存器单元的第二实施例、第三实施例、第四实施例、第五实施例、第六实施例在工作过程中的各信号的时序图；
图10是本发明所述的移位寄存器单元的第七实施例的电路图；
图11是本发明所述的移位寄存器单元的第八实施例的电路图；
图12是本发明所述的移位寄存器单元的第九实施例的电路图；
图13是本发明所述的移位寄存器单元的第九实施例在工作过程中的各信号的时序图；
图14是本发明所述的移位寄存器单元的第十实施例的电路图；
图15是本发明所述的移位寄存器单元的第十实施例在工作过程中的各信号的时序图；
图16是本发明所述的移位寄存器单元的第十一实施例的电路图；
图17是本发明所述的移位寄存器单元的第十一实施例在工作过程中的各信号的时序图；
图18是本发明所述的移位寄存器单元的第十二实施例的电路图；
图19是本发明采用的结构和传统结构对耗尽型TFT的模拟结果示意图；
图20是本发明所述的移位寄存器的第一实施例的电路图；
图21是本发明所述的移位寄存器的第二实施例的电路图。
具体实施方式
为使得本发明的目的、技术方案和优点表达得更加清楚明白，下面结合附图及具体实施例对本发明再做进一步详细的说明。
本发明提供了一种移位寄存器单元及其驱动方法、移位寄存器和显示装置，以解决耗尽型TFT的漏电流问题对移位寄存器的影响。
如图3所示，本发明所述的移位寄存器单元的第一实施例，包括：
输入端IN；
进位信号输出端CA（n）；
驱动信号输出端OUT（n）；
第一输出控制模块31，其输出控制信号输出端与PU点（上拉节点）连接，用于在求值阶段上拉驱动信号；
第二输出控制模块32，其输出控制信号输出端与PD点（下拉节点）连接，用于在复位阶段下拉所述驱动信号；
所述第一输出控制模块31还与所述输入端IN连接；
所述移位寄存器单元的第一实施例还包括：
分级输出模块33，分别与PU点、PD点、所述进位信号输出端CA（n）和所述驱动信号输出端OUT（n）连接，用于通过分级输出进位信号和驱动信号，而使得在所述驱动信号在求值阶段维持高电平而在复位阶段维持低电平；
上拉节点电平维持模块34，与所述第一输出控制模块31连接，用于在求值阶段通过第一输出控制模块31维持所述上拉节点的电平为高电平，以使得所述驱动信号维持高电平；
所述进位信号输出端CA（n）与下一级移位寄存器单元的输入端IN连接（图3中未示）。
本发明所述的移位寄存器单元的第一实施例采用了所述分级输出模块33，通过分级输出进位信号和驱动信号，而使得在所述驱动信号在求值阶段维持高电平而在复位阶段维持低电平，从而解决耗尽型TFT的漏电流问题对移位寄存器单元的驱动信号的影响；
并且，本发明所述的移位寄存器单元的第一实施例通过所述上拉节点电平维持模块31，控制在求值阶段通过第一输出控制模块31维持所述上拉节点的电平为高电平，以使得所述驱动信号维持高电平，从而避免上拉节点（PU点）在求值阶段通过内部TFT耗尽导通漏电，影响输出。
如图4所示，本发明所述的移位寄存器单元的第二实施例的结构框图。本发明所述的移位寄存器单元的第二实施例基于本发明所述的移位寄存器单元的第一实施例。在该第二实施例中，所述分级输出模块33包括驱动输出单元331和进位输出单元332，其中，
所述进位输出单元332采用第一低电平输出端驱动；
所述驱动输出单元331采用第二低电平输出端驱动；
所述进位输出单元332，用于在预充电阶段和复位阶段在所述第一输出控制模块31的控制下使得进位信号输出端CA（n）输出第一低电平VGL1，并在求值阶段在第二输出控制模块的控制下使得进位信号输出端输出高电平；
所述驱动输出单元331，用于在求值阶段在所述第二输出控制模块32的控制下使得驱动信号输出端OUT（n）输出高电平，并在复位阶段在第一输出控制模块31的控制下使得驱动信号输出端OUT（n）输出第二低电平VGL2。
所述第一低电平输出端输出第一低电平VGL1，所述第二低电平输出端输出第二低电平VGL2；
所述第一低电平VGL1和第二低电平VGL2不同，从而避免耗尽型TFT的漏电流问题对移位寄存器单元的驱动信号的影响。
如图5所示，本发明所述的移位寄存器单元的第三实施例的电路图。本发明所述的移位寄存器单元的第三实施例基于本发明所述的移位寄存器单元的第二实施例。在该第三实施例中，
所述进位输出单元332包括第一进位输出薄膜晶体管T1和第二进位输出薄膜晶体管T2；
所述驱动输出单元331包括第一驱动薄膜晶体管T3、第二驱动薄膜晶体管T4和自举电容C；
所述第一进位输出控制薄膜晶体管T1，栅极与所述第一输出控制模块31的输出控制信号输出端连接，源极与所述进位信号输出端CA（n）连接，漏极与第一时钟信号输入端连接；
所述第一驱动薄膜晶体管T3的栅极和源极之间并联有所述自举电容C；
所述第一驱动薄膜晶体管T3，栅极与所述第一输出控制模块31的输出控制信号输出端连接，源极与所述驱动信号输出端OUT（n）连接，漏极与所述第一时钟信号输入端连接；
所述第二输出控制薄膜晶体管T2，栅极与所述第二输出控制模块32的输出控制信号端连接，源极与第一低电平输出端连接，漏极与所述进位信号输出端CA（n）连接；
所述第二驱动薄膜晶体管T4，栅极与所述第二输出控制模块32的输出控制信号端连接，源极与第二低电平输出端连接，漏极与所述驱动信号输出端OUT（n）连接；
所述第一输出控制模块31还分别与第一低电平输出端和所述输入端IN连接；
所述第二输出控制模块32还与第一低电平输出端连接。
进一步地，T1、T2、T3和T4都是n型TFT（薄膜晶体管）；
进一步地，所述第一进位输出薄膜晶体管T1、所述第二进位输出薄膜晶体管T2、所述第一驱动薄膜晶体管T3和所述第二驱动薄膜晶体管T4都是耗尽型薄膜晶体管；
进一步地，所述第一进位输出薄膜晶体管T1的阈值电压、所述第二进位输出薄膜晶体管T2的阈值电压、所述第一驱动薄膜晶体管T3的阈值电压和所述第二驱动薄膜晶体管T4的阈值电压相同，都为耗尽阈值电压Vth；
其中，从第一时钟信号输入端输入第一时钟信号CLK1，所述第一低电平输出端输出第一低电平VGL1，所述第二低电平输出端输出第二低电平VGL2；
并且VGL1<VGL2，且|VGL1-VGL2|>|Vth|。
PU点是与所述第一进位输出控制薄膜晶体管T1的栅极连接的节点，PD点是与所述第二进位输出控制薄膜晶体管T2的栅极连接的节点。PU点电位、PD点电位分别由第一输出控制模块31、第二输出控制模块32所控制的。PU点电位的时序图、PD点电位的时序图如图9所示。第一输出控制模块31是用于使PU点电位产生如图9所示的PU点电位的时序图，第二输出控制模块32用于使PD点电位产生如图9所示的PD点电位的时序图。
在该第三实施例中，所述第一输出控制模块与第二时钟信号输入端连接（图5中未示）；作为可替代的实施例，也可以省去第二时钟信号，第一输出控制模块也可以不与第二时钟信号输入端连接，可以实现同样的功能。所述第从二时钟信号输入端输入第二时钟信号CLK2，CLK1和CLK2反相。
如图6所示，本发明所述的移位寄存器单元的第四实施例的电路图。本发明所述的移位寄存器单元的第四实施例基于本发明所述的移位寄存器单元的第三实施例。在该第四实施例中，
所述第二输出控制模块32包括第一输出控制薄膜晶体管T21、第二输出控制薄膜晶体管T22和第三输出控制薄膜晶体管T23，其中，
所述第一输出控制薄膜晶体管T21，栅极与所述第一进位输出薄膜晶体管T1的栅极连接，源极与所述第二输出控制薄膜晶体管T22的漏极连接，漏极与所述第二进位输出薄膜晶体管T2的栅极连接；
所述第二输出控制薄膜晶体管T22，栅极与所述第一进位输出薄膜晶体管T1的栅极连接，源极与第一低电平输出端连接；
所述第三输出控制薄膜晶体管T23，栅极和漏极与高电平输出端连接，源极与所述第二进位输出薄膜晶体管T2的栅极连接；
所述高电平输出端输出高电平VGH。
如图7所示，本发明所述的移位寄存器单元的第五实施例的电路图。本发明所述的移位寄存器单元的第五实施例基于本发明所述的移位寄存器单元的第三实施例。在该第五实施例中，
所述第一输出控制模块31包括反馈信号接收端CO；
所述上拉节点电平维持模块34包括：
第一反馈控制薄膜晶体管T41，栅极与所述进位信号输出端CA（n）连接，源极与所述第一输出控制模块的反馈信号接收端CO连接，漏极与所述驱动信号输出端OUT（n）连接；
所述第一反馈薄膜晶体管T41为耗尽型薄膜晶体管；
所述第一反馈薄膜晶体管T41的阈值电压为耗尽阈值电压Vth；
所述VGL1<VGL2，且|VGL1-VGL2|>|Vth|，以保证在复位阶段T41处于截止状态，不会对驱动输出端产生影响。
如图8所示，本发明所述的移位寄存器单元的第六实施例的电路图。
该第六实施例包括第一输出控制模块31、第二输出控制模块32、分级输出模块33、上拉节点电平维持模块34、输入端IN、进位信号输出端CA（n）、和驱动信号输出端OUT（n），其中，
所述第一输出控制模块31，其输出控制信号输出端与PU点（上拉节点）连接，用于在求值阶段上拉驱动信号；
所述第一输出控制模块31包括反馈信号接收端CO；
所述第一输出控制模块31还包括第一薄膜晶体管T11、第二薄膜晶体管T12、第三薄膜晶体管T13和第四薄膜晶体管T14，其中，
所述第一薄膜晶体管T11，栅极与第二时钟信号CLK2连接，源极与所述输入端IN连接，漏极与所述第二薄膜晶体管T62的源极连接；
所述第二薄膜晶体管T12，栅极与第二时钟信号CLK2连接，漏极与所述第四薄膜晶体管T14的漏极连接；
对于图8所示的实施例可以替代的另一种实施例，T11和T12的栅极也可以不与第二时钟信号CLK2连接，而是直接与输入端IN连接，能够实现同样的功能。区别是，采用两个时钟信号CLK1和CLK2来控制本发明的移位寄存器单元，能够使控制更加灵活和精确；
所述第三薄膜晶体管T13，栅极与复位信号输出端Rst连接，源极与所述第一低电平输出端连接，漏极与所述第四薄膜晶体管T14的源极连接；
所述第四薄膜晶体管T14，栅极与复位信号输出端Rst连接；
所述第一薄膜晶体管T11的漏极还与所述第一输出控制模块31的反馈信号接收端CO连接;
所述第二薄膜晶体管T12的漏极还与所述第一输出控制模块31的输出控制信号输出端连接；
所述复位信号输出端Rst与所述第二输出控制模块32连接（图4中未示）；
在图8中，N点是T11和T12的串联连接点，也是T13和T14的串联连接点；所述第一输出控制模块31的反馈信号接收端CO与所述N点连接；
T11和T12串联连接，作用是对PU点充高电平；
T13和T14串联连接，作用是对PU点充低电平;
所述第二输出控制模块32的输出控制信号输出端与PD点（下拉节点）连接，用于在复位阶段下拉所述驱动信号；
所述第二输出控制模块32还与第一低电平输出端连接；
所述分级输出模块33包括第一进位输出薄膜晶体管T1和第二进位输出薄膜晶体管T2；
所述驱动输出单元331包括第一驱动薄膜晶体管T3、第二驱动薄膜晶体管T4和自举电容C；
所述第一进位输出控制薄膜晶体管T1，栅极与所述第一输出控制模块31的输出控制信号输出端连接，源极与所述进位信号输出端CA（n）连接，漏极与第一时钟信号输入端连接；
所述第一驱动薄膜晶体管T3的栅极和源极之间并联有所述自举电容C；
所述第一驱动薄膜晶体管T3，栅极与所述第一输出控制模块31的输出控制信号输出端连接，源极与所述驱动信号输出端OUT（n）连接，漏极与所述第一时钟信号输入端连接；
所述第二输出控制薄膜晶体管T2，栅极与所述第二输出控制模块32的输出控制信号端连接，源极与第一低电平输出端连接，漏极与所述进位信号输出端CA（n）连接；
所述第二驱动薄膜晶体管T4，栅极与所述第二输出控制模块32的输出控制信号端连接，源极与第二低电平输出端连接，漏极与所述驱动信号输出端OUT（n）连接；
所述上拉节点电平维持模块34包括：第一反馈控制薄膜晶体管T41，栅极与所述进位信号输出端CA（n）连接，源极与所述第一输出控制模块的反馈信号接收端CO连接，漏极与所述驱动信号输出端OUT（n）连接。
图9是本发明所述的移位寄存器单元的第二实施例、第三实施例、第四实施例、第五实施例、第六实施例在工作过程中的CLK1、CA（n-1）输出的信号、PU点电位、PD点电位和OUT（n+1）输出的信号的时序图；
在图9中，VGH指的是高电平。
如图9所示，本发明所述的移位寄存器单元的第六实施例的工作过程分为三个阶段：
第一个阶段为预充电阶段S1：当输入端IN或者第二时钟信号CLK2产生一个高电平脉冲时，T11、T12导通，T13和T14关断，PU点电位被充电至高电平，使T1、T3导通，T3导通将CLK1的低电平(VGL1)传至OUT(n)，保证OUT(n)输出低电平；T1导通将CLK1的低电平(VGL1)传至CA(n)，保证CA(n)输出低电平。同时，控制与T2的栅极连接的QB点电位被放电至VGL1，虽然T2耗尽导通，但因为CA(n)输出低电平VGL1，因此对输出无影响；此时由于VGL1<VGL2，所以T4关断；
第二个阶段为求值阶段S2，即在下一个时钟周期，IN或者第二时钟信号CLK2为低电平，T11耗尽导通，CLK1从低电平变为高电平，随着CA(n)和OUT(n)输出的电压的上升，T41导通，传输高电平到N点，而此时T12的栅极为低电平，这样T12的Vgs<0且Vgs<Vth，这样就使T12和T14完全截止，保证PU点处于浮空状态（即与其相连的第一输出控制模块31的晶体管都被关断，没有信号过来），PU点电压被所述自举电容自举到一个更高的电平，从而保证OUT(n)的输出电压没有阈值损失；此时PD点电位保持为低电平VGL1，T4关断，防止OUT(n)输出的高电平通过T4漏电；虽然T2耗尽导通，对CA(n)有一定影响，但保证了OUT（n）驱动输出信号的稳定性；
第三个阶段为复位阶段S3，即再下一个时钟周期，CLK1变为低电平，复位信号输出端Rst输出的复位信号（该复位信号可能是由第二输出控制模块32产生，也可以是由外部供给）使T13、T14导通，PU点电位被放电至低电平VGL1，PD点电位被重新充电至高电平，这时T1耗尽导通，T2管导通，CA(n)输出的进位输出信号保持低电平；T4导通，T3耗尽导通，OUT（n）输出的驱动输出信号保持低电平VGL2。由于VGL1<VGL2，且|VGL1-VGL2|>|Vth|，因此T41截止，不会对驱动输出端产生影响。
本发明上述实施例所述的移位寄存器单元将输出分为两级：进位输出单元和驱动输出单元，并进位输出单元、驱动输出单元分别采用第一低电平输出端、第二低电平输出端驱动，所述第一低电平输出端和所述第二低电平输出端输出的低电平不同，从而避免了T3、T4耗尽导通产生的漏电流对输出的影响。同时本发明通过第一反馈控制薄膜晶体管T41控制内部节点，避免PU点在求值阶段通过内部TFT耗尽导通漏电，影响输出，并且第一反馈控制薄膜晶体管T41的栅源控制电压分别由不同低电平电压控制，避免内部节点电位变化对输出的逆影响。由于T1、T2只驱动进位输出，因此尺寸无需很大。
图10是本发明所述的移位寄存器单元的第七实施例的电路图，本发明所述的移位寄存器单元的第七实施例基于本发明所述的移位寄存器单元的第五实施例。
如图10所示，本发明第七实施例所述的移位寄存器单元还包括切断控制信号输入端IOFF_IN和切断控制信号输出端IOFF（n）；
所述上拉节点电平维持模块34还包括第二反馈控制薄膜晶体管T42；
所述第二反馈控制薄膜晶体管T42，栅极与所述进位信号输出端CA（n）连接，源极与所述驱动信号输出端OUT（n）连接，漏极与切断控制信号输出端IOFF（n）连接；
所述第二输出控制模块32与所述切断控制信号输入端IOFF_IN连接。
所述切断控制信号输出端IOFF（n），与上一级移位寄存器单元的切断控制信号输入端连接(图10中未示)，输出的切断控制信号用于控制上一级移位寄存器单元的第二输出控制模块以切断PD点的漏电通路。
图11是本发明所述的移位寄存器单元的第八实施例的电路图，本发明所述的移位寄存器单元的第八实施例基于本发明所述的移位寄存器单元的第七实施例。
如图11所示，在本发明所述的移位寄存器单元的第八实施例中，所述分级输出模块33还包括分级输出单元333，其连接于所述进位输出单元332和所述驱动输出单元331之间；
第一分级输出薄膜晶体管T31和第二分级输出薄膜晶体管T32，其中，
所述第一分级输出薄膜晶体管T31，栅极与所述第一进位输出薄膜晶体管T1的栅极连接，漏极与所述第一时钟信号输入端连接，源极所述第二反馈控制薄膜晶体管T42的源极连接；
所述第二分级输出薄膜晶体管T32，栅极与所述第二进位输出薄膜晶体管T2的栅极连接，源极与第二低电平输出端连接，漏极与所述第一分级输出薄膜晶体管T31的源极连接；
该第八实施例为了进一步避免T41、T42对OUT（n）的影响，将所述分级输出模块33分为三级输出，可进一步避免输出漏电。
图12是本发明所述的移位寄存器单元的第九实施例的电路图，本发明所述的移位寄存器单元的第九实施例基于本发明所述的移位寄存器单元的第八实施例。
如图12所示，所述第一输出控制模块包括第一薄膜晶体管T11、第二薄膜晶体管T12、第三薄膜晶体管T13和第四薄膜晶体管T14；所述第二输出控制模块包括第一输出控制薄膜晶体管T21、第二输出控制薄膜晶体管T22和第三输出控制薄膜晶体管T23；
所述第一薄膜晶体管T11，栅极与第二时钟信号输入端连接，源极所述第二薄膜晶体管T12的漏极连接，漏极与所述输入端IN连接；
所述第二薄膜晶体管T12，栅极与第二时钟信号输入端连接，源极与所述第一进位输出薄膜晶体管T1的栅极连接；
所述第三薄膜晶体管T13，栅极与所述第二进位输出薄膜晶体管T2的栅极连接，源极与所述第四薄膜晶体管T14的漏极连接，漏极与所述第一输出控制薄膜晶体管T21的栅极连接；
所述第四薄膜晶体管T14，栅极与所述第二进位输出薄膜晶体管T2的栅极连接，源极与第一低电平输出端连接；
所述第一输出控制薄膜晶体管T21，栅极与所述第一进位输出薄膜晶体管T1的栅极连接，源极分别与切断控制信号输入端IOFF_IN（n）和所述第二输出控制薄膜晶体管T22的漏极连接，漏极与所述第二进位输出薄膜晶体管T2的栅极连接；
所述第二输出控制薄膜晶体管T22，栅极与所述第一进位输出薄膜晶体管T1的栅极连接，源极与第一低电平输出端连接；
所述第三输出控制薄膜晶体管T23，栅极和漏极与高电平输出端连接，源极与所述第二进位输出薄膜晶体管T2的栅极连接；
其中，从第二时钟信号输入端输出第二时钟信号CLK2，CLK2与CLK1反相；
所述高电平输出端输出高电平VGH。
进一步地，图12中所示的第二输出控制模块及其连接关系、外部信号等也适用于本发明所述的移位寄存器单元的第一实施例、第二实施例、第三实施例、第五实施例、第六实施例、第七实施例、第八实施例。
图13是本发明所述的移位寄存器单元的第九实施例在工作过程中的CLK2、CLK1、IN输出的信号、PU点电位、PD点电位、CO输出的信号、IOFF（n+1）输出的信号、CA（n）输出的信号和OUT（n）输出的信号的时序图，并且，在图13中，S1、S2、S3指示的分别为预充电阶段、求值阶段、复位阶段。
图14是本发明所述的移位寄存器单元的第十实施例的电路图，本发明所述的移位寄存器的第十实施例基于本发明所述的移位寄存器单元的第九实施例。
如图14所示，本发明所述的移位寄存器单元的第十实施例为了进一步避免T41、T42对OUT（n）的影响，将输出分为三级，这样可以进一步避免输出漏电；
本发明所述的移位寄存器单元的第十实施例还包括第一分级输出薄膜晶体管T31和第二分级输出薄膜晶体管T32;
所述第一分级输出薄膜晶体管T31，栅极与所述第一进位输出薄膜晶体管T1的栅极连接，漏极与所述第一时钟信号输入端连接，源极所述第二反馈控制薄膜晶体管T42的源极连接；
所述第二分级输出薄膜晶体管T32，栅极与所述第二进位输出薄膜晶体管T2的栅极连接，源极与第二低电平输出端连接，漏极与所述第八薄膜晶体管T11的源极连接。
图15是本发明所述的移位寄存器单元的第十实施例在工作过程中的CLK2、CLK1、CA（n-1）输出的信号、PU点电位、PD点电位、CO输出的信号、IOFF_IN输出的信号、CA（n）输出的信号和OUT（n）输出的信号的时序图，并且，在图15中，S1、S2、S3指示的分别为预充电阶段、求值阶段、复位阶段。
图16是本发明所述的移位寄存器单元的第十一实施例的电路图，本发明所述的移位寄存器单元的第十一实施例基于本发明所述的移位寄存器单元的第三实施例。
在本发明所述的移位寄存器单元的第十一实施例中，
所述第一输出控制模块31包括第一薄膜晶体管T11、第二薄膜晶体管T12、第三薄膜晶体管T13和第四薄膜晶体管T14，其中，
所述第一薄膜晶体管T11，栅极与输入端IN连接，源极与所述输入端IN连接，漏极与所述第二薄膜晶体管T12的源极连接；
所述第二薄膜晶体管T12，栅极与输入端IN连接，漏极与所述第四薄膜晶体管T14的漏极连接；
所述第三薄膜晶体管T13，栅极与复位信号输出端RST（n）连接，源极与所述第一低电平输出端连接，漏极与所述第四薄膜晶体管T14的源极连接；
所述第四薄膜晶体管T14，栅极与复位信号输出端RST（n）连接；
所述上拉节点电平维持模块34包括：电位稳定电容C1，第一端连接于第一低电平输出端，第二端分别连接于第一薄膜晶体管T11的漏极与第三薄膜晶体管T13的漏极；
在图16中，M点是与所述电位稳定电容C1的第二端连接的节点；
所述进位信号端CA（n）还与上一级移位寄存器单元的复位信号输出端RST（n-1）连接。
如图17所示，本发明所述的移位寄存器单元的第十一实施例的工作过程分为三个阶段：
第一个阶段为预充电阶段S1：第一时钟信号输出端和复位信号输出端RST（n）输出第一低电平VGL1，输入端IN输出高电平VGH，因此T11、T12开启，通过PU点对自举电容C充电，同时也通过M点对C1充电；由于T14的源极电压为VGL1，同时RST（n）的电位也为VGL1，因此对于T14而言Vgs（栅源电压）为0，T14处于一定的开启状态（对应其特性曲线，可以看到其处于线性区，有一定电阻），随着输入端IN对C1的充电，M点电位迅速升高，对于T13，其源极电位为M点的电位，而T13的栅极电位为VGL1，因此T13的Vgs小于0，当M点电位上升到一定值后，T13彻底关闭，由于T13关闭，PU点的电位会很快到达VGH；而PD点的电位为VGL1，T2的Vgs为0，T2开启；对于T4，由于VGL2大于VGL1，T4的Vgs小于0，因此T4关闭。由于PU点电位的升高，T1、T3开启，OUT（n）输出低电平VGL1，CA（n）输出低电平VGL1；
第二个阶段为求值阶段S2：CLK1跳变为高电平，输入端IN的电位跳变为第一低电平VGL1，RST（n）仍然输出第一低电平VGL1，T11的Vgs和T14的Vgs为0，因此T11和T14处于一定的开启状态（处于线性区，有一定电阻）；T12的栅极电位和T13的栅极电位都为VGL1，T12的源极电位和T13的源极电位为M点电位，M点由于与C1连接，虽然C1会通过T11和T14缓慢放电，但M点电位不会很快跳变成VGL1，而是缓慢下降，只要C1两端的电位差达到一定值，在半个脉宽的时间内C1两端的电位差可以保持大于VGL1一定值，因此T12的栅源电压Vgs和T13的栅源电压Vgs小于0且可以保证其处于关闭状态，T12和T13的关闭可以使得PU点电位继续为高电平保持不变，因此T1和T3继续开启，PD点的电位继续保持低电平VGL1，因此T4继续关闭，T2保持一定的开启状态，此时CLK1为高电平，通过C将PU点电位进一步提高，T1和T3进一步开启，因此OUT（n）输出高电平VGH，同时CA（n）输出高电平VGH；
第三阶段为复位阶段S3：CLK1跳变为第一低电平VGL1，RST（n）和PD点输出高电平VGH，因此T2和T4充分开启，T13和T14充分开启，因此PU点和M点电位被下拉至VGL1，T2和T4的开启使得OUT（n）输出VGL2，而CA（n）输出VGL1；
到此移位寄存器单元的操作结束，PU点电位下拉至VGL1后，由于OUT（n）输出VGL2，T3的Vgs小于0，T3关闭，因此当CLK1再次为高电平的时候也不会影响到OUT（n）的输出。而T1虽然有可能处于微开启，但由于T2的开启，因此CA（n）输出VGL1。
图18是本发明所述的移位寄存器单元的第十二实施例的电路图，本发明所述的移位寄存器单元的第十二实施例基于本发明所述的移位寄存器单元的第十一实施例。
在该第十二实施例中，所述第二输出控制模块32包括输出控制薄膜晶体管T321和输出控制电容C322，其中，
所述输出控制薄膜晶体管T321，栅极与PU点连接，源极与第一低电平输出端连接，漏极与PD点连接；
所述输出控制电容C322，第一端与所述输出控制薄膜晶体管T321的漏极连接，第二端与第一时钟信号输出端连接。
如图19所示为本发明采用的结构和传统结构对耗尽型TFT的模拟结果，示例性地，其中TFT阈值电压为-2V。在图19中，横轴表示时间，纵轴表示移位寄存器的输出电压，lin表示坐标是线性坐标，u代表时间单位是微秒。图19中上半部分的曲线是本发明所述的移位寄存器单元对耗尽型TFT的模拟结果，图19中下半部分的曲线是传统的移位寄存器单元对耗尽型TFT的模拟结果。根据将本发明所述的移位寄存器单元和传统的移位寄存器单元对耗尽型TFT的模拟结果对比可知，传统的移位寄存器单元由于受耗尽型TFT的影响，输出衰减失真很快，而采用本发明所述的移位寄存器单元则工作正常。而根据对内部节点Q点的模拟结果进行比较，在传统的移位寄存器单元中，在求值阶段Q点电压被耗尽型TFT放电，是导致输出异常的直接原因，而采用本发明所述的移位寄存器单元，Q点电压保持正常，说明耗尽型TFT的漏电被有效抑制。
本发明还提供了一种移位寄存器单元的驱动方法，应用于本发明所述的移位寄存器单元的第五实施例至第十实施例，所述移位寄存器单元的驱动方法包括以下步骤：
预充电步骤：在输入端输入高电平的周期内，第一时钟信号为低电平，第一输出控制模块控制对所述自举电容预充电，以使所述第一进位输出控制薄膜晶体管和所述第一驱动薄膜晶体管导通，从而控制进位信号输出端输出第一低电平并驱动信号输出端输出第二低电平，而使第一反馈控制薄膜晶体管截止；第二输出控制模块控制其输出控制信号端输出第一低电平，而使得所述第二进位输出控制薄膜晶体管导通并所述第二驱动薄膜晶体管关断；
求值步骤：在下一个时钟周期内，第一时钟信号变为高电平，第一输出控制模块控制进位信号输出端和驱动信号输出端输出高电平，以使第一反馈控制薄膜晶体管导通，从而使得所述第一进位输出控制薄膜晶体管的栅极处于浮空状态；
复位步骤：在再下一个时钟周期，第一时钟信号变为低电平，第一输出控制模块控制第一进位输出控制薄膜晶体管和所述第一驱动薄膜晶体管导通，所述第二输出控制模块控制第二进位输出控制薄膜晶体管和所述第二驱动薄膜晶体管导通，从而使得进位信号输出端和驱动信号输出端输出低电平。
本发明还提供了一种移位寄存器，包括多级上述的移位寄存器单元；
除了第一级移位寄存器单元，每一级移位寄存器单元的输入端和上一级移位寄存器单元的进位信号输出端连接。
如图20所示，本发明所述的移位寄存器的第一实施例由N级移位寄存器单元连接构成，以作为有源矩阵的行扫描器，N通常为有源矩阵的行数，N为正整数；
S1、S2…、Sn、…、SN分别标示的是第一级移位寄存器单元、第二级移位寄存器单元…、第n级移位寄存器单元…、第N级移位寄存器单元；
每个移位寄存器单元分别与第一时钟信号输入端、第二时钟信号输入端、第一低电平输出端和第二低电平输出端连接；
第一时钟信号输入端输出的时钟信号和第二时钟信号输入端输入的时钟信号相位相反，占空比为50%；
其中，第一级移位寄存器的输入端IN接入初始脉冲信号STV，STV为高电平有效；
除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端和上一级移位寄存器单元的进位信号输出端连接；每一级移位寄存器有两个输出端：CA（n）为进位信号输出端，其与下一级移位寄存器单元的输入端IN连接；OUT（n）为驱动信号输出端，其与有源矩阵的行扫描线Gn连接；其中，n为正整数，且n小于或等于N；
相邻两级移位寄存器单元的时钟控制信号互为反相，比如：如果第一级移位寄存器单元的第一时钟输入端连接第一时钟信号CLK1，第一级移位寄存器单元的第二时钟信号输入端连接第二时钟信号CLK2，则与该第一级移位寄存器单元相邻的第二级移位寄存器单元的第一时钟信号输入端连接第二时钟信号CLK2，该第二级移位寄存器单元的第二时钟信号输入端连接第一时钟信号CLK1。
如图21所示，本发明所述的移位寄存器的第二实施例基于本发明该实施所述的移位寄存器的第一实施例，并且本发明所述的移位寄存器的第二实施例包括本发明所述的移位寄存器单元的第七实施例、第八实施例、第九实施例或第十实施例；
本发明所述的移位寄存器的第二实施例与本发明该实施所述的移位寄存器的第一实施例的区别在于：除了最后一级移位寄存器单元，每一级移位寄存器单元的切断控制信号输入端和下一级移位寄存器单元的切断控制信号输出端连接。
本发明的实施例还提供一种显示装置，包括如以上实施例所述的移位寄存器，所述显示装置可以包括液晶显示装置，例如液晶面板、液晶电视、手机、液晶显示器。除了液晶显示装置外，所述显示装置还可以包括有机发光显示器或者其他类型的显示装置，比如电子阅读器等。该移位寄存器可以作为显示装置的扫描电路或者栅极驱动电路等，以提供逐行扫描功能，将扫描信号送至显示区域。
以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修改、变化或等效，但都将落入本发明的保护范围内。

Claims (15)

1.一种移位寄存器单元，包括：
输入端；
第一输出控制模块，其输出控制信号输出端与上拉节点连接，用于在求值阶段上拉驱动信号；
第二输出控制模块，其输出控制信号输出端与下拉节点连接，用于在复位阶段下拉所述驱动信号；
所述第一输出控制模块还与所述输入端连接；
其特征在于，所述移位寄存器单元还包括：
进位信号输出端；
驱动信号输出端；
分级输出模块，分别与所述上拉节点、所述下拉节点、所述进位信号输出端和所述驱动信号输出端连接，用于通过分级输出进位信号和驱动信号，而使得在所述驱动信号在求值阶段维持高电平而在复位阶段维持低电平；
上拉节点电平维持模块，用于在求值阶段通过所述第一输出控制模块维持所述上拉节点的电平为高电平，以使得所述驱动信号维持高电平；
所述分级输出模块包括:
进位输出单元，用于在预充电阶段和复位阶段在第一输出控制模块的控制下使得进位信号输出端输出第一低电平，并在求值阶段在第二输出控制模块的控制下使得进位信号输出端输出高电平；
驱动输出单元，用于在求值阶段在第二输出控制模块的控制下使得驱动信号输出端输出高电平，并在复位阶段在第一输出控制模块的控制下使得驱动信号输出端输出第二低电平；
所述第一低电平和所述第二低电平不同。
2.如权利要求1所述的移位寄存器单元，其特征在于，
所述进位输出单元包括第一进位输出薄膜晶体管和第二进位输出薄膜晶体管；
所述第一进位输出薄膜晶体管，栅极与所述第一输出控制模块的输出控制信号输出端连接，源极与所述进位信号输出端连接，漏极与第一时钟信号输入端连接；
所述第二进位输出薄膜晶体管，栅极与所述第二输出控制模块的输出控制信号输出端连接，源极与第一低电平输出端连接，漏极与所述进位信号输出端连接。
3.如权利要求2所述的移位寄存器单元，其特征在于，
所述驱动输出单元包括第一驱动薄膜晶体管、第二驱动薄膜晶体管和自举电容；
所述第一驱动薄膜晶体管，栅极与所述第一输出控制模块的输出控制信号输出端连接，源极与所述驱动信号输出端连接，漏极与所述第一时钟信号输入端连接；
所述第二驱动薄膜晶体管，栅极与所述第二输出控制模块的输出控制信号输出端连接，源极与第二低电平输出端连接，漏极与所述驱动信号输出端连接；
所述第一驱动薄膜晶体管的栅极和源极之间并联有所述自举电容。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述第一进位输出薄膜晶体管、所述第二进位输出薄膜晶体管、所述第一驱动薄膜晶体管和所述第二驱动薄膜晶体管为耗尽型薄膜晶体管。
5.如权利要求4所述的移位寄存器单元，其特征在于，
所述第一进位输出薄膜晶体管的阈值电压、所述第二进位输出薄膜晶体管的阈值电压、所述第一驱动薄膜晶体管的阈值电压和所述第二驱动薄膜晶体管的阈值电压相同，都为耗尽阈值电压；
所述第一低电平小于所述第二低电平，并且所述第一低电平与所述第二低电平的差值的绝对值大于所述耗尽阈值电压的绝对值。
6.如权利要求3至5中任一权利要求所述的移位寄存器单元，其特征在于，所述第一输出控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管，其中，
所述第一薄膜晶体管，栅极和源极与所述输入端连接，漏极与所述第二薄膜晶体管的源极连接；
所述第二薄膜晶体管，栅极与所述输入端连接，漏极与所述第四薄膜晶体管的漏极连接；
所述第三薄膜晶体管，栅极与复位信号输出端连接，源极与所述第一低电平输出端连接，漏极与所述第四薄膜晶体管的源极连接；
所述第四薄膜晶体管，栅极与所述复位信号输出端连接；
所述第一薄膜晶体管的漏极还与所述上拉节点电平维持模块连接；
所述第二薄膜晶体管的漏极与所述第一输出控制模块的输出控制信号输出端连接。
7.如权利要求2至5中任一权利要求所述的移位寄存器单元，其特征在于，所述第二输出控制模块包括第一输出控制薄膜晶体管、第二输出控制薄膜晶体管和第三输出控制薄膜晶体管；
所述第一输出控制薄膜晶体管，栅极与所述第一进位输出薄膜晶体管的栅极连接，源极与所述第二输出控制薄膜晶体管的漏极连接，漏极与所述第二进位输出薄膜晶体管的栅极连接；
所述第二输出控制薄膜晶体管，栅极与所述第一进位输出薄膜晶体管的栅极连接，源极与第一低电平输出端连接；
所述第三输出控制薄膜晶体管，栅极和漏极与高电平输出端连接，源极与所述第二进位输出薄膜晶体管的栅极连接。
8.如权利要求6所述的移位寄存器单元，其特征在于，所述上拉节点电平维持模块包括：
第一反馈控制薄膜晶体管，栅极与所述进位信号输出端连接，源极与所述第一薄膜晶体管的漏极连接，漏极与所述驱动信号输出端连接；
所述第一反馈控制薄膜晶体管为耗尽型薄膜晶体管；
所述第一反馈控制薄膜晶体管的阈值电压为耗尽阈值电压；
所述第一低电平小于所述第二低电平，并且所述第一低电平与所述第二低电平的差值的绝对值大于所述耗尽阈值电压；
所述第一输出控制模块，具体用于在所述预充电阶段对所述自举电容预充电，以控制进位信号输出端输出第一低电平并驱动信号输出端输出第二低电平。
9.如权利要求8所述的移位寄存器单元，其特征在于，还包括切断控制信号输入端和切断控制信号输出端；
所述上拉节点电平维持模块还包括第二反馈控制薄膜晶体管；
所述第二反馈控制薄膜晶体管，栅极与所述进位信号输出端连接，源极与所述驱动信号输出端连接，漏极与切断控制信号输出端连接；
所述第二输出控制模块与所述切断控制信号输入端连接。
10.如权利要求9所述的移位寄存器单元，其特征在于，所述分级输出模块还包括分级输出单元，其连接于所述进位输出单元和所述驱动输出单元之间。
11.如权利要求10所述的移位寄存器单元，其特征在于，所述分级输出单元包括第一分级输出薄膜晶体管和第二分级输出薄膜晶体管；
所述第一分级输出薄膜晶体管，栅极与所述第一进位输出薄膜晶体管的栅极连接，漏极与所述第一时钟信号输入端连接，源极所述第二反馈控制薄膜晶体管的源极连接；
所述第二分级输出薄膜晶体管，栅极与所述第二进位输出薄膜晶体管的栅极连接，源极与第二低电平输出端连接，漏极与所述第一分级输出薄膜晶体管的源极连接。
12.一种移位寄存器单元的驱动方法，应用于如权利要求1至11中任一权利要求所述的移位寄存器单元，其特征在于，所述移位寄存器单元的驱动方法包括以下步骤：
在输入端输入高电平的周期内，第一时钟信号为低电平，第一输出控制模块控制对所述自举电容预充电，以控制进位信号输出端输出第一低电平并驱动信号输出端输出第二低电平；第二输出控制模块控制其输出控制信号端输出第一低电平；
在下一个时钟周期内，第一时钟信号变为高电平，第一输出控制模块控制进位信号输出端和驱动信号输出端输出高电平；
在再下一个时钟周期内，第一时钟信号变为低电平，第一输出控制模块和第二输出控制模块控制使得进位信号输出端和驱动信号输出端输出低电平。
13.一种移位寄存器，其特征在于，包括多级如权利要求1至7中任一权利要求所述的移位寄存器单元；
除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端和上一级移位寄存器单元的进位信号输出端连接。
14.一种移位寄存器，其特征在于，包括多级如权利要求9至11中任一权利要求所述的移位寄存器单元；
除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端和上一级移位寄存器单元的进位信号输出端连接；
除了最后一级移位寄存器单元，每一级移位寄存器单元的切断控制信号输入端和下一级移位寄存器单元的切断控制信号输出端连接。
15.一种显示装置，其特征在于，包括如权利要求13或14所述的移位寄存器。
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