CN106409243B - 一种goa驱动电路 - Google Patents
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Abstract
本发明提供的GOA驱动电路，包括级联的多个GOA单元，每一级GOA单元均包括正反扫控制模块、输出模块、下拉模块、下拉控制模块以及输出反馈模块。通过引入第十一、第十二、第十三薄膜晶体管以及分压电阻组成的输出反馈模块，无论是在正向扫描时还是反向扫描时，当输出端G(n)输出的扫描信号为恒压高电平且扫描下拉信号为高电平时，输出反馈模块可以将输出端G(n)输出的扫描信号拉低到介于恒压高电平与恒压低电平之间的电位。与现有技术相比，本发明通过调整扫描下拉信号的时序，就可以使输出端G(n)输出具有两次下降沿的波形，可以降低像素电极充电时的馈穿电压，进而改善液晶面板的显示效果。
Description
技术领域
本发明涉及液晶显示领域，尤其是涉及一种可降低像素电极充电时的馈穿(Feedthrough)电压的GOA驱动电路。
背景技术
GOA(Gate Driver on Array，集成在阵列基板上的行扫描)技术，是利用现有薄膜晶体管液晶显示器(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)阵列(Array)制程将栅极(Gate)行扫描驱动电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式的一项技术。GOA技术能减少外接IC(Integrated Circuit，集成电路板)的焊接(bonding)工序，有机会提升产能并跳变产品成本，而且可以使液晶显示面板(Panel)更适合制作窄边框或无边框的显示产品。
参考图1，现有的NMOS(N-Metal-Oxide-Semiconductor，N型金属氧化物半导体)晶体管GOA驱动电路的示意图。所述的GOA驱动电路包括级联的多个GOA单元，设n为正整数，第n级GOA单元包括：正反扫控制模块11、输出模块12、下拉模块13以及下拉控制模块14。
正反扫控制模块11包括：第一NMOS晶体管T1，其栅极电性连接于正向扫描直流控制信号U2D，源极电性连接于第n-1级GOA单元的输出端G(n-1)，漏极电性连接于第一节点K(n)；第三NMOS晶体管T3，其栅极电性连接于反向扫描直流控制信号D2U，源极电性连接于第n+1级GOA单元的输出端G(n+1)，漏极电性连接于第一节点K(n)。
输出模块12包括：第二NMOS晶体管T2，其栅极电性连接于第二节点Q(n)，源极电性连接于第二时钟信号CK2，漏极电性连接于输出端G(n)；第一电容C1，其一端电性连接于第二节点Q(n)，另一端电性连接于输出端G(n)。
下拉模块13包括：第四NMOS晶体管T4，其栅极电性连接于恒压高电平VGH，源极电性连接于第三节点H(n)，漏极电性连接于第二节点Q(n)；第五NMOS晶体管T5，其栅极电性连接于第四节点P(n)，源极电性连接于恒压低电平VGL，漏极电性连接于第六NMOS晶体管T6的漏极；第六NMOS晶体管T6，其栅极电性连接于第二时钟信号CK2，源极电性连接于第三节点H(n)。
下拉控制模块14包括：第七NMOS晶体管T7，其栅极电性连接于第四节点P(n)，源极电性连接于恒压低电平VGL，漏极电性连接于输出端G(n)；第八NMOS晶体管T8，其栅极电性连接于第一时钟信号CK1，源极电性连接于恒压高电平VGH，漏极电性连接于第四节点P(n)；第九NMOS晶体管T9，其栅极电性连接于第三节点H(n)，源极电性连接于第一时钟信号CK1，漏极电性连接于第四节点P(n)；第十NMOS晶体管T10，其栅极电性连接于第一时钟信号CK1，源极电性连接于第一节点K(n)，漏极电性连接于第三节点H(n)；第二电容C2，其一端电性连接于第四节点P(n)，另一端电性连接于恒压低电平VGL。
参考图2，其为图1所示GOA驱动电路的时序图。电路工作时CK1为高时将第四节点P(n)拉高，同时将输出端G(n-1)的信号传入第二节点Q(n)，CK2为高时使电路输出端G(n)输出高电压。具体为：正反扫控制模块11通过U2D/D2U信号给相反的电压，控制电路的正反扫，当U2D为正、D2U为负时，将输出端G(n-1)的信号传入，阻止输出端G(n+1)的信号传入，电路正扫；当U2D为负、D2U为正时，将输出端G(n+1)的信号传入，阻止输出端G(n-1)的信号传入，电路反扫。以电路正扫为例，上拉输出模块12通过时序(CK1/CK2)配合，当输出端G(n-1)输出高电压，CK1提供高电压，CK1将第四节点P(n)拉高，输出端G(n-1)将第二节点Q(n)拉高；在下一个时序，CK1置低，CK2拉高，CK1将第四节点P(n)拉低，同时第二节点Q(n)保持在高电压，所以将CK2的高电压输出到输出端G(n)，从而使电路输出端G(n)输出恒压高电平VGH。下拉模块13用于将电路的第二节点Q(n)下拉，即当第四节点P(n)为高且CK2也置高时，将第二节点Q(n)拉到低电压。下拉控制模块14在当CK1为高电压时可以将第四节点P(n)拉高。
在给像素电极(Pixel)充电后，栅极关闭瞬间会因为栅极与漏极(Drain)电容耦合发生馈穿(Feedthrough)现象，导致像素电极中充入的电压与数据线(data)上的电压有差异。虽然可以调整公共电极电压(Vcom)来补偿这个差异，但是在制程出现偏差时，馈穿电压越大，制程偏差导致的公共电极电压不均就会越明显。所以降低像素电极充电时的馈穿电压对提升液晶显示面板显示均一性有很大意义。
目前在部分栅极IC具有栅极EQ(Equivalent Circuit，等效电路)功能，能输出具有两次下降沿的栅极波形，以降低像素电极充电时的馈穿电压，但是对于GOA液晶显示面板是不适用的。因此，亟需提供一种新的GOA驱动电路，使其输出的栅极波形有两个下降沿，从而降低像素电极充电时的馈穿电压。
发明内容
本发明的目的在于，提供一种GOA驱动电路，与现有的GOA驱动电路相比，可以降低像素电极充电时的馈穿电压，进而改善液晶面板的显示效果。
为实现上述目的，本发明提供了一种GOA驱动电路，包括：级联的多个GOA单元，设n为正整数，除第一级与最后一级GOA单元以外，第n级GOA单元用于依据第n-1级GOA单元的输出端G(n-1)输出的扫描信号、第n+1级GOA单元的输出端G(n+1)输出的扫描信号、第一时钟信号、第二时钟信号、扫描下拉信号、正向扫描直流控制信号以及反向扫描直流控制信号，在输出端G(n)输出扫描信号；每一级GOA单元均包括正反扫控制模块、输出模块、下拉模块、下拉控制模块以及输出反馈模块；所述正反扫控制模块，用于依据所述正向扫描直流控制信号以及所述反向扫描直流控制信号，在第一节点(K(n))输出控制信号；所述输出模块，耦接于所述第一节点(K(n))并电性连接于所述第二时钟信号，用于依据所述控制信号和所述第二时钟信号，在所述输出端G(n)输出扫描信号；所述下拉模块，电性连接所述输出控制模块，用于将所述输出端G(n)输出的扫描信号下拉至恒压低电平；所述下拉控制模块，电性连接于所述第一节点(K(n))、所述第一时钟信号以及所述输出端G(n)，用于将所述输出端G(n)输出的扫描信号保持恒压低电平；以及所述输出反馈模块，电性连接于所述扫描下拉信号、所述第一时钟信号以及所述输出端G(n)，用于拉低所述输出端G(n)输出的扫描信号的电位。
本发明的优点在于，本发明提供的GOA驱动电路，引入了第十一、第十二、第十三薄膜晶体管T11、T12、T13以及分压电阻R1组成的输出反馈模块，无论是在正向扫描时还是反向扫描时，当输出端G(n)输出的扫描信号为恒压高电平VGH且扫描下拉信号CKF为高电平时，输出反馈模块可以将输出端G(n)输出的扫描信号拉低到介于恒压高电平VGH与恒压低电平VGL之间的电位。与现有技术相比，本发明提供的GOA驱动电路能够使输出端G(n)输出的扫描信号具有消角功能；通过调整扫描下拉信号CKF的时序，就可以使输出端G(n)输出具有两次下降沿的波形，具有降低像素电极充电时的馈穿电压的功能，进而改善液晶面板的显示效果。本发明所提供的GOA驱动电路可应用于手机，显示器，电视的栅极驱动领域。
附图说明
图1，现有的NMOS晶体管GOA驱动电路的示意图；
图2为图1所示GOA驱动电路的时序图；
图3，本发明所述的GOA驱动电路一实施例的示意图；
图4为图3所示GOA驱动电路的时序图。
具体实施方式
下面结合附图对本发明提供的GOA驱动电路做详细说明。
参考图3，本发明所述的GOA驱动电路一实施例的示意图。所述的GOA驱动电路包括：级联的多个GOA单元，设n为正整数，除第一级与最后一级GOA单元以外，第n级GOA单元用于依据第n-1级GOA单元的输出端G(n-1)输出的扫描信号、第n+1级GOA单元的输出端G(n+1)输出的扫描信号、第一时钟信号CK1、第二时钟信号CK2、扫描下拉信号CKF、正向扫描直流控制信号U2D以及反向扫描直流控制信号D2U，在输出端G(n)输出扫描信号。其中，所述的GOA驱动电路的两条时钟信号：第一时钟信号CK1和第二时钟信号CK2的脉冲是依序轮流输出，且互不重叠。每一级GOA单元均包括正反扫控制模块31、输出模块32、下拉模块33、下拉控制模块34以及输出反馈模块35。
所述的正反扫控制模块31，用于依据正向扫描直流控制信号U2D以及反向扫描直流控制信号D2U，在第一节点K(n)输出控制信号。
在本实施例中，所述的正反扫控制模块31包括：第一薄膜晶体管T1以及第三薄膜晶体管T3；第一薄膜晶体管T1的栅极电性连接于正向扫描直流控制信号U2D，源极电性连接于第n-1级GOA单元的输出端G(n-1)，漏极电性连接于第一节点K(n)；第三薄膜晶体管T3的栅极电性连接于反向扫描直流控制信号D2U，源极电性连接于第n+1级GOA单元的输出端G(n+1)，漏极电性连接于所述第一节点(K(n))。
所述的输出模块32，耦接于所述第一节点(K(n))并电性连接于所述第二时钟信号，用于依据第一节点K(n)输出的控制信号和第二时钟信号CK2，在输出端G(n)输出扫描信号。
在本实施例中，所述的输出模块32包括：第二薄膜晶体管T2以及第一自举电容C1；第二薄膜晶体管T2的栅极电性连接于第二节点Q(n)，源极电性连接于第二时钟信号CK2，漏极电性连接于输出端G(n)；第一自举电容C1的一端电性连接于第二节点Q(n)，另一端电性连接于输出端G(n)。
所述的下拉模块33，电性连接输出控制模块32，用于将输出端G(n)输出的扫描信号下拉至恒压低电平VGL。
在本实施例中，所述的下拉模块33包括：第四薄膜晶体管T4、第五薄膜晶体管T5以及第六薄膜晶体管T6；第四薄膜晶体管T4的栅极电性连接于恒压高电平VGH，源极电性连接于第三节点H(n)，漏极电性连接于所述第二节点Q(n)；第五薄膜晶体管T5的栅极电性连接于第四节点P(n)，源极电性连接于恒压低电平VGL，漏极电性连接于第六薄膜晶体管T6的漏极；第六薄膜晶体管T6的栅极电性连接于第二时钟信号CK2，源极电性连接于第三节点H(n)。
所述的下拉控制模块34，电性连接于第一节点K(n)、第一时钟信号CK1以及输出端G(n)，用于将输出端G(n)输出的扫描信号保持恒压低电平VGL。
在本实施例中，所述的下拉控制模块34包括：第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管T10以及第二自举电容C2；第七薄膜晶体管T7的栅极电性连接于第四节点P(n)，源极电性连接于恒压低电平VGL，漏极电性连接于输出端G(n)；第八薄膜晶体管T8的栅极电性连接于第一时钟信号CK1，源极电性连接于恒压高电平VGH，漏极电性连接于第四节点P(n)；第九薄膜晶体管T9的栅极电性连接于第三节点H(n)，源极电性连接于第一时钟信号CK1，漏极电性连接于第四节点P(n)；第十薄膜晶体管T10的栅极电性连接于第一时钟信号CK1，源极电性连接于第一节点K(n)，漏极电性连接于第三节点H(n)；第二自举电容C2的一端电性连接于第四节点P(n)，另一端电性连接于恒压低电平VGL。
所述的输出反馈模块35，电性连接于扫描下拉信号CKF、第一时钟信号CK1以及输出端G(n)，用于拉低输出端G(n)输出的扫描信号的电位。
具体为：当输出端G(n)输出的扫描信号为恒压高电平VGH且扫描下拉信号CKF为高电平时，输出反馈模块35将输出端G(n)输出的扫描信号拉低到介于恒压高电平VGH与恒压低电平VGL之间的电位。
本发明提出的一GOA驱动电路，在原有GOA驱动电路输出模块32基础上，增加一个输出反馈模块35，在扫描下拉信号CKF给高电位时，将输出端G(n)输出的扫描信号的电位拉低，使输出端G(n)输出的扫描信号具有消角功能。通过调整扫描下拉信号CKF的时序，就可以使输出端G(n)输出具有两次下降沿的波形，具有降低像素电极充电时的馈穿电压的功能。
在本实施例中，所述的输出反馈模块35包括：第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13以及分压电阻R1；第十一薄膜晶体管T11的栅极电性连接于输出端G(n)，源极电性连接于扫描下拉信号CKF，漏极电性连接于第五节点F(n)；第十二薄膜晶体管T12的栅极电性连接于第一时钟信号CK1，源极电性连接于恒压低电平VGL，漏极电性连接于第五节点F(n)；第十三薄膜晶体管T13的栅极电性连接于第五节点F(n)，源极通过分压电阻R1电性连接于恒压低电平VGL，漏极电性连接于输出端G(n)。
其中，输出端G(n)输出的扫描信号随着第五节点F(n)上升至高电平而下降至介于恒压高电平VGH与恒压低电平VGL之间的电位。具体为：在输出反馈模块35中，扫描下拉信号CKF经过栅极由输出端G(n)控制的第十一薄膜晶体管T11给第五节点F(n)充电；同时由第十二薄膜晶体管T12栅极连接到第一时钟信号CK1，拉低第五节点F(n)的电位；此外，第十三薄膜晶体管T13与分压电阻R1串联组成分压电路，一端接恒压低电平VGL，一端接输出端G(n)，并且第十三薄膜晶体管T13的栅极连接到第五节点F(n)。这样当输出端G(n)输出的扫描信号为恒压高电平VGH且扫描下拉信号CKF为高电平时，就可以将第五节点F(n)拉高，触发分压电路将输出端G(n)输出的扫描信号拉低到介于恒压高电平VGH与恒压低电平VGL之间的电位。
优选的，在本实施例中，所述的输出反馈模块35进一步包括：负载电阻R2以及负载电容C3；负载电阻R2的一端电性连接于第十一薄膜晶体管T11的漏极同时电性连接于负载电容的一端C3，负载电阻R2的另一端电性连接于第五节点F(n)；负载电容C3的另一端电性连接于恒压低电平VGL。其中，输出端G(n)输出的扫描信号随着第五节点F(n)平缓上升至高电平而平缓下降至介于恒压高电平VGH与恒压低电平VGL之间的电位。具体为：通过在输出反馈模块35中第五节点F(n)的充电路径上增加一个由负载电阻R2以及负载电容C3串联组成的RC负载(Loading)，使第五节点F(n)电位上升没有扫描下拉信号CKF那么快，而是具有一定的延迟(即第五节点F(n)平缓上升至高电平)，所以可以使输出端G(n)输出的扫描信号在消角时更平缓。
具体的，本发明所述的各个薄膜晶体管均为N型低温多晶硅半导体薄膜晶体管。随着低温多晶硅(Low Temperature Poly-silicon，LTPS)半导体薄膜晶体管的发展，LTPS-TFT液晶显示器也越来越受关注，LTPS-TFT液晶显示器具有高分辨率、反应速度快、高亮度、高开口率等优点。而且由于LTPS半导体本身具有超高载流子迁移率的特性，可以采用GOA技术将栅极驱动器制作在薄膜晶体管阵列基板上，达到系统整合的目标、节省空间及驱动IC的成本。
特别地，在第一级GOA单元中，第一薄膜晶体管T1的源极电性连接于电路起始信号STV；在最后一级GOA单元中，第三薄膜晶体管T3的源极电性连接于电路起始信号STV。本发明所述的GOA驱动电路既可以从第一级向最后一级逐级进行正向扫描，也可以从最后一级向第一级逐级进行反向扫描。其中，在正向扫描时，首先向第一级GOA单元中的第一薄膜晶体管T1提供正向扫描直流控制信号U2D(即U2D为正、D2U为负)和电路起始信号STV；也即正向扫描时，与所述第一薄膜晶体管T1电性连接的正向扫描直流控制信号U2D为正、第n-1级GOA单元的输出端G(n-1)提供高电平。反向扫描时，首先向最后一级GOA单元中的第三薄膜晶体管T3提供反向扫描直流控制信号D2U(即D2U为正、U2D为负)和电路起始信号STV；也即反向扫描时，与所述第三薄膜晶体管T3电性连接的反向扫描直流控制信号D2U为正、第n+1级GOA单元的输出端G(n+1)提供高电平。
本发明所述的GOA驱动电路，无论是在正向扫描时还是反向扫描时，当输出端G(n)输出的扫描信号为恒压高电平VGH且扫描下拉信号CKF为高电平时，输出反馈模块35将输出端G(n)输出的扫描信号拉低到介于恒压高电平VGH与恒压低电平VGL之间的电位。与现有技术相比，能够使输出端G(n)输出的扫描信号具有消角功能。通过调整扫描下拉信号CKF的时序，就可以使输出端G(n)输出具有两次下降沿的波形，具有降低像素电极充电时的馈穿电压的功能。
参考图4，其为图3所示GOA驱动电路的时序图。电路工作时CK1为高时将第四节点P(n)拉高，同时将输出端G(n-1)的信号传入第二节点Q(n)，CK2为高时使电路输出端G(n)输出高电压。正反扫控制模块31通过U2D/D2U信号给相反的电压，控制电路的正反扫，当U2D为正、D2U为负时，将输出端G(n-1)的信号传入，阻止输出端G(n+1)的信号传入，电路正扫；当U2D为负、D2U为正时，将输出端G(n+1)的信号传入，阻止输出端G(n-1)的信号传入，电路反扫。以电路正扫为例，上拉输出模块32通过时序(CK1/CK2)配合，当输出端G(n-1)输出高电压，CK1提供高电压，CK1将第四节点P(n)拉高，输出端G(n-1)将第二节点Q(n)拉高；在下一个时序，CK1置低，CK2拉高，CK1将第四节点P(n)拉低，同时第二节点Q(n)保持在高电压，所以将CK2的高电压输出到输出端G(n)，从而使电路输出端G(n)输出VGH。当第四节点P(n)为高且CK2也置高时，下拉模块33将第二节点Q(n)拉到低电压。在当CK1为高电压时，下拉控制模块34可以将第四节点P(n)拉高。当输出端G(n)输出的扫描信号为VGH且CKF为高电平时，输出反馈模块35就可以将第五节点F(n)拉高，触发输出反馈模块35的分压电路将输出端G(n)输出的扫描信号拉低到介VGH与VGL之间的电位。通过在输出反馈模块35中第五节点F(n)的充电路径上增加一个RC负载，使第五节点F(n)电位上升时具有一定的延迟，可以使输出端G(n)输出的扫描信号在消角时更平缓。
只需要调整扫描下拉信号CKF的时序，就可以使输出端G(n)输出具有两次下降沿的波形。而馈穿电压是由于栅极关闭瞬间与源极/漏极间的耦合造成的，其公式为V(feedthrough)＝Cgd×(Vg1-Vg2)/(Cgs+Clc+Cst)；其中Vgd是像素电极(Pixel)中TFT器件的栅极与漏极电容，Clc是像素电极的液晶电容，Cst是像素电极的存储电容；Vg1是像素电极中TFT器件关闭之前的栅极电压，即VGH，Vg2是像素电极中TFT器件关闭之后的栅极电压，即VGL。通过本发明提供的GOA驱动电路，可以将像素电极关闭之前的栅极电压降低到介于VGH和VGL之间的某一电压值，从而可以降低像素电极关闭时造成的馈穿电压。
综上所述，本发明提供的GOA驱动电路，引入了第十一、第十二、第十三薄膜晶体管T11、T12、T13，分压电阻R1，负载电阻R2以及负载电容C3组成的输出反馈模块，无论是在正向扫描时还是反向扫描时，当输出端G(n)输出的扫描信号为恒压高电平VGH且扫描下拉信号CKF为高电平时，输出反馈模块可以将输出端G(n)输出的扫描信号拉低到介于恒压高电平VGH与恒压低电平VGL之间的电位。与现有技术相比，本发明提供的GOA驱动电路能够使输出端G(n)输出的扫描信号具有消角功能；通过调整扫描下拉信号CKF的时序，就可以使输出端G(n)输出具有两次下降沿的波形，具有降低像素电极充电时的馈穿电压的功能，进而改善液晶面板的显示效果。本发明所提供的GOA驱动电路可应用于手机，显示器，电视的栅极驱动领域。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种GOA驱动电路，其特征在于，包括：级联的多个GOA单元，设n为正整数，除第一级与最后一级GOA单元以外，第n级GOA单元用于依据第n-1级GOA单元的输出端G(n-1)输出的扫描信号、第n+1级GOA单元的输出端G(n+1)输出的扫描信号、第一时钟信号、第二时钟信号、扫描下拉信号、正向扫描直流控制信号以及反向扫描直流控制信号，在输出端G(n)输出扫描信号；每一级GOA单元均包括正反扫控制模块、输出模块、下拉模块、下拉控制模块以及输出反馈模块；
所述正反扫控制模块，用于依据所述正向扫描直流控制信号以及所述反向扫描直流控制信号，在第一节点(K(n))输出控制信号；
所述输出模块，耦接于所述第一节点(K(n))并电性连接于所述第二时钟信号，用于依据所述控制信号和所述第二时钟信号，在所述输出端G(n)输出扫描信号；
所述下拉模块，电性连接所述输出模块，用于将所述输出端G(n)输出的扫描信号下拉至恒压低电平；
所述下拉控制模块，电性连接于所述第一节点(K(n))、所述第一时钟信号以及所述输出端G(n)，用于将所述输出端G(n)输出的扫描信号保持恒压低电平；以及
所述输出反馈模块，电性连接于所述扫描下拉信号、所述第一时钟信号以及所述输出端G(n)，用于拉低所述输出端G(n)输出的扫描信号的电位；其中
所述输出反馈模块包括：第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管以及分压电阻；所述第十一薄膜晶体管的栅极电性连接于所述输出端G(n)，源极电性连接于所述扫描下拉信号，漏极电性连接于第五节点(F(n))；所述第十二薄膜晶体管的栅极电性连接于所述第一时钟信号，源极电性连接于恒压低电平端(VGL)，漏极电性连接于所述第五节点(F(n))；所述第十三薄膜晶体管的栅极电性连接于所述第五节点(F(n))，源极通过所述分压电阻电性连接于所述恒压低电平端(VGL)，漏极电性连接于所述输出端G(n)。
2.如权利要求1所述的GOA驱动电路，其特征在于，当所述输出端G(n)输出的扫描信号为恒压高电平且所述扫描下拉信号为高电平时，所述输出反馈模块将所述输出端G(n)输出的扫描信号拉低到介于恒压高电平与恒压低电平之间的电位。
3.如权利要求1所述的GOA驱动电路，其特征在于，所述第一时钟信号和所述第二时钟信号的脉冲是依序轮流输出，且互不重叠。
4.如权利要求1所述的GOA驱动电路，其特征在于，所述正反扫控制模块包括：第一薄膜晶体管以及第三薄膜晶体管；所述第一薄膜晶体管的栅极电性连接于正向扫描直流控制信号，源极电性连接于第n-1级GOA单元的输出端G(n-1)，漏极电性连接于第一节点(K(n))；所述第三薄膜晶体管的栅极电性连接于反向扫描直流控制信号，源极电性连接于第n+1级GOA单元的输出端G(n+1)，漏极电性连接于所述第一节点(K(n))。
5.如权利要求4所述的GOA驱动电路，其特征在于，所述输出模块包括：第二薄膜晶体管以及第一自举电容；所述第二薄膜晶体管的栅极电性连接于第二节点(Q(n))，源极电性连接于第二时钟信号，漏极电性连接于输出端G(n)；所述第一自举电容的一端电性连接于所述第二节点(Q(n))，另一端电性连接于所述输出端G(n)。
6.如权利要求5所述的GOA驱动电路，其特征在于，所述下拉模块包括：第四薄膜晶体管、第五薄膜晶体管以及第六薄膜晶体管；所述第四薄膜晶体管的栅极电性连接于恒压高电平端(VGH)，源极电性连接于第三节点(H(n))，漏极电性连接于所述第二节点(Q(n))；所述第五薄膜晶体管的栅极电性连接于第四节点(P(n))，源极电性连接于所述恒压低电平端(VGL)，漏极电性连接于所述第六薄膜晶体管的漏极；所述第六薄膜晶体管的栅极电性连接于第二时钟信号，源极电性连接于所述第三节点(H(n))。
7.如权利要求6所述的GOA驱动电路，其特征在于，所述下拉控制模块包括：第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管以及第二自举电容；所述第七薄膜晶体管的栅极电性连接于所述第四节点(P(n))，源极电性连接于所述恒压低电平端(VGL)，漏极电性连接于所述输出端G(n)；所述第八薄膜晶体管的栅极电性连接于所述第一时钟信号，源极电性连接于所述恒压高电平端(VGH)，漏极电性连接于所述第四节点(P(n))；所述第九薄膜晶体管的栅极电性连接于所述第三节点(H(n))，源极电性连接于所述第一时钟信号，漏极电性连接于所述第四节点(P(n))；所述第十薄膜晶体管的栅极电性连接于所述第一时钟信号，源极电性连接于所述第一节点(K(n))，漏极电性连接于所述第三节点(H(n))；所述第二自举电容的一端电性连接于所述第四节点(P(n))，另一端电性连接于所述恒压低电平端(VGL)。
8.如权利要求1所述的GOA驱动电路，其特征在于，所述输出反馈模块进一步包括：负载电阻以及负载电容；所述负载电阻的一端电性连接于所述第十一薄膜晶体管的漏极同时电性连接于所述负载电容的一端，所述负载电阻的另一端电性连接于所述第五节点(F(n))；所述负载电容的另一端电性连接于所述恒压低电平端(VGL)。
9.如权利要求1或8任一项所述的GOA驱动电路，其特征在于，所述输出端G(n)输出的扫描信号随着所述第五节点(F(n))上升至高电平而下降至介于恒压高电平与恒压低电平之间的电位。
10.如权利要求1、4-7任一项所述的GOA驱动电路，其特征在于，所有薄膜晶体管均为N型低温多晶硅半导体薄膜晶体管。
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